KR100904956B1 - 다중 열들의 본드 패드들을 가진 반도체 칩 - Google Patents

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    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/48479—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball on the semiconductor or solid-state body
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    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

반도체 다이(12)는 본드 패드들의 최소 피치를 가진 세 개 이상의 열들(16,18,20)을 가진다. 다이(12)는 본드 핑거들(26,28)의 세 개 이상의 열들 및/또는 도전 링들(22,24)을 가진 패키지 기판(14)상에 장착된다. 다이의 최외부 부분 상의 본드 패드들(16)(다이 주변부에 가장 가까운)은 최내부 링(들) 또는 본드 핑거들의 열(row; 24)(패키지 기판의 주변부로부터 가장 떨어진)에 역 스티치(stitch)됨으로써 성취된 상대적으로 낮은 높이 와이어(42)에 의해 접속된다. 본드 패드들의 최내부 열(20)은 본드 핑거들(26)의 최외부 열에 웨지 본딩(wedge bond)하기 위해 볼 본드(ball bond)에 의해 성취되는 상대적으로 높은 높이 와이어(86)에 의해 접속된다. 본드 패드들의 중간 열(18)은 본드 핑거들(28)의 중간 열에 웨지 본딩하기 위해 볼 본드에 의해 상대적으로 중간 높이 와이어(88)에 의해 접속된다. 가변 높이의 와이어는 촘촘하게 패킹된 본드 패드들을 허용한다. 상기 구조는 적층된 다이에 적응 가능하다.
웨지 본딩, 와이어 본딩, 볼 본드, 본드 핑거, 반도체 캐리어

Description

다중 열들의 본드 패드들을 가진 반도체 칩{Semiconductor chip with multiple rows of bond pads}
본 발명은 패키징된 반도체들에 관한 것이며, 보다 상세하게는, 다이의 캐리어에 결합된 다중 열들의 본드 패드들을 갖는 다이를 구비한 패키징된 반도체들에 관한 것이다.
반도체들의 구조들(geometries)은 반도체들을 제조하는 기술의 향상으로 인해 크기가 계속 줄어들었으며, 흔히, 다이 크기들 자체가 더 작아지게 되었다. 이들 다이 크기들이 더 작아짐에 따라, 집적 회로의 복잡성은 감소하지 않고 더욱 증가할 수 있다. 따라서, 집적 회로에 필요한 핀들의 수는 변경할 필요가 없고, 기능성이 실제로 증가한다면 핀들의 수도 마찬가지로 증가하게 된다. 따라서, 소정 기능에 대해, 다이 크기가 점점 작아지거나 대안적으로 미리 결정된 크기에 대해 기능성 및 그에 따른 핀 아웃 수는 점점 더 커지고 있다. 어느 경우이든, 집적 회로의 이용자에게 모든 핀 아웃들을 효율적으로 이행하는 데에 어려움이 있다. 많은 핀 아웃들을 필요로 하는 복잡한 집적 회로들에 공용인 패키징 기술은 볼 그리드 어레이(BGA : Ball Grid Array)라 불린다. 집적 회로의 소정 크기를 위해 실제로 패드가 제한될 수 있다. 패드들의 수(핀 아웃들)가 소정 다이 크기에 대한 제한을 초과하는 경우, 집적 회로는 패드 제한된 것으로 고려된다.
이러한 것이 행해지는 방법들 중 하나는, 하부 표면 상에 볼들을 가진 패키지 기판의 상부 표면과, 상부 표면 상에 있고 상부 표면에 와이어 본딩된 집적 회로를 와이어 본딩하는 것이다. 상부 표면에서 하부 표면까지 비아들(vias)이 이어져 있고, 비아들에서 하부상의 볼들까지, 본드 핑거들에서 상부 표면 상의 비아들까지 트레이스들이 이어져 있다. 패키징된 기판이 가능한 한 작은 것이 바람직하고, 집적 회로도 또한 가능한 작은 것이 바람직하다. 본드 핑거들에 의해 집적 회로와 상부 표면 사이에 필요한 접속들을 성취하기 위해, 집적 회로 다이에서 본드 핑거들까지 이어진 와이어들 사이에 충분한 공간이 있어야 한다. 모두 접속되게 하기 위한 기술들 중 하나는 두 열들로 본드 패드들을 스태거링(stagger)시키는 것이다. 이것은 와이어들 사이에 더 많은 공간을 제공하지만, 스태거링된 패드들이 얼마나 촘촘하게 위치되는지에 대해 여전히 제한되어 있다. 또한, 스태거링은 본드 패드들이 제조 능력에 기초하여 성취될 수 있는 최소 한도보다 더 떨어질 것을 요구한다. 따라서, 스태거링으로 인한 본드 패드들에 필요한 공간은 본드 패드들에 허용되는 최소 공간보다 더 크다. 필요한 핀 아웃들을 제공하는 능력을 개선하기 위한 일부 기술들은 본드 핑거들이 상이한 레벨들 상에 있도록 기판 상에 공동 기술들(cavity techniques)을 이용하는 것을 포함시켰다. 이것은 실질적으로 기판의 비용을 증가시킨다. 또한, 이것은 두 개 이상의 열들을 제공할 수 없다.
따라서, 집적 회로와 패키지 기판 상의 본드 핑거들 사이에 와이어들을 제공하는 능력이 필요하며, 이러한 방식은 최소 피치 요구들보다 더 큰 본드 공간을 요구하지 않고, 필요한 와이어 본딩을 성취할 수 있는 목적을 위해 단순히 다이 크기를 증가시키지 않고 필요한 핀들의 전체 수를 제공할 수 있다.
도 1은 본 발명의 실시예에 따른 패키징된 반도체 일부의 상부도.
도 2는 도 1의 패키징된 반도체의 측면도.
도 3은 도 1 및 도 2의 패키징된 반도체를 제조하는데 유용한 방법의 흐름도.
도 4는 본 발명의 다른 실시예의 측면도.
도 5는 본 발명의 패키징된 반도체 일부의 상부도.
도 6은 도 1의 전체 패키징된 반도체의 보다 단순화된 형태의 상부도.
본 발명은 첨부 도면들에 제한하는 것이 아니라 예에 의해 예시된 것이며, 동일한 참조 번호들은 유사한 소자들을 나타낸다.
당업자는 도면들 내의 소자들이 단순하고 명백하게 하기 위해 예시되었고, 불필요하게 축소 비례하여 도시되지 않았음을 것을 이해한다. 예를 들면, 도면들 상의 일부 소자들의 치수는 본 발명의 실시예들의 이해를 향상시킬 수 있도록 다른 소자들에 비해 확대될 수 있다.
일반적으로, 패키징된 반도체는 세 개 이상의 열들의 본드 패드들을 갖는 집적 회로 다이를 이용하여 성취되며, 이들 본드 패드들은 다이의 주위에 도전 전원 공급 링들을 갖는 와이어 본딩과, 전원 공급 링들 주위에 열을 지어 있는(in rows) 본드 핑거들에 의해 패키지 기판에 결합된다. 집적 회로 상의 본드 패드들은 스태거링되지 않을 수도 있다. 그것들은 본드 패드들이 스태거링되지 않는 열들에서 서로 정렬될 수 있고, 그것들은 최소 피치로 될 수 있다. 즉, 본드 패드들은 본드 패드들에 이용 가능한 기술에 기초하여 최대 밀도로 될 수 있다. 이것은 다른 높이들의 와이어 본딩을 이용함으로써 성취된다. 와이어 본드의 높이는 일반적으로 루프 높이(loop height)로 불린다. 가변 루프 높이들을 가짐으로써, 한 와이어 접속은 다른 와이어 접속과 한 줄로 될 수 있지만, 정렬되는 것보다 더 높거나 더 낮을 수 있다. 이것은, 패키징된 기판 상의 높이에서 임의의 변경을 필요로 하지 않는 평면 기판 상에서 성취된다. 본 발명의 실시예들은 도면들을 참조하면 더 잘 이해될 수 있다.
도 1에 도시된 패키징된 반도체(10)는 반도체 다이(집적 회로)(12) 및 패키지 기판(다이 캐리어)(14)을 포함한다. 다이(12)는 그 주변에 본드 패드들의 세 개의 열들을 갖는다. 최외부 열(바깥 열)에서 시작하여 에지로부터 다른 거리들을 둔 세 개의 열들은 16, 18 및 20이다. 기판(14) 상에는 도전 링(22) 및 도전 링(24)이 있다. 링들(22 및 24)은 열들(16, 18 및 20)이 있는 집적 회로(12)를 완전히 둘러싼다. 또한, 기판(14) 상에는 본드 핑거들(26)의 최외부 열과 본드 핑거들(28)의 최내부 열(안쪽 열)이 있다. 본드 패드 열(16)은 본드 패드들 자체가 링들(22 및 24)에 최종 결합되어 있다. 본드 패드 열(18)은 본드 핑거 열(28)에 접속되고, 본드 패드 열(20)은 본드 핑거 열(16)에 접속된다. 예를 들면, 서로 정렬되는 열들(16, 18 및 20)의 예시적 본드 패드들은 본드 패드들(30, 32 및 34)이다. 유사하게, 본드 핑거 열(28) 내의 예시적 본드 핑거는 본드 핑거(36)이고 본드 핑거 열(26) 내의 예시적 본드 핑거는 본드 핑거(38)이다. 이 예에서, 본드 핑거(36)는 와이어에 의해 본드 패드(32)에 와이어 본딩됨으로써 접속된다. 본드 패드(30)는 와이어에 의해 본드 핑거(38)에 접속된다. 본드 패드(34)는 링(24)에 접속된다. 링들(22 및 24)은 플러스 전원 공급과 같은 전원 공급 접속들 및 접지에 이용된다. 실제 완성된 패키지(10) 및 다이(12)의 일부만이 도시되어 있다. 더 많은 본드 패드들 및 본드 핑거들이 있을 수 있다. 본드 핑거들은, 그것들이 접속되는 본드 패드들과 직선 정렬로 정렬되는 대신 코너에 둥글게 퍼져 있다는 점에서 방사형 정렬이라 불리는 상태로 도시되어 있다.
도 1에 도시된 바와 같이, 열들(16, 18 및 20)은 에지(면)(21) 및 에지(23)를 따라 있다. 열들(16 내지 20)의 한 부분에 대해, 그것들은 에지(21)와 평행하고 다른 부분은 에지(23)와 평행하다. 따라서, 에지(21)에 관해서는, 열(16)의 일부는 에지(21)에 평행한 제 1 축을 따라 있고, 열(18)의 일부는 에지(21)에 평행한 제 2 축을 따라 있으며, 열(20)의 일부는 에지(21)에 평행한 제 3 축을 따라 있다. 각 열로부터 세 개의 본드 패드들의 세트들은 에지(21)에 수직인 축을 따라 정렬된다. 예를 들면, 30 내지 34는 에지(21)에 수직으로 정렬된다. 열들(16 및 18)과 같은 본드 패드들의 열들이 다이의 하나 이상의 에지들에 평행한 축을 따라 연장되지만, 다이 주위를 벗어나지 않는(but not all the way around the die) 경우에 유리한 상황이 될 수 있다.
도 1에 도시된 바와 같이, 본드 핑거들(36 및 38)에 대한 와이어 접속들과 본드 패드들(30, 32 및 34)로부터 링(24)에 대한 와이어 접속은 상부도에서 보는 바와 같이 서로 매우 가까이 있다. 그들은 동일한 선에 있을 수도 있다. 그러나, 그들은 집적 회로(12) 로부터 및 패키징된 기판(14)으로부터 상이한 수직 거리들만큼 분리된다. 이러한 특정 구성에서, 본드 패드들은 세 개의 열들 내에 있고, 본드 핑거들은 두 열들 내에 있지만 부가의 두 링들을 가진다. 따라서, 실제로 네 열들의 접속 깊이(connection depth)가 있다. 대안적 상황에서, 완성된 링들 내에 전원 공급 접속들이 존재하지 않을 수 있고, 도 1에서 링들(22 및 24)이 있는 위치들은 본드 핑거들의 열들에 의해 점유될 수 있다. 이들 본드 핑거들은 전원 공급 접속들이 될 수 있거나, 단일 접속들이 될 수 있다. 이것은, 패키지 기판 상의 본드 핑거들의 세 개 이상의 열들에 접속된 집적 회로 상의 본드 패드들의 세 개의 열들이 있을 수 있는 방식을 설명한다.
도 2에 도시된 것은, 도 1에 도시된 패키징된 반도체(10)의 측면도이다. 이것은 상부 표면(40) 상에 본드 패드들(30, 32 및 34)을 가진 상부 표면(40)을 갖는 다이(12)를 도시한다. 본드 패드들(30, 32 및 34)은 공통 평면 상에 있으며, 이것은 패키징된 반도체(10)의 공통 층(common tier)인 것으로 간주될 수 있다. 유사하게, 기판(14)상에는 링(22), 링(24) 본드 핑거(36) 및 본드 핑거(38)가 도시되어 있다. 링들(22 및 24) 및 본드 핑거들(36 및 38)은 기판(14)의 상부 표면(42) 상에 있다. 상부 표면(42)은 평면인 것으로 고려될 수 있고, 또한 패키징된 반도체(10)의 층으로 고려될 수 있다. 따라서, 본드 패드들(30 및 34)은 공통 층 및 링들(22, 24) 상에 있고, 본드 핑거들(36 및 38)은 다른 공통 층 상에 있다.
본드 패드(34)와 링(24) 사이의 와이어 접속은 역 스티치 본딩(reverse stitch bonding)으로 알려진 기술에 의해 성취된다. 이것은, 볼이 그것에 접속된 와이어를 가진 본드 패드(34) 상에 형성되는 표준 와이어 본더를 이용하여 성취된다. 와이어는 본드 패드(34)에 대해 본딩 머신의 측면 이동에 의해 부러진다(broken). 후속 동작은 와이어가 부착된 링(24) 상에 볼을 형성하는 것이며, 링(24)으로부터 와이어가 수직으로 뻗게 한 다음 본드 패드(34)의 상부에 미리 형성된 볼에 접속된 본드 패드(34)로 와이어를 이동시킨다. 그 결과는 가장 높은 지점에서 볼과 실질적으로 동일한 높이에 있는 와이어가 본드 패드(34) 위에 있다. 본드 패드(32)와 본드 핑거(36) 사이의 와이어 접속은 먼저 본드 패드(32) 상의 볼을 먼저 형성하고 와이어를 위로 수직으로, 그 다음 수평으로, 그 다음 아래로 본드 핑거(36)로 연장함으로써 이루어진다. 본드 핑거(36)에 대한 접속은 웨지 본딩이라고 불리는 기술에 의해 이루어진다. 이러한 타입의 본드는 통상, 와이어 본더들에 대해 이용 가능하다. 이러한 경우, 도 2에 Y1로 도시된 링(24)과 링(36) 사이의 거리가 존재한다. 이러한 Y1 치수는 와이어(42)와 와이어(44) 사이의 거리가 존재하도록 충분히 크게 만들어진다. 유사하게, 도 2에는 와이어 본드(30)와 본드 핑거(38)를 접속한 와이어(46)가 도시되어 있다. 볼은 본드 패드(30)상에서 형성되며, 그 안에서 와이어가 수직으로 연장되고, 그다음 와이어(44) 위로 수평으로 구부러진 후, 본드 핑거(38)로 아래로 구부러진다. 본드 핑거(36)와 본드 핑거(38)는 도 2에 도시된 Y2의 양만큼 위치되며, Y2는 와이어(44)와 와이어(46) 사이의 알맞은 거리를 보장하기에 충분하다.
도 2에는, 패키지 기판(14)에 비아들(48, 50, 52, 54 및 56)이 도시되어 있다. 또한, 도 2에는 패키지 기판(14)의 하부 표면에 부착되어 있는 볼들(58, 60, 62, 64 및 66)이 도시되어 있다. 볼들(58 내지 66)은 이러한 패키지 타입이 볼 그리드 어레이(BGA : ball grid array)로서 통상적으로 공지되도록 볼들의 어레이를 나타낸다. 그러나, 이러한 기술은 임의의 와이어 본딩 상황에 적용 가능할 수 있다. 패키지 기판은 와이어 본드들을 수신하는 임의의 반도체 캐리어일 수 있다. 본드 패드(30)는 도 1에 도시된 열(20)에 존재한다. 열(20)은 안쪽 열이고, 중간 열이 되는 열(18)의 공간보다 더 큰 다이(12)의 외부 주변부로부터 위치된다. 열(16)은 바깥쪽 열이며, 집적 회로(12)의 주변부에 가장 가깝다.
와이어들 사이의 분리 거리는 와이어의 직경과 적어도 같아야 한다. 따라서, 와이어(42)는 가장 가까운 지점에서 와이어(44)에 의해 와이어들(42 및 44)의 직경과 같거나 더 큰 양만큼 분리되어야 한다. 현 기술에서는, 통상적 와이어 직경이 25.4미크론이다. 표준 와이어 본딩 장비에서, 루프 높이는 본드 패드와 본드 핑거 사이의 거리에 기초하여 더 크다.
도 3은 도 1 및 도 2의 패키징된 반도체(10)를 형성하는데 유용한 방법의 흐름도이다. 도 3의 흐름도는 68, 70, 72, 74, 76, 78, 80, 82 및 84의 순차적 순서의 방법 단계들을 포함한다. 이것은 다이가 열들(30 내지 34)과 같은 다수의 열들이 제공되는 것을 보여준다. 와이어 본드는 외부 열 상에 본드 패드들로 형성되며, 도 1의 경우에는 본드 패드(34)가 나타난 열(16)이다. 이러한 와이어는 전단되고(sheared off), 볼은 도 2에 링(24)으로 도시된 바와 같이 본드 핑거 또는 링에 형성되고 외부 열 상의 본드 패드에 거꾸로 접속된다. 따라서 와이어(42)는 도 3의 박스(74)에서 제 2 와이어의 예이다. 와이어(44)와 같은 와이어는 중간 열로부터 형성되고, 이 경우 열(18)이며, 본드 핑거에 접속된다. 이러한 경우, 76에 기술된 내부 열은 가장 바깥쪽 열에 대해 내부에 있는 열이다. 이러한 경우, 가장 바깥쪽 열은 16이다. 16 열에 대해 내부 열들은 열들 (18 및 20) 둘 다이다. 와이어(42)보다 더 높은 이러한 와이어(44)는 와이어(42) 후에 형성된다. 더 높은 와이어들을 형성하기 전에 더 낮은 와이어들을 형성하는 것이 더 신뢰성 있는 처리이다. 더 낮은 와이어는 바람직하게, 본드 패드들의 외부 열에 접속되어 있다.
도 3은 본드 패드들과 패키지 본드 사이트들 사이의 두 와이어 접속들을 완성한 후에 와이어 본딩이 완성될 수 있는 것을 도시한 것이다. 또다른 처리는 다이(12)와 패키지 기판(14) 사이의 와이어(46)와 같은 다른 와이어 접속을 부가한다. 도 1 및 도 2에 도시된 바와 같이, 와이어들(42, 44 및 46)에 의해 도시된 세 가지의 상이한 높이들의 와이어들이 존재하며, 와이어들 각각은 다이(12)와 패키지 기판(14) 사이에 접속된 다른 와이어들을 나타낸다. 따라서, 본드 패드들의 세 개의 상이한 열들은, 그들이 서로에 대해 스태거링되어서는 안되기 때문에 최소 피치에서 형성될 수 있다. 제 4 열은 부가될 수 있지만 이것은 열들의 일부 스태거링을 요구하여 최소 피치가 되지 않는 열들을 유발할 수 있다. 이러한 기술은 최대 본드 패드 밀도를 유지하면서 와이어들 사이에 필요한 거리를 제공하기 위해 제공된다. 이것은 패키지 기판의 표면과 다이 사이의 표면과 다이 사이의 접속들을 형성하는 와이어들의 높이들을 가변시킴으로써 성취된다. 와이어들(44 및 46) 사이의 차는 킹크 높이(kink height)를 설정함으로써 와이어 본더에서 성취된다. 와이어들(44 및 46)은 킹크(86 및 88)를 각각 가진다. 이것은 본드 핑거들을 향해 수직으로부터 실질적으로 90도 방향을 바꾼다. 가능한 많은 와이어들 동일한 킹크 높이를 갖도록 형성되는 것이 바람직하다.
이러한 경우, 본드 패드들(16)은 역 스티치 본드 기술을 이용하여 제 1 주요 단계로서 접속된다. 와이어들의 제 2 주요 형성은 역 스티치 본딩된 와이어들을 틈이 있도록(clear) 충분한 킹크 높이로 확립된다. 제 3 주요 단계는 와이어(44)에 이용된 것보다 더 큰 킹크 높이를 이용하는 와이어(46)와 같은 와이어들을 제공하는 것이다. 킹크 높이 변경은 와이어들 사이에 충분한 틈을 보장한다. 가장 높은 킹크 높이는 최종에 형성되어야 하고, 본드 패드들의 최내부 열에 형성되어야 한다.
도 4에는 반도체 다이(102), 반도체 다이(104) 및 패키지 기판(106)을 포함하는 패키징된 반도체(100)를 도시하고 있다. 다이(102) 상에는 본드 패드들(108 및 110)이 존재한다. 다이(104) 상에는 본드 패드들(112 및 114)이 존재한다. 패키지 기판(106) 상에는 본드 핑거들(116, 118 및 120)이 존재한다. 도 2에 도시된 패키지 반도체(10)와 유사하게, 패키지 기판(106)을 통해 비아들(122, 124, 126, 128 및 130)이 존재한다. 패키지 기판(106)의 하부 표면 상에는 도전 볼들(132, 134, 136, 138 및 140)이 있다. 따라서 완성된 패키징된 반도체(100)는 적층된 다이를 갖는 BGA 디바이스이다.
이러한 경우, 적층된 다이는 다이(102) 및 다이(104)이다. 다이(102)는 본드 패드들(112 및 114)이 노출되도록 다이(104)보다 더 작다. 본드 패드(114)는 외부 주변부 상에 다이(104)를 둘러싸는 본드 패드들의 한 열의 본드 패드를 나타낸다. 본드 패드(112)는 외부 열과 본드 패드(114)에 대해 들어가는 한 열의 본드 패드들 중 하나를 나타낸다. 유사하게, 본드 패드(110)는 다이(102)를 둘러싸는 한 열의 본드 패드들 중 하나를 나타낸다. 본드 패드(108)는 다이(102)를 둘러싸는 한 열의 본드 패드들 중 하나를 나타내며, 주변부에 가장 가깝게 있고 외부 본드 패드들이라 불리는 본드 패드들의 열에 대해 내부 관계를 갖는다. 본드 핑거(116)는 패키지 기판(106)에 대해 최내부 위치를 갖는 한 열의 본드 핑거들 중 하나를 나타낸다. 본드 핑거(120)는 본드 핑거들의 최외부 열로서 한 열의 본드 핑거들 중 하나를 나타낸다. 본드 핑거(118)는 최내부 열과 외부 열 사이의 한 열의 본드 핑거들 중 하나를 나타낸다. 이러한 예에서, 역 스티치 본드는 본드 패드(114)와 본드 핑거(116) 사이에 있다. 따라서, 다이(104)의 본드 패드들의 외부 열은 본드 핑거들의 최내부 열에 접속된다. 본드 패드(114)는 와이어(142)에 의해 본드 핑거(116)에 접속된다. 유사하게, 다이(104)의 최내부 열(안쪽 열)은 다이(102)의 최외부 열(바깥쪽 열)에 접속된다.
도 4에 도시된 바와 같이, 본드 패드(110)는 와이어(144)에 의해 본드 패드(112)에 접속된다. 본드 패드(112)는 충분히 크게 만들어져서 두 개의 볼들이 그 위에 형성될 수 있다. 따라서, 본드 패드(112)는 와이어 본드의 웨지 타입에 볼 본드를 이용함으로써 본드 핑거(118)에 접속된다. 따라서, 본드 패드(112)는 와이어 본딩에 의해 접속되는 와이어(146)를 가지며, 와이어(146)는 본드 핑거(118)에 웨지 본딩된다. 본드 패드(108)는 와이어(148)에 의해 본드 핑거(120)에 접속된다. 이러한 와이어(148)는 한 단부에 볼 본딩에 의해 접속되고 다른 단부에 웨지 본딩에 의해 접속된다. 볼 본드는 본드 패드(108)에 대한 것이고 웨지 본드는 본드 핑거(120)에 대한 것이다. 이러한 구성에서, 다이(102)는 본드 핑거(116)가 본드 패드(114)에 접속되는 것과 동일한 방식으로 역 스티치 본드에 의해 다이(104)에 전기적으로 결합된다. 따라서, 이들 두 타입들의 접속들은 동일한 처리 절차의 부분으로서 이루어질 수 있다. 또한 유사하게, 와이어들(146 및 148)은 와이어 본더에 대해 동일한 셋업의 부분으로서 형성될 수 있다. 146 및 148에 대한 킹크 높이는 동일하게 될 수 있고, 여전히 그들 사이에 충분한 틈이 있다.
이러한 예에서, 다이(102)는 역 스티치 본딩에 의해 다이(104)에 편리하게 접속되고, 웨지 본드 접속으로 정규 볼 본딩에 의해 패키지 기판(106)에 접속된다. 따라서, 도 5에 도시된 이러한 구성은 다이(104)와 패키지 기판(106) 모두에 대한 접속들의 유연성을 갖는 다이(102)를 제공한다. 유사하게 다이(104)는 패키지 기판(106)과 다이(102)에 접속되고 또한 최대의 유연성을 갖는다. 다이(102)와 다이(104)의 상이한 층들로 인해, 또한 와이어 본더들의 역 스티치 성능에 비추어, 세 개의 상이한 높이들은 패키지 기판(106)에 대한 접속에서 이루어지고, 다이(102)와 다이(104) 사이의 접속은 다이(102)에서 패키지 기판(106)까지의 접속보다 물론 더 낮다. 따라서, 적층된 다이 구성은 고밀도 성능으로 이루어진다. 예를 들어, 다이(104) 상에 본드 패드들의 제 3 열이 필요하다면, 이것은 본드 패드들(112 및 114) 사이에 한 열의 본드 패드들을 넣음으로써 이루어질 수 있다. 본드 패드들(112 및 114)은 더 떨어지게 위치되지만, 새로운 열의 존재로 여전히 최소 간격이 되어야 한다. 새로운 열은 와이어(142)에 틈이 있도록 충분히 높고, 와이어(146) 아래에 있도록 충분히 낮은 킹크 높이를 제공한다. 이것은 와이어들(146 및 148)의 스티치 높이들을 증가시켜야 할 수도 있다. 본드 핑거(118)와 본드 핑거(116) 사이의 본드 핑거들의 다른 열이 있을 수 있다. 이것은 와이어들(146 및 148)의 킹크 아웃들을 증가시킬 수 있다.
도 5에는 분리된 볼 본드들(150 및 152)이 도시되고, 볼 본드(150)에 접속된 와이어(144)와 볼 본드(152)에 접속된 와이어(146)가 도시된 본드 패드(112)가 도시되어 있다. 통상적 기술은 와이어를 패드에 연결시키고(brought to), 패드에 웨지 본딩되며, 그 후, 연속되는 와이어로 다른 위치에 연장시키는 것이다. 이것은 웨지 본드의 각 면에 대해 프로파일 파라미터들이 다른 문제점을 가진다. 웨지 본드의 한 면은 웨지 본드의 다른 면 상의 프로파일과는 상이한 프로파일을 가질 것이다. 이것은 본드 패드(110)와 본드 패드(112) 사이와 같은 접속의 경우에 다이의 에지에 틈이 있기를 어렵게 한다. 확대되고 두 개의 볼 본드들을 갖는 본드 패드(112)는 본드 패드(110)와 본드 패드(112) 사이의 급격한 각(sharp angle)을 제공하며, 이는 다이(102)의 코너로부터 와이어(144)의 틈을 제공한다. 따라서, 본드 패드들의 고밀도 열들을 가질 수 있는 이점과, 적층 다이 구성들을 편리하게 제공할 수 있는 유연성이 보여진다.
도 6은, 단순화된 형태로 와이어 본드들 없이 전체 패키징된 IC(10)을 도시 하고 있다. 이것은 집적 회로(12)를 둘러싸는 도전체들(22 및 24)의 열들을 도시한다. 또한, 이것은 본드 패드들(16, 18 및 20)의 열들과 본드 핑거들(26 및 28)의 열들을 도시한다. 도 6은 또한, 집적 회로의 주변부에 인접한 세 개의 열들의 본드 패드들과, 집적 회로(12)의 에지들에 인접한 열들의 본드 패드들을 도시하고 있다. 단순화하고, 이해를 쉽게 하기 위해, 도 6에 도시된 본드 패드들과 본드 핑거들의 수가 크게 감소된다.
따라서, 가변 킹크 높이들을 이용하고, 동일한 패키지 반도체에 대한 역 스티치 기술을 이용하여 루프들의 높이를 변경함으로써, 다이의 크기를 불필요하게 증가시키지 않고 고밀도 수의 핀 아웃들을 성취하는 것이 가능하다. 다수의 열들의 본드 패드들은 최대 밀도가 될 수 있고, 서로에 대해 정렬될 수 있다. 이것은 패키지 기판에서 공동들을 만들지 않고 성취된다. 따라서, 본드 핑거들은 모두 동일한 평면 상, 즉 다시 말하면, 동일한 층 상에 있고, 본드 패드들도 또한 특정 집적 회로의 동일한 층 상에 모두 있다. 집적 회로 상의 본드 패드들의 높이들을 변경하거나, 패키지 기판 상에서 서로에 대해 높이들을 변경할 필요가 없다. 루프 높이들을 성취하기 위한 대안적 접근법들이 또한 이용될 수 있다. 장비를 변경하고 개선함에 따라, 상이한 본딩 타입들의 유용성은, 볼 본드들이 본드 핑거들과 반도체 다이 모두에 대해 실시될 수 있도록 이용할 수 있다. 기술된 이러한 특정 실시예들에서, 와이어들은 바람직하게 금이며, 이는 높은 도전성과 가단성(malleability)으로 인해 바람직한 금속이지만, 구리와 같은 다른 재료들도 또한 만족스러운 것으로 얻어질 수 있다. 구리는 매우 싼 재료이며, 현재, 집적 회로들의 제조시에 흔히 이용되고 있고, 구리 처리에 이용되는 본드 패드 재료와 양립하는 이점들을 가질 수 있다.
전술한 명세에서, 본 발명은 특정 실시예들에 대해 기술되었다. 그러나, 당업자는 다양한 수정들 및 변형들이 하기 청구항들에 기재된 본 발명의 범위를 벗어나지 않고 이루어질 수 있음을 인식한다. 따라서, 명세 및 도면들은 제한적인 의미보다는, 예시적인 것으로 간주되며, 모든 그러한 수정들은 본 발명의 범위 내에 포함되는 것으로 의도된다.
이점들, 다른 장점들 및 문제점들에 대한 해결책들은 특정 실시예들에 대해 상술되었다. 그러나, 그러한 이점들, 장점들, 문제점들에 대한 해결책들 및, 발생되거나 더욱 공언되기 위한 임의의 이점, 장점, 해결책을 유발할 수 있는 임의의 요소(들)는 청구항들의 일부 또는 전부의 중요한, 필요한 또는 본질적 부분 또는 요소로서 해석되는 것은 아니다. 본 명세서에 이용된 바와 같이, 용어 "포함하다(comprises)" "포함하는(comprising)", 또는 임의의 다른 어미 변화(variation)는, 처리, 방법, 물품, 또는 소자들의 나열을 포함하는 장치가 그들 소자들만을 포함하는 것이 아니라, 그러한 처리, 방법, 물품, 또는 장치에 명백히 나열되거나 내재하지 않은 다른 소자들을 포함할 수도 있도록, 비-배제적 포함을 커버하는 것으로 의도된다.

Claims (20)

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  6. 반도체 패키지에 있어서:
    본드 패드들의 다수의 열들을 가진 적어도 한쪽 면을 구비한 다이로서, 상기 본드 패드들의 다수의 열들의 각 열은 상기 다이의 에지로부터 상이한 거리에 있는, 상기 다이;
    상기 다이를 지지하는 다이 캐리어로서, 상기 다이 캐리어는 모두 동일한 층(tier) 상에 있는 복수의 본드 핑거들을 가지며, 상기 복수의 본드 핑거들은 상기 다이 캐리어의 내부 영역에 위치된 제 1 부분과 상기 다이 캐리어의 외부 영역에 위치된 제 2 부분을 가지고 상기 다이 주위에 분포되는, 상기 다이 캐리어; 및
    복수의 본드 와이어들로서, 상기 복수의 본드 와이어들 각각은 상기 본드 패드들 중 미리 결정된 하나를 상기 복수의 본드 핑거들 중 미리 결정된 하나에 접속하는, 상기 복수의 본드 와이어들을 구비하고,
    상기 본드 패드들의 다수의 열들 중 첫 번째 열의 제 1 본드 패드는, 상기 제 1 본드 패드와 상기 제 2 본드 패드를 본딩하기 위해 상이한 와이어 본딩 처리들을 이용한 결과로서, 상기 본드 패드들의 다수의 열들 중 두 번째 열의 제 2 본드 패드와는 상이한 본드 프로파일을 가지며,
    상기 제 1 본드 패드는 역 스티치 본드 프로파일(reverse stitch bond profile)을 갖고, 상기 제 2 본드 패드는 볼 본드 프로파일(ball bond profile)을 갖는, 반도체 패키지.
  7. 삭제
  8. 제 6 항에 있어서, 상기 제 1 본드 패드 및 상기 제 2 본드 패드는, 상기 다이 상의 상기 제 1 본드 패드 및 상기 제 2 본드 패드가 스태거링되지 않도록 상기 다이의 에지에 수직인 축을 따라 실질적으로 정렬되는, 반도체 패키지.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 다이 캐리어에 반도체 다이를 전기적으로 접속하는 방법에 있어서:
    정렬된 본딩 패드들의 다수의 열들을 갖는 다이를 제공하는 단계;
    제 1 높이를 갖는 와이어 본드를 형성하기 위해 제 1 와이어를 외부 열 다이 패드에 와이어 본딩하는 단계;
    내부 열 다이 패드 상에 전기 접속을 형성하기 위해 상기 내부 열 다이 패드에 제 2 와이어를 부착하는 단계;
    상기 제 1 높이보다 더 큰 제 2 높이로 상기 제 2 와이어를 연장하고, 상기 다이 캐리어에 상기 제 1 와이어를 덮는 단계;
    상기 다이 캐리어에 상기 제 2 와이어를 부착하는 단계; 및
    상기 반도체 다이의 나머지 다이 본딩 패드들의 와이어 본딩을 완료하는 단계를 포함하며,
    상기 제 1 와이어를 상기 외부 열 다이 패드에 와이어 본딩하는 단계는:
    상기 외부 열 다이 패드 상에 볼을 형성하는 단계로서, 상기 제 1 와이어의 제 1 부분은 상기 볼에 있는, 상기 볼 형성 단계;
    상기 볼에 제 1 와이어의 제 1 부분을 남겨두기 위해 상기 볼로부터 상기 제 1 와이어를 잘라내는(shearing off) 단계;
    상기 제 1 와이어의 나머지 부분의 제 1 단부를 상기 다이 캐리어에 본딩하는 단계; 및
    상기 제 1 와이어의 나머지 부분의 제 2 단부를 상기 외부 열 다이 패드의 상기 볼에 부착하는 단계를 포함하는, 접속 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 반도체 패키지에 있어서:
    제 1 다이의 면에 대해 정렬되는 본드 패드들의 적어도 두 개의 열들을 가진 상기 제 1 다이;
    상기 제 1 다이 위에 있는 제 2 다이로서, 상기 제 2 다이의 면에 대해 정렬되는 본드 패드들의 적어도 두 개의 열들을 갖는, 상기 제 2 다이;
    상기 제 1 다이 및 상기 제 2 다이를 지지하고 복수의 본드 핑거들을 제공하는, 상기 제 1 다이 및 상기 제 2 다이 밑에 있는 다이 캐리어;
    상기 복수의 본드 핑거들의 미리 결정된 본드 핑거에 상기 제 1 다이의 본드 패드들의 적어도 두 개의 열들 중 첫 번째 열 내에 포함된 제 1 본드 패드를 접속하는 제 1 와이어 본드로서, 상기 제 1 본드 패드는 역 스티치 본드에 의해 상기 제 1 와이어 본드에 접속되는, 상기 제 1 와이어 본드; 및
    상기 제 2 다이의 상기 본드 패드들의 적어도 두 개의 열들 중 한 열 내의 미리 결정된 본드 패드에 상기 제 1 다이의 본드 패드들의 적어도 두 개의 열들 중 두 번째 열 내에 포함된 제 2 본드 패드를 접속하는 제 2 와이어 본드를 포함하고, 상기 제 2 본드 패드는 볼 본드에 의해 상기 제 2 와이어 본드에 접속되는, 반도체 패키지.
  18. 삭제
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Families Citing this family (115)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734545B1 (en) * 1995-11-29 2004-05-11 Hitachi, Ltd. BGA type semiconductor device and electronic equipment using the same
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6495442B1 (en) 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
JP3631120B2 (ja) 2000-09-28 2005-03-23 沖電気工業株式会社 半導体装置
US7498196B2 (en) 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
US6680219B2 (en) * 2001-08-17 2004-01-20 Qualcomm Incorporated Method and apparatus for die stacking
US7021520B2 (en) * 2001-12-05 2006-04-04 Micron Technology, Inc. Stacked chip connection using stand off stitch bonding
JP2003338519A (ja) * 2002-05-21 2003-11-28 Renesas Technology Corp 半導体装置及びその製造方法
JP4149438B2 (ja) * 2002-06-05 2008-09-10 株式会社ルネサステクノロジ 半導体装置
JP2004028885A (ja) * 2002-06-27 2004-01-29 Fujitsu Ltd 半導体装置、半導体パッケージ及び半導体装置の試験方法
US7157790B2 (en) * 2002-07-31 2007-01-02 Microchip Technology Inc. Single die stitch bonding
US7326594B2 (en) * 2002-07-31 2008-02-05 Microchip Technology Incorporated Connecting a plurality of bond pads and/or inner leads with a single bond wire
KR100498488B1 (ko) * 2003-02-20 2005-07-01 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법
US6717270B1 (en) 2003-04-09 2004-04-06 Motorola, Inc. Integrated circuit die I/O cells
US6812580B1 (en) * 2003-06-09 2004-11-02 Freescale Semiconductor, Inc. Semiconductor package having optimized wire bond positioning
KR100654338B1 (ko) * 2003-10-04 2006-12-07 삼성전자주식회사 테이프 배선 기판과 그를 이용한 반도체 칩 패키지
US6933599B2 (en) * 2003-10-27 2005-08-23 Freescale Semiconductor, Inc. Electromagnetic noise shielding in semiconductor packages using caged interconnect structures
US7145252B2 (en) * 2003-12-02 2006-12-05 Chi Mei Optoelectronics Corp. Configuration for testing the bonding positions of conductive drops and test method for using the same
US7394161B2 (en) 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
JP4570868B2 (ja) * 2003-12-26 2010-10-27 ルネサスエレクトロニクス株式会社 半導体装置
JP4533173B2 (ja) * 2004-02-24 2010-09-01 キヤノン株式会社 半導体集積回路装置
US7808115B2 (en) * 2004-05-03 2010-10-05 Broadcom Corporation Test circuit under pad
CN100419982C (zh) * 2004-05-31 2008-09-17 松下电器产业株式会社 半导体装置
US7250684B2 (en) * 2004-06-30 2007-07-31 Intel Corporation Circular wire-bond pad, package made therewith, and method of assembling same
US7253511B2 (en) * 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
TWI283443B (en) 2004-07-16 2007-07-01 Megica Corp Post-passivation process and process of forming a polymer layer on the chip
US20060022353A1 (en) * 2004-07-30 2006-02-02 Ajuria Sergio A Probe pad arrangement for an integrated circuit and method of forming
US20060043587A1 (en) * 2004-08-31 2006-03-02 Lsi Logic Corporation, A Delaware Corporation Apparatus and method for reducing signal cross talk between wire bonds of semiconductor packages
TWI304238B (en) * 2004-09-07 2008-12-11 Advanced Semiconductor Eng Wire-bonding method for connecting wire-bond pads and chip and the structure formed thereby
JP4438579B2 (ja) * 2004-09-14 2010-03-24 株式会社デンソー センサ装置
KR100635386B1 (ko) * 2004-11-12 2006-10-18 삼성전자주식회사 고속 신호 처리가 가능한 반도체 칩 패키지
KR100639948B1 (ko) * 2005-08-22 2006-11-01 삼성전자주식회사 이원 리드 배치 형태를 가지는 리드프레임 패키지
KR100843137B1 (ko) * 2004-12-27 2008-07-02 삼성전자주식회사 반도체 소자 패키지
TWI269420B (en) 2005-05-03 2006-12-21 Megica Corp Stacked chip package and process thereof
JP2007103423A (ja) * 2005-09-30 2007-04-19 Renesas Technology Corp 半導体装置及びその製造方法
JP2007134486A (ja) * 2005-11-10 2007-05-31 Toshiba Corp 積層型半導体装置及びその製造方法
US20070164446A1 (en) * 2006-01-13 2007-07-19 Hawk Donald E Jr Integrated circuit having second substrate to facilitate core power and ground distribution
US7598599B2 (en) * 2006-03-09 2009-10-06 Stats Chippac Ltd. Semiconductor package system with substrate having different bondable heights at lead finger tips
US7420269B2 (en) * 2006-04-18 2008-09-02 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US20070267748A1 (en) * 2006-05-16 2007-11-22 Tran Tu-Anh N Integrated circuit having pads and input/output (i/o) cells
US7808117B2 (en) * 2006-05-16 2010-10-05 Freescale Semiconductor, Inc. Integrated circuit having pads and input/output (I/O) cells
US7960825B2 (en) * 2006-09-06 2011-06-14 Megica Corporation Chip package and method for fabricating the same
KR100842907B1 (ko) * 2006-09-07 2008-07-02 주식회사 하이닉스반도체 멀티 칩 패키지
JP2008103685A (ja) * 2006-09-22 2008-05-01 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7952209B2 (en) * 2006-09-28 2011-05-31 Stats Chippac Ltd. Integrated circuit package system with pad to pad bonding
KR100780966B1 (ko) * 2006-12-07 2007-12-03 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US7875985B2 (en) * 2006-12-22 2011-01-25 Qimonda Ag Memory device
TWI333689B (en) * 2007-02-13 2010-11-21 Advanced Semiconductor Eng Semiconductor package
US8922028B2 (en) * 2007-02-13 2014-12-30 Advanced Semiconductor Engineering, Inc. Semiconductor package
TWI368286B (en) 2007-08-27 2012-07-11 Megica Corp Chip assembly
CN101388381B (zh) * 2007-09-14 2011-01-05 南茂科技股份有限公司 具有金属间隔物的多芯片堆叠结构
US20090302483A1 (en) * 2008-06-04 2009-12-10 Himax Technologies Limited Stacked die package
EP2133915A1 (de) * 2008-06-09 2009-12-16 Micronas GmbH Halbleiteranordnung mit besonders gestalteten Bondleitungen und Verfahren zum Herstellen einer solchen Anordnung
TW201007917A (en) * 2008-08-05 2010-02-16 Kun Yuan Technology Co Ltd Method for fabricating package structure of stacked chips
US7994629B2 (en) 2008-12-05 2011-08-09 Stats Chippac Ltd. Leadless integrated circuit packaging system and method of manufacture thereof
JP5595694B2 (ja) * 2009-01-15 2014-09-24 パナソニック株式会社 半導体装置
KR100935854B1 (ko) 2009-09-22 2010-01-08 테세라 리써치 엘엘씨 와이어 본딩 및 기준 와이어 본딩에 의해 제어되는 임피던스를 가진 마이크로전자 어셈블리
KR100950511B1 (ko) * 2009-09-22 2010-03-30 테세라 리써치 엘엘씨 와이어 본딩 및 도전성 기준 소자에 의해 제어되는 임피던스를 포함하는 마이크로전자 어셈블리
US8354743B2 (en) * 2010-01-27 2013-01-15 Honeywell International Inc. Multi-tiered integrated circuit package
WO2011156500A2 (en) * 2010-06-08 2011-12-15 The Board Of Trustees Of The University Of Illinois Electrochemical methods for wire bonding
KR20110133945A (ko) * 2010-06-08 2011-12-14 삼성전자주식회사 스택 패키지 및 그의 제조 방법
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
JP5467959B2 (ja) * 2010-07-21 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置
US8222725B2 (en) 2010-09-16 2012-07-17 Tessera, Inc. Metal can impedance control structure
US8581377B2 (en) 2010-09-16 2013-11-12 Tessera, Inc. TSOP with impedance control
US9136197B2 (en) 2010-09-16 2015-09-15 Tessera, Inc. Impedence controlled packages with metal sheet or 2-layer RDL
US8786083B2 (en) 2010-09-16 2014-07-22 Tessera, Inc. Impedance controlled packages with metal sheet or 2-layer RDL
US8853708B2 (en) 2010-09-16 2014-10-07 Tessera, Inc. Stacked multi-die packages with impedance control
CN102412167B (zh) * 2010-09-25 2016-02-03 飞思卡尔半导体公司 用于线接合的固定
CN102456812B (zh) * 2010-10-28 2015-08-12 展晶科技(深圳)有限公司 发光二极管封装结构
JP2012104707A (ja) * 2010-11-11 2012-05-31 Elpida Memory Inc 半導体パッケージ
WO2012071325A1 (en) 2010-11-24 2012-05-31 Tessera, Inc. Lead structures with vertical offsets
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
TWI481001B (zh) * 2011-09-09 2015-04-11 Dawning Leading Technology Inc 晶片封裝結構及其製造方法
CN102315192A (zh) * 2011-09-20 2012-01-11 三星半导体(中国)研究开发有限公司 半导体封装件
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
JP5891295B2 (ja) * 2012-03-14 2016-03-22 パナソニック株式会社 半導体装置
CN103378043A (zh) * 2012-04-25 2013-10-30 鸿富锦精密工业（深圳）有限公司 芯片组装结构及芯片组装方法
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9117790B2 (en) * 2012-06-25 2015-08-25 Marvell World Trade Ltd. Methods and arrangements relating to semiconductor packages including multi-memory dies
KR20140011687A (ko) * 2012-07-18 2014-01-29 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
US8692361B2 (en) * 2012-07-30 2014-04-08 Infineon Technologies Ag Electric device package comprising a laminate and method of making an electric device package comprising a laminate
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
CN102856280B (zh) * 2012-09-20 2015-09-09 格科微电子（上海）有限公司 焊盘和芯片
US8754518B1 (en) 2013-01-22 2014-06-17 Freescale Semiconductor, Inc. Devices and methods for configuring conductive elements for a semiconductor package
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
KR102211934B1 (ko) * 2014-03-06 2021-02-04 삼성전자주식회사 반도체 패키지
CN103904207A (zh) * 2014-04-04 2014-07-02 利亚德光电股份有限公司 晶片电路
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9271390B2 (en) 2014-07-15 2016-02-23 Freescale Semiconductor, Inc. Semiconductor device with active shielding of leads
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9741644B2 (en) 2015-05-04 2017-08-22 Honeywell International Inc. Stacking arrangement for integration of multiple integrated circuits
US9679873B2 (en) 2015-06-18 2017-06-13 Qualcomm Incorporated Low profile integrated circuit (IC) package comprising a plurality of dies
CN105140201B (zh) * 2015-06-30 2018-06-05 通富微电子股份有限公司 一种具有万用型封装金属片的半导体封装件及打线工艺
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) * 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US20170179049A1 (en) * 2015-12-16 2017-06-22 Freescale Semiconductor, Inc. Power grid balancing apparatus, system and method
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
JP2018137342A (ja) * 2017-02-22 2018-08-30 株式会社村田製作所 半導体装置及びその製造方法
TWI622137B (zh) * 2017-03-08 2018-04-21 瑞昱半導體股份有限公司 半導體封裝結構
US11640934B2 (en) * 2018-03-30 2023-05-02 Intel Corporation Lithographically defined vertical interconnect access (VIA) in dielectric pockets in a package substrate
KR20210101355A (ko) 2020-02-07 2021-08-19 삼성전자주식회사 반도체 패키지
US20220277127A1 (en) 2021-02-26 2022-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded Semiconductor Device And Method For Forming The Same
KR20230004147A (ko) * 2021-06-30 2023-01-06 삼성전자주식회사 반도체 패키지

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5468999A (en) * 1994-05-26 1995-11-21 Motorola, Inc. Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding
KR20010039547A (ko) * 1999-10-19 2001-05-15 아끼구사 나오유끼 반도체 장치 및 그 제조 방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62150733A (ja) * 1985-12-25 1987-07-04 Hitachi Ltd 半導体装置
DD272945A1 (de) * 1988-06-10 1989-10-25 Robotron Elektronik Multichipmodul fuer hohe schaltgeschwindigkeiten
JP2840948B2 (ja) * 1988-08-23 1998-12-24 富士ゼロックス株式会社 半導体装置
US5296744A (en) * 1991-07-12 1994-03-22 Vlsi Technology, Inc. Lead frame assembly and method for wiring same
JP3762475B2 (ja) * 1995-04-10 2006-04-05 富士通株式会社 ワイヤボンディング方法及び半導体装置
US5842628A (en) * 1995-04-10 1998-12-01 Fujitsu Limited Wire bonding method, semiconductor device, capillary for wire bonding and ball bump forming method
JPH0927512A (ja) * 1995-07-10 1997-01-28 Mitsubishi Electric Corp 半導体装置
US5691568A (en) 1996-05-31 1997-11-25 Lsi Logic Corporation Wire bondable package design with maxium electrical performance and minimum number of layers
US5796171A (en) 1996-06-07 1998-08-18 Lsi Logic Corporation Progressive staggered bonding pads
US5801450A (en) 1996-10-18 1998-09-01 Intel Corporation Variable pitch stagger die for optimal density
JPH1140595A (ja) * 1997-07-16 1999-02-12 Mitsubishi Electric Corp ワイヤ配線方法、このワイヤ配線方法に使用する配線分岐パッド、および、ボンディング装置、並びに、ワイヤ配線方法をコンピュータに実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体
JP3493118B2 (ja) * 1997-07-25 2004-02-03 沖電気工業株式会社 半導体素子及び半導体装置
US5962926A (en) 1997-09-30 1999-10-05 Motorola, Inc. Semiconductor device having multiple overlapping rows of bond pads with conductive interconnects and method of pad placement
US6297078B1 (en) * 1997-12-31 2001-10-02 Intel Corporation Integrated circuit package with bond wires at the corners of an integrated circuit
JPH11284006A (ja) * 1998-03-31 1999-10-15 Fujitsu Ltd 半導体装置
US6169331B1 (en) * 1998-08-28 2001-01-02 Micron Technology, Inc. Apparatus for electrically coupling bond pads of a microelectronic device
JP3179420B2 (ja) * 1998-11-10 2001-06-25 日本電気株式会社 半導体装置
JP3662461B2 (ja) * 1999-02-17 2005-06-22 シャープ株式会社 半導体装置、およびその製造方法
JP3516608B2 (ja) * 1999-04-27 2004-04-05 沖電気工業株式会社 半導体装置
US6161753A (en) * 1999-11-01 2000-12-19 Advanced Semiconductor Engineering, Inc. Method of making a low-profile wire connection for stacked dies
JP4071914B2 (ja) * 2000-02-25 2008-04-02 沖電気工業株式会社 半導体素子及びこれを用いた半導体装置
US6291898B1 (en) * 2000-03-27 2001-09-18 Advanced Semiconductor Engineering, Inc. Ball grid array package
JP2002043503A (ja) * 2000-07-25 2002-02-08 Nec Kyushu Ltd 半導体装置
JP2002076250A (ja) * 2000-08-29 2002-03-15 Nec Corp 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5468999A (en) * 1994-05-26 1995-11-21 Motorola, Inc. Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding
KR20010039547A (ko) * 1999-10-19 2001-05-15 아끼구사 나오유끼 반도체 장치 및 그 제조 방법

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