JP3730625B2 - フリップチップボンディングのための有機基板 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体パッケージングに関し、特に、フリップチップ半導体パッケージのための有機基板に関する。
【０００２】
【従来の技術】
図１及び図２は、支持基板１４に機械的及び電気的に接続された半導体ダイ１２を含む半導体パッケージ１０のためのフリップチップボンディングの構成を示す。ダイ１２の底面１８上の各金属性バンプ１６は、基板１４の頂面２４上に配設されたダイボンディング領域２２に対応するように配置された各金属性パッド２０にオーバーラップする。典型的には、金属性バンプ１６は半田２６によって下側のパッド２０に接続され、従って、ダイ１２及び基板１４間の直接的な電気的結合が提供される。
【０００３】
フリップチップボンディング構成１０によって提供されるダイ１２及び基板１４間の直接的且つ電気的な相互接続は、ボンディングワイヤを不要とすると共に、低抵抗値及び低インダクタンス値をもたらすという利点を有する。従って、フリップチップボンディング構成は、ワイヤボンディング、テープ自動化ボンディング等の他のボンディング技術に比べて、より良好なダイ１２に対する双方向の配電及び信号保全性を提供する。
【０００４】
ダイ１２の底面１８は数百の金属性バンプ１６を含む場合があり、各金属性バンプは、種々の電気的信号、コア電力、入力／出力（Ｉ／Ｏ）電力、及びグラウンドのための、ダイ１２に対する双方向の電気的インターフェイスを提供する。電気的信号、コア電力、及びグラウンドはダイの内部ロジック回路（図示せず）に供給される。同様に、Ｉ／Ｏ電力及びグラウンドはダイのＩ／Ｏインターフェイス回路（図示せず）、即ち、入力及び出力ドライバに供給される。
【０００５】
金属性（metallic）バンプ１６、及び従って基板１４の頂面２４上の対応のパッド２０は、概ね同心状の複数の矩形リング（図示せず）の態様で配置されると共に、隣接する金属性バンプ／パッド間の電気的短絡を防止するように互いに離間される。しかしながら、金属性バンプ１６及びパッド２０は、同心状の矩形リング以外にも種々のパターンに配置可能である。
【０００６】
基板１４は、多層プリント回路ボード、セラミック基板、或いは他の半導体チップからなることができる。典型的には、基板１４の底面３０上のパッド２８は、例えば半田３２によって、マザーボード３４として言及される他のプリント回路ボードに接合される。基板１４は、ダイ１２の底面１８上の、多くの場合は密集度の高い複数の金属性バンプ１６とマザーボード３４上の密集度の低い複数のパッド（図示せず）との間の機械的及び電気的インターフェイスを提供する。基板底面３０上のパッド２８は、マザーボード３４上のパッド（図示せず）に対応するように配置される。
【０００７】
基板１４の種々の層は、集積回路及びプリント回路ボードを製造するために使用される公知のプロセスにより形成される。個々の層は、導電性または半導体材料からなることができる。多くの場合、導電性材料は金属、例えば、銅系材料からなり、これは、半導体材料層上にメッキされると共に、パッド及び配線を形成するようにフォトリソグラフィによってこの金属を除去することによりパターン化される。マザーボード３４に近い熱膨張特性を提供すると共に、ボード組み立ての信頼性を改善するため、有機材料が銅系材料と組み合わされる場合は、基板１４は有機基板として言及可能である。
【０００８】
配線（図示せず）は、基板１４の頂面２４または底面３０上でパッド２０、２８を電気的に相互に、或いは基板１４の種々の層の電気的な相互接続に寄与する孔であるビア（図示せず）に接続する。例えば、ビアは、基板１４の単一若しくは複数の層を通してビアホールを機械的に若しくはレーザにより穿孔することにより形成することができる。ビアホールを包囲して各レベルには、導電性材料からなる円形のランド（図示せず）を配設することができる。典型的には、基板の種々の層上でビアホールを包囲するビアランドが電気的に相互接続されるように、ビアホールには導電性材料が充填される。
【０００９】
ビアは基板１４の底面３０まで貫通すると共に、パッド２８に接続されることも可能である。従って、基板１４の頂面２４及び底面３０夫々の上のパッド２０及びパッド２８が、配線及びビアによって互いに接続される。マザーボード３４上の対応のパッド（図示せず）に、基板１４の底面３０上のパッド２８を半田付けするため、半田ボール３２が各パッド２８に個々に接続される。基板１４の底面３０上のパッド２８に接続された半田ボール３２は、ボールグリッドアレイ３６と総称される。
【００１０】
基板１４の設計時に種々の電気的特性が考慮され、これらには、ダイ１２に対する双方向の電力及びグラウンド接続を行う部分の低ＤＣ抵抗及び低ＡＣインダクタンスを維持すること、及びクロストークや電気的短絡の可能性を最小化するように、配線（図示せず）、パッド２０、２８、及びビアランド（図示せず）の各部材間に広い間隔を維持すること、が含まれる。ダイ１２のための配電に関し、コア電力配電のための基板１４の頂面２４上のパッド２０と、電力を実際に消費するロジック回路との間の距離は、できる限り短くすべきである。
【００１１】
近年、多くの半導体パッケージが、Ｃ４フリップチップボンディング技術を使用して設計されている。図３は代表的なＣ４ボンディング技術パッド配列３８を示す平面図である。更に図１及び図２を参照して説明すると、Ｃ４ボンディング技術は、基板１４の頂面２４上のダイボンディング領域２２内にエリアアレイとして配列されたパッド４０を使用し、これらは互いにピッチ「Ｐ」だけ離間される。図３において、パッド４０は格子点４１（１行及び１列に沿ったものだけに符号を付してある）に配置され、ここで、各格子点４１は各パッド４０の中心点の下に位置する。
【００１２】
図３において、ダイのエッジに隣接するパッド４０の上側の２行４２、４４は、ダイ１２に対して双方向に種々の電気的信号の転送を行う信号パッド４６の行である。ダイのエッジ４８に隣接するパッド４０の上側の２行４２、４４が信号パッド４６を含むのは、ダイ１２内のロジック回路の大部分がダイのエッジ４８に近接して配設されると共に、基板１４の頂面２４上の信号配線（図示せず）が典型的にはダイボンディング領域２２の外側に引き回されるからである。
【００１３】
ダイのエッジ４８から数えて、パッド４０の第３及び第４の行５０、５２は、ダイ１２内のロジック回路に対して電力を転送するためのコア電力パッド５４、ダイ１２内のＩ／Ｏインターフェイスに対して電力を転送するためのＩ／Ｏ電力パッド５６、及びダイに対するグラウンド接続を提供するためのグラウンドパッド５８を含む。ダイのエッジ４８から数えて、パッド４０の第５及び第６の行６０、６２は、再び信号パッド４６の行となる。パッド４０の第７及び第８の行６４、６６は、コア電力パッド５４及びグラウンドパッド５８である。
【００１４】
従って、電力及びグラウンドパッド５４、５８は夫々信号パッド４６と混ざり合う。これにより、電力及びグラウンドパッド５４、５８がダイのエッジから３乃至４行より離れて配設されるような状態が多数の信号パッド４６によりもたらされた場合に発生する問題を回避するようにする。図３の上側左手コーナ、上側右手コーナ、及び底部の３つのドット６８は、パッド配列３８内に含まれるパッド４０の数及び間隔が、これらの方向において基板１４の頂面２４に沿って変更可能であることを示している。
【００１５】
図３は、ロジック回路が配設されたと仮定されるダイのエッジ４８と、コア電力パッド５４及びＩ／Ｏ電力パッド５６との間の最大距離の例を示す。ダイのエッジ及びコア電力パッド間の最大距離は約３．３５４ｐ（３．３５４×ｐ）で、ここで、ｐは隣接パッド４０の中心点間のピッチ若しくは距離である。また、ダイのエッジ及びＩ／Ｏ電力パッド間の最大距離は約４．２７２ｐ（４．２７２×ｐ）である。ｐが０．２５ｍｍの場合、ダイのエッジ及びコア電力パッド間の距離は約０．８３８５ｍｍに到達し、ダイのエッジ及びＩ／Ｏ電力パッド間の距離は約１．０６８ｍｍに到達する。これらの距離は、増大したＤＣ抵抗及びＡＣインダクタンス値をもたらす可能性がある。
【００１６】
図４は図３図示のパッド４０に接続されたビア７０の下側層を示す平面図である。ビア７０もまた、基板１４の頂面２４より下の層に対して、電気的信号、コア電力、Ｉ／Ｏ電力、及びグラウンド電位を送るために使用される。各ビア７０は内側の円７３によって示されたビアホール７２を含み、ビアホール７２は、第２の同心状の円７５によって示されるようにリング状ビアランド７４によって包囲される。各下側層内のビア７０は、基板１４の頂面上の格子点４１において、対応のパッド４０の直下に配設され、即ち、パッド−オン−ビア構造を利用する。
【００１７】
従って、ダイのエッジ４８に隣接するビア７０の上側の２行７６、７８は、種々の電気的信号の転送を行う信号ビア８０の行である。ダイのエッジ４８から数えて、ビア７０の第３及び第４の行８２、８４は、コア電力ビア８６、Ｉ／Ｏ電力ビア８８、及びグラウンドビア９０を含む。ダイのエッジ４８から数えて、ビア７０の第５及び第６の行９２、９４は、再び信号ビア８０の行となる。ビア７０の第７及び第８の行９６、９８は、コア電力ビア８６及びグラウンドビア９０である。図４の上側左手コーナ、上側右手コーナ、及び底部の３つのドット６８は、ビア７０の配列内に含まれるビア７０の数及び間隔が、これらの方向において各層に沿って変更可能であることを示している。
【００１８】
図５は図３図示のパッド配列３８に基づく他のＣ４ボンディング構成パッド配列１００を示す平面図である。ここで、追加のコア電力パッド５４及び追加のグラウンドパッド５８が、格子間点１０６において、コア電力パッド１０２の列及びグラウンドパッド１０４の列として交互に配置される（１行及び１列に沿ったものだけに符号を付してある）。各格子間点１０６は４つの隣接格子点４１の間の中心点である。図３と同様に、図５は、信号パッド４６、コア電力パッド５４、Ｉ／Ｏ電力パッド５６、及びグラウンドパッド５８を含む。図５の上側左手コーナ、上側右手コーナ、及び底部の３つのドット６８は、パッド配列１００内に含まれるパッド４０の数及び間隔が、これらの方向において基板１４の頂面２４に沿って変更可能であることを示している。
【００１９】
図５図示のように、コア電力パッド５４と、おそらくダイのエッジ４８に近接して配設されるダイのロジック回路との間の最大距離は、たった約１．８０３ｐ（１．８０３×ｐ）である。ｐが０．２５ｍｍの場合、コア電力パッド及びロジック回路間の距離は約０．４５０８ｍｍとなる。従って、格子間点１０６にコア電力パッド５４及びグラウンドパッド５８を追加することにより、図５図示のパッド配列１００は、図３図示のパッド配列３８と比較して、改善された配電性能を提供する。
【００２０】
図３及び図４図示のＣ４ボンディング構成と同様に、図５図示のＣ４ボンディング構成は、図６で提供される下側層の平面図に示すようなパッド−オン−ビア構造を利用する。ここでも、信号ビア８０、コア電力ビア８６、Ｉ／Ｏ電力ビア８８、及びグラウンドビア９０が、基板１４の頂面２４より下の層に対して、電気的信号、コア電力、Ｉ／Ｏ電力、及びグラウンド電位を送るために使用される。図６の上側左手コーナ、上側右手コーナ、及び底部の３つのドット６８は、このビア配列内に含まれるビアの数及び間隔が、これらの方向において各層に沿って変更可能であることを示している。
【００２１】
図６図示のＣ４ボンディング構成に関連する１つの問題は、隣接ビア間の最小ピッチがたった約０．７０７ｐ（０．７０７×ｐ）、即ち、ｐが０．２５ｍｍの場合に約０．１７６７ｍｍとなることである。このビア間のピッチは、図４図示のＣ４ボンディング構成よりも小さい。ビアピッチが小さいと、下記のように、ビア間に配線（図示せず）通す場合に懸念が生じる。
【００２２】
半導体パッケージングの設計において、隣接金属性領域同士の配置を制限し、従って半導体デバイス内にショート回路及び／またはオープン回路が発生しないようにするため、プロセス設計ルールが使用される。プロセス設計ルール値は、少なくとも部分的に、基板１４の金属性層を形成する際に使用されるフォトリソグラフィ及び／またはエッチング技術の精度における固有の制限に基づいて決定される。
【００２３】
図７は、図３及び図４図示のＣ４ボンディング構成のために、２つの隣接ビア７０間に通される２つの信号配線１０８を示す拡大平面図である。図７図示のように、ビアランド７４の直径が約０．１１ｍｍで、プロセス設計ルールが２８μｍの場合、２８μｍ配線幅を有する２つの配線１０８は、隣接金属間に２８μｍスペースを残すようにビア７０間を通すことができる。
【００２４】
図８は、図５及び図６図示のＣ４ボンディング技術構成のために、２つの隣接ビア７０間に通される信号配線１１０を示す拡大平面図である。ここで、図７とは対照的に、１本の配線１１０だけをビア７０間に通すことができる。また、図８においては、２８μｍの代わりに、約２２μｍという、より微細な設計間隔値が要求される。
【００２５】
このため、図５、図６、及び図８図示のＣ４ボンディング構成が使用される場合、より多くの層及びより微細な設計間隔ルールが必要となり、これらは基板１４全体のコストを増加させる。従って、より多くの層及びより微細な設計間隔ルールが必要となって基板全体のコストを増加させることのないように、コア電力パッド５４及びダイのロジック回路間の距離を減少させる必要がある。
関連出願として下記の特許文献１が存在する。
［特許文献１］ 特開２０００−３４９１９１公報
【００２６】
【発明が解決しようとする課題】
本発明は、従来のボンディングパッド及びビア構成と比較して、改善された性能を提供し、従来の設計間隔規則を維持しながら、改善された配電を実現することを目的とする。
【００２７】
【課題を解決するための手段】
本発明のある視点において、格子点及び格子間点を有する基板が提供される。前記基板は、前記基板の表面上で前記格子点及び前記格子間点とに配設された複数のパッドと、前記基板内で、前記格子点に配設されるとともに前記格子間点の少なくとも一部には配設されないように形成された複数のビアと、を含む。
【００２８】
本発明の別の視点において、ダイエッジを有する半導体ダイと、前記半導体ダイに接続されると共に格子点及び格子間点を有する基板と、を含む半導体パッケージが提供される。前記基板は、前記基板の表面上で前記格子点及び前記格子間点とに配設された複数のパッドと、前記基板内で、前記格子点に配設されるとともに前記格子間点の少なくとも一部には配設されないように形成された複数のビアと、を含む。
【００２９】
本発明の別の視点において、格子点及び格子間点を有する基板内に複数のビアを配設すると共に、前記基板の表面上に複数のパッド配設するための方法が提供される。前記方法は、前記基板の前記表面上で格子間点にパッドを配設する工程と、前記基板内で格子点のみにビアを配設する工程と、を含む。
【００３０】
更に、本発明の実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００３１】
【発明の実施の形態】
図９は本発明の代表的な実施の形態に係る基板１４の頂面２４上のダイボンディング領域２２を示す平面図である。図１０は対応の下側ビア層を示す平面図である。図９は格子点１１８に配置されたパッド１１６の垂直な列１１４を示す（１行及び１列に沿ったものだけに符号を付してある）。
【００３２】
格子点に配置されたパッド１１６は、同様に格子点１１８に配置されたビア１２０（１行及び１列に沿ったものだけに符号を付してある）に電気的に接続される。ビア１２０は、図１０図示のように、基板１４の下側の層を貫通する。ビア１２０上のパッド１１６は「パッド−オン−ビア」として言及されると共に、３つの同心状の円１２２によって示される。下側のビア１２０のないパッド１４０が格子間点１４２に配置され（１行及び１列に沿ったものだけに符号を付してある）、これらは単一の円によって示される。
【００３３】
図９図示の代表的な実施の形態において、ダイのエッジ４８に隣接するパッド−オン−ビアの上側の２行１２４、１２６は、ダイ１２に対して双方向に種々の電気的信号の転送を行う信号パッド４６の行である。ダイのエッジ４８から数えて、パッド−オン−ビア１１６の第３及び第４の行１２８、１３０は、ダイ１２内のロジック回路に対して電力を転送するためのコア電力パッド５４、ダイ１２内のＩ／Ｏインターフェイスに対して電力を転送するためのＩ／Ｏ電力パッド５６、及びダイ１２に対するグラウンド接続を提供するためのグラウンドパッド５８を含む。ダイのエッジ４８から数えて、パッド−オン−ビア１１６の第５及び第６の行１３２、１３４は、再び信号パッド４６の行となる。パッド−オン−ビア１１６の第７及び第８の行１３６、１３８は、コア電力パッド５４及びグラウンドパッド５８である。
【００３４】
図９図示のパッド配列１１２はまた、格子間点１４２に配置された、下側のビア１２０のないパッド１４０の垂直な列１３９を含む（１行及び１列に沿ったものだけに符号を付してある）。パッド１４０は、コア電力パッド５４若しくはグラウンドパッド５８とすることができる。図９図示のように、下側のビア１２０のないパッド１４０の幾つかは、広い配線１４４により電気的に相互接続される。また、下側のビア１２０のないパッド１４０の幾つかは、広い配線１４６若しくは３角形状の金属性層１４８のいずれかにより、パッド−オン−ビア１１６に電気的に相互接続される。
【００３５】
この構成により、コア電力及びグラウンドが、ビア１２０を介して基板１４の下側層に至ることができる。図９の上側左手コーナ、上側右手コーナ、及び底部の３つのドット６８は、パッド配列１１２内に含まれるパッド１１６の数及び間隔が、これらの方向において基板１４の頂面２４に沿って変更可能であることを示している。
【００３６】
換言すれば、格子点１１８に配置されたパッド１１６及び格子間１４２点に配置されたパッド１４０は、例えば、次のような態様で配設することができる。即ち、格子間点１４２に配設された少なくとも１つのコア電力パッド５４が、格子点１１８に配設されたパッド１１６に電気的に結合される。格子間点１４２に配設された少なくとも１つのグラウンドパッド５８が、格子点１１８に配設されたパッド１１６に電気的に結合される。格子間点１４２に配設された少なくとも１つのコア電力パッド５４が、格子間点１４２に配設された他のコア電力パッド５４に配線１４４により電気的に結合される。格子間点１４２に配設された少なくとも１つのグラウンドパッド５８が、格子間点１４２に配設された他のグラウンドパッド５８に配線１４４により電気的に結合される。
【００３７】
更に、図１０を参照して説明すると、基板１４の頂面２４の下にビア１２０が配設され、これらはパッド−オン−ビア１１６が配設された格子点１１８の下のビア配列１４９として配置される（１行及び１列に沿ったものだけに符号を付してある）。ここでも、格子点１１８に配置されたビア１２０が、基板１４の頂面２４より下の層に対して、電気的信号、コア電力、Ｉ／Ｏ電力、及びグラウンド電位を送るために使用される。各ビアホール７２は内側の円７３によって示され、ビアホール７２は、第２の同心状の円７５によって示されるようにリング状ビアランド７４によって包囲される。
【００３８】
図１０図示の代表的な実施の形態において、ダイのエッジ４８に隣接したビアの上側の２行１５０、１５２は、種々の電気的信号の転送を行う信号ビア８０の行である。ダイのエッジから数えて、ビアの第３及び第４の行１５４、１５６は、コア電力ビア８６、Ｉ／Ｏ電力ビア８８、及びグラウンドビア９０を含む。ダイのエッジから数えて、ビアの第５及び第６の行１５８、１６０は、再び信号ビア８０の行となる。ビア１２０の第７及び第８の行１６２、１６４は、コア電力ビア８６及びグラウンドビア９０である。図１０の上側左手コーナ、上側右手コーナ、及び底部の３つのドット６８は、ビア配列１４９内に含まれるビア１２０の数及び間隔が、これらの方向において各層に沿って変更可能であることを示している。
【００３９】
更に図１及び図２を参照して説明すると、操作中、ダイ１２は基板１４の頂面２４に機械的に接続され、これは、例えば、ダイ１２の底面１８上の金属バンプ（図示せず）を、基板１４の頂面２４のダイボンディング領域２２内に配設されたパッド２０に対して半田付けすることにより行われる。基板１４の底面３０はマザーボード３４に機械的に接続することができ、これは、例えば、基板１４の底面３０上のパッド２８を、マザーボード３４上のパッド（図示せず）に対して半田付けすることにより行われる。
【００４０】
ダイ１２、基板１４、及びマザーボード３４は電気的に相互接続されるため、電気的信号、コア電力、Ｉ／Ｏ電力、及びグラウンドが、基板の頂面２４及び底面３０上のパッド２０、２８及び基板のビア１２０によって、基板１４を通して、ダイの内部回路、即ち、ロジック回路及びＩ／Ｏ回路に対して双方向に電気的に結合することができる。
【００４１】
本発明の実施の形態は、コア電力、Ｉ／Ｏ電力、及びグラウンドのパッド５４、５６、５８と、ダイのエッジ４８の近傍に配設されたロジック回路との間の距離を削減できるという利点を有する。本発明の実施の形態はまた、図４及び図７図示のビア間隔を維持し、従って、少なくとも２つの配線１０８を隣接ビアランド７４間に通せるようにすることができると共に、基板１４全体のコストを増加させる追加の層及びより狭い設計間隔を不必要とする。更に、本発明の実施の形態は、コア電力及びグラウンドの配電のための広い配線１４４を提供し、これらはＤＣ抵抗及びＡＣインダクタンスを低減させる。
【００４２】
従って、本発明の実施の形態は、図３乃至図８図示のＣ４ボンディングパッド及びビア構成と比較して、改善された性能を提供する。その結果、本発明の実施の形態は、従来の設計間隔規則を維持しながら、改善された配電を実現することができる。
【００４３】
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００４４】
【発明の効果】
本発明によれば、従来のボンディングパッド及びビア構成と比較して、改善された性能を提供し、従来の設計間隔規則を維持しながら、改善された配電を実現することができる。
【図面の簡単な説明】
【図１】従来のフリップチップボンディングの構成を示す斜視図である。
【図２】基板に半田付けされたダイを示す側面図である。
【図３】従来のパッド配列を示す平面図であり、ここでパッドは各格子点に配置される。
【図４】従来のビア配列を示す平面図であり、ここでビアは各格子点に配置される。
【図５】従来のパッド配列を示す平面図であり、ここでパッドは各格子点及び各格子間点に配置される。
【図６】従来のビア配列を示す平面図であり、ここでビアは各格子点及び各格子間点に配置される。
【図７】図４図示のビア配列に従う２つのビア及び２つの配線を示す平面図である。
【図８】図６図示のビア配列に従う２つのビア及び１つの配線を示す平面図である。
【図９】本発明の代表的な実施の形態に係るパッド配列を示す平面図である。
【図１０】本発明の代表的な実施の形態に係るビア配列を示す平面図である。
【符号の説明】
１０…半導体パッケージ、１２…半導体ダイ、１４…支持基板、１６…金属性バンプ、２０…金属性パッド、２２…ダイボンディング領域、２６…半田、２８…パッド、３２…半田、３４…マザーボード、４６…信号パッド、４８…ダイのエッジ、５４…コア電力パッド、５６…Ｉ／Ｏ電力パッド、５８…グラウンドパッド、７０…ビア、７２…ビアホール、８０…信号ビア、８６…コア電力ビア、８８…Ｉ／Ｏ電力ビア、９０…グラウンドビア、１０８、１１０…信号配線、１１６…パッド、１１８…格子点、１２０…ビア、１４０…パッド、１４２…格子間点、１４４、１４６…広い配線、１４８…３角形状の金属性層１４８。
【発明の属する技術分野】
本発明は半導体パッケージングに関し、特に、フリップチップ半導体パッケージのための有機基板に関する。
【０００２】
【従来の技術】
図１及び図２は、支持基板１４に機械的及び電気的に接続された半導体ダイ１２を含む半導体パッケージ１０のためのフリップチップボンディングの構成を示す。ダイ１２の底面１８上の各金属性バンプ１６は、基板１４の頂面２４上に配設されたダイボンディング領域２２に対応するように配置された各金属性パッド２０にオーバーラップする。典型的には、金属性バンプ１６は半田２６によって下側のパッド２０に接続され、従って、ダイ１２及び基板１４間の直接的な電気的結合が提供される。
【０００３】
フリップチップボンディング構成１０によって提供されるダイ１２及び基板１４間の直接的且つ電気的な相互接続は、ボンディングワイヤを不要とすると共に、低抵抗値及び低インダクタンス値をもたらすという利点を有する。従って、フリップチップボンディング構成は、ワイヤボンディング、テープ自動化ボンディング等の他のボンディング技術に比べて、より良好なダイ１２に対する双方向の配電及び信号保全性を提供する。
【０００４】
ダイ１２の底面１８は数百の金属性バンプ１６を含む場合があり、各金属性バンプは、種々の電気的信号、コア電力、入力／出力（Ｉ／Ｏ）電力、及びグラウンドのための、ダイ１２に対する双方向の電気的インターフェイスを提供する。電気的信号、コア電力、及びグラウンドはダイの内部ロジック回路（図示せず）に供給される。同様に、Ｉ／Ｏ電力及びグラウンドはダイのＩ／Ｏインターフェイス回路（図示せず）、即ち、入力及び出力ドライバに供給される。
【０００５】
金属性（metallic）バンプ１６、及び従って基板１４の頂面２４上の対応のパッド２０は、概ね同心状の複数の矩形リング（図示せず）の態様で配置されると共に、隣接する金属性バンプ／パッド間の電気的短絡を防止するように互いに離間される。しかしながら、金属性バンプ１６及びパッド２０は、同心状の矩形リング以外にも種々のパターンに配置可能である。
【０００６】
基板１４は、多層プリント回路ボード、セラミック基板、或いは他の半導体チップからなることができる。典型的には、基板１４の底面３０上のパッド２８は、例えば半田３２によって、マザーボード３４として言及される他のプリント回路ボードに接合される。基板１４は、ダイ１２の底面１８上の、多くの場合は密集度の高い複数の金属性バンプ１６とマザーボード３４上の密集度の低い複数のパッド（図示せず）との間の機械的及び電気的インターフェイスを提供する。基板底面３０上のパッド２８は、マザーボード３４上のパッド（図示せず）に対応するように配置される。
【０００７】
基板１４の種々の層は、集積回路及びプリント回路ボードを製造するために使用される公知のプロセスにより形成される。個々の層は、導電性または半導体材料からなることができる。多くの場合、導電性材料は金属、例えば、銅系材料からなり、これは、半導体材料層上にメッキされると共に、パッド及び配線を形成するようにフォトリソグラフィによってこの金属を除去することによりパターン化される。マザーボード３４に近い熱膨張特性を提供すると共に、ボード組み立ての信頼性を改善するため、有機材料が銅系材料と組み合わされる場合は、基板１４は有機基板として言及可能である。
【０００８】
配線（図示せず）は、基板１４の頂面２４または底面３０上でパッド２０、２８を電気的に相互に、或いは基板１４の種々の層の電気的な相互接続に寄与する孔であるビア（図示せず）に接続する。例えば、ビアは、基板１４の単一若しくは複数の層を通してビアホールを機械的に若しくはレーザにより穿孔することにより形成することができる。ビアホールを包囲して各レベルには、導電性材料からなる円形のランド（図示せず）を配設することができる。典型的には、基板の種々の層上でビアホールを包囲するビアランドが電気的に相互接続されるように、ビアホールには導電性材料が充填される。
【０００９】
ビアは基板１４の底面３０まで貫通すると共に、パッド２８に接続されることも可能である。従って、基板１４の頂面２４及び底面３０夫々の上のパッド２０及びパッド２８が、配線及びビアによって互いに接続される。マザーボード３４上の対応のパッド（図示せず）に、基板１４の底面３０上のパッド２８を半田付けするため、半田ボール３２が各パッド２８に個々に接続される。基板１４の底面３０上のパッド２８に接続された半田ボール３２は、ボールグリッドアレイ３６と総称される。
【００１０】
基板１４の設計時に種々の電気的特性が考慮され、これらには、ダイ１２に対する双方向の電力及びグラウンド接続を行う部分の低ＤＣ抵抗及び低ＡＣインダクタンスを維持すること、及びクロストークや電気的短絡の可能性を最小化するように、配線（図示せず）、パッド２０、２８、及びビアランド（図示せず）の各部材間に広い間隔を維持すること、が含まれる。ダイ１２のための配電に関し、コア電力配電のための基板１４の頂面２４上のパッド２０と、電力を実際に消費するロジック回路との間の距離は、できる限り短くすべきである。
【００１１】
近年、多くの半導体パッケージが、Ｃ４フリップチップボンディング技術を使用して設計されている。図３は代表的なＣ４ボンディング技術パッド配列３８を示す平面図である。更に図１及び図２を参照して説明すると、Ｃ４ボンディング技術は、基板１４の頂面２４上のダイボンディング領域２２内にエリアアレイとして配列されたパッド４０を使用し、これらは互いにピッチ「Ｐ」だけ離間される。図３において、パッド４０は格子点４１（１行及び１列に沿ったものだけに符号を付してある）に配置され、ここで、各格子点４１は各パッド４０の中心点の下に位置する。
【００１２】
図３において、ダイのエッジに隣接するパッド４０の上側の２行４２、４４は、ダイ１２に対して双方向に種々の電気的信号の転送を行う信号パッド４６の行である。ダイのエッジ４８に隣接するパッド４０の上側の２行４２、４４が信号パッド４６を含むのは、ダイ１２内のロジック回路の大部分がダイのエッジ４８に近接して配設されると共に、基板１４の頂面２４上の信号配線（図示せず）が典型的にはダイボンディング領域２２の外側に引き回されるからである。
【００１３】
ダイのエッジ４８から数えて、パッド４０の第３及び第４の行５０、５２は、ダイ１２内のロジック回路に対して電力を転送するためのコア電力パッド５４、ダイ１２内のＩ／Ｏインターフェイスに対して電力を転送するためのＩ／Ｏ電力パッド５６、及びダイに対するグラウンド接続を提供するためのグラウンドパッド５８を含む。ダイのエッジ４８から数えて、パッド４０の第５及び第６の行６０、６２は、再び信号パッド４６の行となる。パッド４０の第７及び第８の行６４、６６は、コア電力パッド５４及びグラウンドパッド５８である。
【００１４】
従って、電力及びグラウンドパッド５４、５８は夫々信号パッド４６と混ざり合う。これにより、電力及びグラウンドパッド５４、５８がダイのエッジから３乃至４行より離れて配設されるような状態が多数の信号パッド４６によりもたらされた場合に発生する問題を回避するようにする。図３の上側左手コーナ、上側右手コーナ、及び底部の３つのドット６８は、パッド配列３８内に含まれるパッド４０の数及び間隔が、これらの方向において基板１４の頂面２４に沿って変更可能であることを示している。
【００１５】
図３は、ロジック回路が配設されたと仮定されるダイのエッジ４８と、コア電力パッド５４及びＩ／Ｏ電力パッド５６との間の最大距離の例を示す。ダイのエッジ及びコア電力パッド間の最大距離は約３．３５４ｐ（３．３５４×ｐ）で、ここで、ｐは隣接パッド４０の中心点間のピッチ若しくは距離である。また、ダイのエッジ及びＩ／Ｏ電力パッド間の最大距離は約４．２７２ｐ（４．２７２×ｐ）である。ｐが０．２５ｍｍの場合、ダイのエッジ及びコア電力パッド間の距離は約０．８３８５ｍｍに到達し、ダイのエッジ及びＩ／Ｏ電力パッド間の距離は約１．０６８ｍｍに到達する。これらの距離は、増大したＤＣ抵抗及びＡＣインダクタンス値をもたらす可能性がある。
【００１６】
図４は図３図示のパッド４０に接続されたビア７０の下側層を示す平面図である。ビア７０もまた、基板１４の頂面２４より下の層に対して、電気的信号、コア電力、Ｉ／Ｏ電力、及びグラウンド電位を送るために使用される。各ビア７０は内側の円７３によって示されたビアホール７２を含み、ビアホール７２は、第２の同心状の円７５によって示されるようにリング状ビアランド７４によって包囲される。各下側層内のビア７０は、基板１４の頂面上の格子点４１において、対応のパッド４０の直下に配設され、即ち、パッド−オン−ビア構造を利用する。
【００１７】
従って、ダイのエッジ４８に隣接するビア７０の上側の２行７６、７８は、種々の電気的信号の転送を行う信号ビア８０の行である。ダイのエッジ４８から数えて、ビア７０の第３及び第４の行８２、８４は、コア電力ビア８６、Ｉ／Ｏ電力ビア８８、及びグラウンドビア９０を含む。ダイのエッジ４８から数えて、ビア７０の第５及び第６の行９２、９４は、再び信号ビア８０の行となる。ビア７０の第７及び第８の行９６、９８は、コア電力ビア８６及びグラウンドビア９０である。図４の上側左手コーナ、上側右手コーナ、及び底部の３つのドット６８は、ビア７０の配列内に含まれるビア７０の数及び間隔が、これらの方向において各層に沿って変更可能であることを示している。
【００１８】
図５は図３図示のパッド配列３８に基づく他のＣ４ボンディング構成パッド配列１００を示す平面図である。ここで、追加のコア電力パッド５４及び追加のグラウンドパッド５８が、格子間点１０６において、コア電力パッド１０２の列及びグラウンドパッド１０４の列として交互に配置される（１行及び１列に沿ったものだけに符号を付してある）。各格子間点１０６は４つの隣接格子点４１の間の中心点である。図３と同様に、図５は、信号パッド４６、コア電力パッド５４、Ｉ／Ｏ電力パッド５６、及びグラウンドパッド５８を含む。図５の上側左手コーナ、上側右手コーナ、及び底部の３つのドット６８は、パッド配列１００内に含まれるパッド４０の数及び間隔が、これらの方向において基板１４の頂面２４に沿って変更可能であることを示している。
【００１９】
図５図示のように、コア電力パッド５４と、おそらくダイのエッジ４８に近接して配設されるダイのロジック回路との間の最大距離は、たった約１．８０３ｐ（１．８０３×ｐ）である。ｐが０．２５ｍｍの場合、コア電力パッド及びロジック回路間の距離は約０．４５０８ｍｍとなる。従って、格子間点１０６にコア電力パッド５４及びグラウンドパッド５８を追加することにより、図５図示のパッド配列１００は、図３図示のパッド配列３８と比較して、改善された配電性能を提供する。
【００２０】
図３及び図４図示のＣ４ボンディング構成と同様に、図５図示のＣ４ボンディング構成は、図６で提供される下側層の平面図に示すようなパッド−オン−ビア構造を利用する。ここでも、信号ビア８０、コア電力ビア８６、Ｉ／Ｏ電力ビア８８、及びグラウンドビア９０が、基板１４の頂面２４より下の層に対して、電気的信号、コア電力、Ｉ／Ｏ電力、及びグラウンド電位を送るために使用される。図６の上側左手コーナ、上側右手コーナ、及び底部の３つのドット６８は、このビア配列内に含まれるビアの数及び間隔が、これらの方向において各層に沿って変更可能であることを示している。
【００２１】
図６図示のＣ４ボンディング構成に関連する１つの問題は、隣接ビア間の最小ピッチがたった約０．７０７ｐ（０．７０７×ｐ）、即ち、ｐが０．２５ｍｍの場合に約０．１７６７ｍｍとなることである。このビア間のピッチは、図４図示のＣ４ボンディング構成よりも小さい。ビアピッチが小さいと、下記のように、ビア間に配線（図示せず）通す場合に懸念が生じる。
【００２２】
半導体パッケージングの設計において、隣接金属性領域同士の配置を制限し、従って半導体デバイス内にショート回路及び／またはオープン回路が発生しないようにするため、プロセス設計ルールが使用される。プロセス設計ルール値は、少なくとも部分的に、基板１４の金属性層を形成する際に使用されるフォトリソグラフィ及び／またはエッチング技術の精度における固有の制限に基づいて決定される。
【００２３】
図７は、図３及び図４図示のＣ４ボンディング構成のために、２つの隣接ビア７０間に通される２つの信号配線１０８を示す拡大平面図である。図７図示のように、ビアランド７４の直径が約０．１１ｍｍで、プロセス設計ルールが２８μｍの場合、２８μｍ配線幅を有する２つの配線１０８は、隣接金属間に２８μｍスペースを残すようにビア７０間を通すことができる。
【００２４】
図８は、図５及び図６図示のＣ４ボンディング技術構成のために、２つの隣接ビア７０間に通される信号配線１１０を示す拡大平面図である。ここで、図７とは対照的に、１本の配線１１０だけをビア７０間に通すことができる。また、図８においては、２８μｍの代わりに、約２２μｍという、より微細な設計間隔値が要求される。
【００２５】
このため、図５、図６、及び図８図示のＣ４ボンディング構成が使用される場合、より多くの層及びより微細な設計間隔ルールが必要となり、これらは基板１４全体のコストを増加させる。従って、より多くの層及びより微細な設計間隔ルールが必要となって基板全体のコストを増加させることのないように、コア電力パッド５４及びダイのロジック回路間の距離を減少させる必要がある。
関連出願として下記の特許文献１が存在する。
［特許文献１］ 特開２０００−３４９１９１公報
【００２６】
【発明が解決しようとする課題】
本発明は、従来のボンディングパッド及びビア構成と比較して、改善された性能を提供し、従来の設計間隔規則を維持しながら、改善された配電を実現することを目的とする。
【００２７】
【課題を解決するための手段】
本発明のある視点において、格子点及び格子間点を有する基板が提供される。前記基板は、前記基板の表面上で前記格子点及び前記格子間点とに配設された複数のパッドと、前記基板内で、前記格子点に配設されるとともに前記格子間点の少なくとも一部には配設されないように形成された複数のビアと、を含む。
【００２８】
本発明の別の視点において、ダイエッジを有する半導体ダイと、前記半導体ダイに接続されると共に格子点及び格子間点を有する基板と、を含む半導体パッケージが提供される。前記基板は、前記基板の表面上で前記格子点及び前記格子間点とに配設された複数のパッドと、前記基板内で、前記格子点に配設されるとともに前記格子間点の少なくとも一部には配設されないように形成された複数のビアと、を含む。
【００２９】
本発明の別の視点において、格子点及び格子間点を有する基板内に複数のビアを配設すると共に、前記基板の表面上に複数のパッド配設するための方法が提供される。前記方法は、前記基板の前記表面上で格子間点にパッドを配設する工程と、前記基板内で格子点のみにビアを配設する工程と、を含む。
【００３０】
更に、本発明の実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００３１】
【発明の実施の形態】
図９は本発明の代表的な実施の形態に係る基板１４の頂面２４上のダイボンディング領域２２を示す平面図である。図１０は対応の下側ビア層を示す平面図である。図９は格子点１１８に配置されたパッド１１６の垂直な列１１４を示す（１行及び１列に沿ったものだけに符号を付してある）。
【００３２】
格子点に配置されたパッド１１６は、同様に格子点１１８に配置されたビア１２０（１行及び１列に沿ったものだけに符号を付してある）に電気的に接続される。ビア１２０は、図１０図示のように、基板１４の下側の層を貫通する。ビア１２０上のパッド１１６は「パッド−オン−ビア」として言及されると共に、３つの同心状の円１２２によって示される。下側のビア１２０のないパッド１４０が格子間点１４２に配置され（１行及び１列に沿ったものだけに符号を付してある）、これらは単一の円によって示される。
【００３３】
図９図示の代表的な実施の形態において、ダイのエッジ４８に隣接するパッド−オン−ビアの上側の２行１２４、１２６は、ダイ１２に対して双方向に種々の電気的信号の転送を行う信号パッド４６の行である。ダイのエッジ４８から数えて、パッド−オン−ビア１１６の第３及び第４の行１２８、１３０は、ダイ１２内のロジック回路に対して電力を転送するためのコア電力パッド５４、ダイ１２内のＩ／Ｏインターフェイスに対して電力を転送するためのＩ／Ｏ電力パッド５６、及びダイ１２に対するグラウンド接続を提供するためのグラウンドパッド５８を含む。ダイのエッジ４８から数えて、パッド−オン−ビア１１６の第５及び第６の行１３２、１３４は、再び信号パッド４６の行となる。パッド−オン−ビア１１６の第７及び第８の行１３６、１３８は、コア電力パッド５４及びグラウンドパッド５８である。
【００３４】
図９図示のパッド配列１１２はまた、格子間点１４２に配置された、下側のビア１２０のないパッド１４０の垂直な列１３９を含む（１行及び１列に沿ったものだけに符号を付してある）。パッド１４０は、コア電力パッド５４若しくはグラウンドパッド５８とすることができる。図９図示のように、下側のビア１２０のないパッド１４０の幾つかは、広い配線１４４により電気的に相互接続される。また、下側のビア１２０のないパッド１４０の幾つかは、広い配線１４６若しくは３角形状の金属性層１４８のいずれかにより、パッド−オン−ビア１１６に電気的に相互接続される。
【００３５】
この構成により、コア電力及びグラウンドが、ビア１２０を介して基板１４の下側層に至ることができる。図９の上側左手コーナ、上側右手コーナ、及び底部の３つのドット６８は、パッド配列１１２内に含まれるパッド１１６の数及び間隔が、これらの方向において基板１４の頂面２４に沿って変更可能であることを示している。
【００３６】
換言すれば、格子点１１８に配置されたパッド１１６及び格子間１４２点に配置されたパッド１４０は、例えば、次のような態様で配設することができる。即ち、格子間点１４２に配設された少なくとも１つのコア電力パッド５４が、格子点１１８に配設されたパッド１１６に電気的に結合される。格子間点１４２に配設された少なくとも１つのグラウンドパッド５８が、格子点１１８に配設されたパッド１１６に電気的に結合される。格子間点１４２に配設された少なくとも１つのコア電力パッド５４が、格子間点１４２に配設された他のコア電力パッド５４に配線１４４により電気的に結合される。格子間点１４２に配設された少なくとも１つのグラウンドパッド５８が、格子間点１４２に配設された他のグラウンドパッド５８に配線１４４により電気的に結合される。
【００３７】
更に、図１０を参照して説明すると、基板１４の頂面２４の下にビア１２０が配設され、これらはパッド−オン−ビア１１６が配設された格子点１１８の下のビア配列１４９として配置される（１行及び１列に沿ったものだけに符号を付してある）。ここでも、格子点１１８に配置されたビア１２０が、基板１４の頂面２４より下の層に対して、電気的信号、コア電力、Ｉ／Ｏ電力、及びグラウンド電位を送るために使用される。各ビアホール７２は内側の円７３によって示され、ビアホール７２は、第２の同心状の円７５によって示されるようにリング状ビアランド７４によって包囲される。
【００３８】
図１０図示の代表的な実施の形態において、ダイのエッジ４８に隣接したビアの上側の２行１５０、１５２は、種々の電気的信号の転送を行う信号ビア８０の行である。ダイのエッジから数えて、ビアの第３及び第４の行１５４、１５６は、コア電力ビア８６、Ｉ／Ｏ電力ビア８８、及びグラウンドビア９０を含む。ダイのエッジから数えて、ビアの第５及び第６の行１５８、１６０は、再び信号ビア８０の行となる。ビア１２０の第７及び第８の行１６２、１６４は、コア電力ビア８６及びグラウンドビア９０である。図１０の上側左手コーナ、上側右手コーナ、及び底部の３つのドット６８は、ビア配列１４９内に含まれるビア１２０の数及び間隔が、これらの方向において各層に沿って変更可能であることを示している。
【００３９】
更に図１及び図２を参照して説明すると、操作中、ダイ１２は基板１４の頂面２４に機械的に接続され、これは、例えば、ダイ１２の底面１８上の金属バンプ（図示せず）を、基板１４の頂面２４のダイボンディング領域２２内に配設されたパッド２０に対して半田付けすることにより行われる。基板１４の底面３０はマザーボード３４に機械的に接続することができ、これは、例えば、基板１４の底面３０上のパッド２８を、マザーボード３４上のパッド（図示せず）に対して半田付けすることにより行われる。
【００４０】
ダイ１２、基板１４、及びマザーボード３４は電気的に相互接続されるため、電気的信号、コア電力、Ｉ／Ｏ電力、及びグラウンドが、基板の頂面２４及び底面３０上のパッド２０、２８及び基板のビア１２０によって、基板１４を通して、ダイの内部回路、即ち、ロジック回路及びＩ／Ｏ回路に対して双方向に電気的に結合することができる。
【００４１】
本発明の実施の形態は、コア電力、Ｉ／Ｏ電力、及びグラウンドのパッド５４、５６、５８と、ダイのエッジ４８の近傍に配設されたロジック回路との間の距離を削減できるという利点を有する。本発明の実施の形態はまた、図４及び図７図示のビア間隔を維持し、従って、少なくとも２つの配線１０８を隣接ビアランド７４間に通せるようにすることができると共に、基板１４全体のコストを増加させる追加の層及びより狭い設計間隔を不必要とする。更に、本発明の実施の形態は、コア電力及びグラウンドの配電のための広い配線１４４を提供し、これらはＤＣ抵抗及びＡＣインダクタンスを低減させる。
【００４２】
従って、本発明の実施の形態は、図３乃至図８図示のＣ４ボンディングパッド及びビア構成と比較して、改善された性能を提供する。その結果、本発明の実施の形態は、従来の設計間隔規則を維持しながら、改善された配電を実現することができる。
【００４３】
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００４４】
【発明の効果】
本発明によれば、従来のボンディングパッド及びビア構成と比較して、改善された性能を提供し、従来の設計間隔規則を維持しながら、改善された配電を実現することができる。
【図面の簡単な説明】
【図１】従来のフリップチップボンディングの構成を示す斜視図である。
【図２】基板に半田付けされたダイを示す側面図である。
【図３】従来のパッド配列を示す平面図であり、ここでパッドは各格子点に配置される。
【図４】従来のビア配列を示す平面図であり、ここでビアは各格子点に配置される。
【図５】従来のパッド配列を示す平面図であり、ここでパッドは各格子点及び各格子間点に配置される。
【図６】従来のビア配列を示す平面図であり、ここでビアは各格子点及び各格子間点に配置される。
【図７】図４図示のビア配列に従う２つのビア及び２つの配線を示す平面図である。
【図８】図６図示のビア配列に従う２つのビア及び１つの配線を示す平面図である。
【図９】本発明の代表的な実施の形態に係るパッド配列を示す平面図である。
【図１０】本発明の代表的な実施の形態に係るビア配列を示す平面図である。
【符号の説明】
１０…半導体パッケージ、１２…半導体ダイ、１４…支持基板、１６…金属性バンプ、２０…金属性パッド、２２…ダイボンディング領域、２６…半田、２８…パッド、３２…半田、３４…マザーボード、４６…信号パッド、４８…ダイのエッジ、５４…コア電力パッド、５６…Ｉ／Ｏ電力パッド、５８…グラウンドパッド、７０…ビア、７２…ビアホール、８０…信号ビア、８６…コア電力ビア、８８…Ｉ／Ｏ電力ビア、９０…グラウンドビア、１０８、１１０…信号配線、１１６…パッド、１１８…格子点、１２０…ビア、１４０…パッド、１４２…格子間点、１４４、１４６…広い配線、１４８…３角形状の金属性層１４８。
Claims (10)
- ダイエッジを有する半導体ダイに相互接続するように構成され且つ格子点及び格子間点を有する基板であって、
前記基板の表面上で前記格子点及び前記格子間点に配設された複数のパッドと、
前記基板内で、前記格子点の全てに配設されるとともに前記格子間点の少なくとも一部には配設されないように形成された複数のビアと、
を具備し、
前記複数のパッドは、電気的信号の転送を行うための信号パッドと、電力を転送するためのコア電力パッドと、グラウンド接続を提供するためのグラウンドパッドとを含むことと、
前記ダイエッジに沿う方向に延びる前記ダイエッジ側から第１行目の格子点に配設されたパッドは前記信号パッドであることと、
前記第１行目の格子点とその次の第２行目の格子点との間に位置する第１行目の格子間点はビアが配設されていない格子間点であり、且つ前記第１行目の格子間点に配設されたパッドは前記コア電力パッド及び前記グランドパッドからなる群から選択されたパッドであることと、
前記コア電力パッドは、前記ダイエッジに交差する方向に延びる列の格子間点上に配設されたパッドを具備すると共に、前記グラウンドパッドは、前記ダイエッジに交差する方向に延びる列の格子間点上に配設されたパッドを具備し、前記第１行目の格子間点に配設された前記パッドは、前記ダイエッジに交差する方向に延びる同じ列の格子間点上に配設されたパッドに、前記表面上に配設された配線により電気的に結合されることと、
を特徴とする基板。 - 前記ダイエッジに交差する方向に延びる列の格子間点上に配設された前記コア電力パッドの少なくとも１つは、格子点に配設されたパッドに電気的に結合されることを特徴とする請求項１に記載の基板。
- 前記ダイエッジに交差する方向に延びる列の格子間点上に配設された前記グラウンドパッドの少なくとも１つは、格子点に配設されたパッドに電気的に結合されることを特徴とする請求項１または２に記載の基板。
- 隣接ビア間を通される少なくとも２つの信号配線を更に具備することを特徴とする請求項１乃至３のいずれかに記載の基板。
- 前記基板内で、前記格子間点の全てには前記ビアが形成されていないことを特徴とする請求項１乃至４のいずれかに記載の基板。
- ダイエッジを有する半導体ダイと、
格子点及び格子間点を有すると共に前記半導体ダイに接続された基板と、
を具備し、前記基板は、
前記基板の表面上で前記格子点及び前記格子間点に配設された複数のパッドと、
前記基板内で、前記格子点の全てに配設されるとともに前記格子間点の少なくとも一部には配設されないように形成された複数のビアと、
を具備し、
前記複数のパッドは、電気的信号の転送を行うための信号パッドと、電力を転送するためのコア電力パッドと、グラウンド接続を提供するためのグラウンドパッドとを含むことと、
前記ダイエッジに沿う方向に延びる前記ダイエッジ側から第１行目の格子点に配設されたパッドは前記信号パッドであることと、
前記第１行目の格子点とその次の第２行目の格子点との間に位置する第１行目の格子間点はビアが配設されていない格子間点であり、且つ前記第１行目の格子間点に配設されたパッドは前記コア電力パッド及び前記グランドパッドからなる群から選択されたパッドであることと、
前記コア電力パッドは、前記ダイエッジに交差する方向に延びる列の格子間点上に配設されたパッドを具備すると共に、前記グラウンドパッドは、前記ダイエッジに交差する方向に延びる列の格子間点上に配設されたパッドを具備し、前記第１行目の格子間点に配設された前記パッドは、前記ダイエッジに交差する方向に延びる同じ列の格子間点上に配設されたパッドに、前記表面上に配設された配線により電気的に結合されることと、
を特徴とする半導体パッケージ。 - 前記ダイエッジに交差する方向に延びる列の格子間点上に配設された前記コア電力パッドの少なくとも１つは、格子点に配設されたパッドに電気的に結合されることを特徴とする請求項６に記載の半導体パッケージ。
- 前記ダイエッジに交差する方向に延びる列の格子間点上に配設された前記グラウンドパッドの少なくとも１つは、格子点に配設されたパッドに電気的に結合されることを特徴とする請求項６または７に記載の半導体パッケージ。
- 隣接ビア間を通される少なくとも２つの信号配線を更に具備することを特徴とする請求項６乃至８のいずれかに記載の半導体パッケージ。
- 前記基板内で、前記格子間点の全てには前記ビアが形成されていないことを特徴とする請求項６乃至９のいずれかに記載の半導体パッケージ。
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