JPH07245343A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH07245343A
JPH07245343A JP6033683A JP3368394A JPH07245343A JP H07245343 A JPH07245343 A JP H07245343A JP 6033683 A JP6033683 A JP 6033683A JP 3368394 A JP3368394 A JP 3368394A JP H07245343 A JPH07245343 A JP H07245343A
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contact hole
insulating film
forming
source
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Hirosuke Koyama
裕亮 幸山
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Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 （修正有） 【目的】高集積化に好適な配線間のコンタクト構造を有
する半導体装置及びその製造方法を提供する。 【構成】第１配線１２−１上に絶縁膜を介して第２配線
１６−１が形成される。第１配線上の絶縁膜に形成され
たコンタクトホール１４を介して第１配線と第２配線が
電気的に結合される。コンタクトホールは、第１配線及
び第２配線の幅よりも大きく、第２配線を、コンタクト
ホールの側壁及び底部に形成し、コンタクトホールの底
部で第１配線と電気的に結合することを特徴とする。第
１配線と第２配線のコンタクト部にマスク合わせ余裕が
不要となるので高集積化が可能となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置及びその製
造方法に関するもので、更に詳しくは、高集積化された
半導体集積回路装置における配線間のコンタクト構造と
その形成方法に関する。
【０００２】
【従来の技術】半導体集積回路装置における従来の配線
間のコンタクト構造とその形成方法について図２４及び
図２５を用いて説明する。図２４は半導体集積回路装置
のコンタクト部を抽出して示すパターン平面図、図２５
は図２４のＡ−Ａ´線に沿った断面構成図である。
【０００３】図２４及び図２５において、１００はシリ
コン等からなる半導体基板、１０１はフィールド酸化膜
等の絶縁膜、１０２−１，１０２−２は１層目の配線、
１０３はＢＰＳＧ等からなる絶縁膜、１０４はタングス
テン等からなる導電性充填部材１０５で埋め込まれたコ
ンタクトホール、１０６−１，１０６−２は第２層目の
配線である。上記第１層目の配線１０２−１と第２層目
の配線１０６−１は、上記導電性充填部材１０５によっ
て電気的に接続されている。上記第１層目の配線１０２
−１及び第２層目の配線１０６−１におけるコンタクト
部の周辺の領域はそれぞれ、コンタクトホール１０４形
成時のマスク合わせずれ等による接続不良を防止するた
めに幅が広く形成されている。
【０００４】上記コンタクト部の構造は、例えば次のよ
うな製造工程で形成されている。まず、半導体基板１０
０上に絶縁膜１０１を形成する。この絶縁膜１０１がフ
ィールド酸化膜の場合には、例えばＬＯＣＯＳ法により
半導体基板１００の表面を選択酸化することにより形成
する。次いで、上記絶縁膜１０１上にポリシリコン層等
を堆積形成し、パターニングを行って第１層目の配線１
０２−１，１０２−２を形成する。次に、全面に絶縁膜
１０３を堆積形成し、リフローあるいはＣＭＰ（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）等の方法で表面を平坦化した後、この絶縁膜１０３
の上記配線１０２−１上にコンタクトホール１０４を形
成する。その後、減圧ＣＶＤ法を用いて上記コンタクト
ホール１０４内の配線１０２−１上にタングステン等を
選択成長、あるいは絶縁膜１０３上の全面に導電層を形
成した後、エッチバックしてコンタクトホール１０４内
に残存させることにより、コンタクトホール１０４を導
電性充填部材１０５で埋め込む。そして、タングステン
やアルミニウム等をＣＶＤ法やスパッタ法等を用いて上
記絶縁膜１０３上の全面に形成し、パターニングを行っ
て第２層目の配線１０６−１，１０６−２を形成する。
【０００５】しかしながら、上記のようなコンタクト構
造並びに形成方法では、第１層目の配線と第２層目の配
線にそれぞれコンタクト部においてマスク合わせずれを
考慮した合わせ余裕Δαが必要となる。このため、デザ
インルールによって決定されている最小寸法をＤとする
と、配線幅がＤ、配線間隔がＤ＋Δαとなり、集積度の
指標となる配線ピッチは“２Ｄ＋Δα”となる。このよ
うな、コンタクト部におけるマスク合わせ余裕Δαは高
集積化の妨げとなる。
【０００６】
【発明が解決しようとする課題】上記のように従来の半
導体装置及びその製造方法では、コンタクト部における
マスク合わせ余裕が高集積化の妨げとなるという問題が
あった。この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、高集積化に好適な配
線間のコンタクト構造を有する半導体装置及びその製造
方法を提供することにある。
【０００７】
【課題を解決するための手段】請求項１に記載したこの
発明の半導体装置は、第１配線と、この第１配線上に形
成される絶縁膜と、この絶縁膜の上記第１配線上に形成
されるコンタクトホールと、上記絶縁膜上に形成され、
上記コンタクトホールを介して上記第１配線に電気的に
結合される第２配線とを有する半導体装置において、上
記コンタクトホールは上記第１配線及び上記第２配線の
幅よりも大きく、上記第２配線を上記コンタクトホール
の側壁及び底部に形成し、上記コンタクトホールの底部
で上記第２配線と上記第１配線とを電気的に結合したこ
とを特徴とする。
【０００８】請求項２のこの発明の半導体装置は、デザ
インルールで決定された最小線幅及び最小間隔で第１の
方向に沿って平行に形成された複数の第１配線と、これ
ら第１配線上に形成される絶縁膜と、上記第１配線上の
上記絶縁膜に形成されるコンタクトホールと、上記絶縁
膜上にデザインルールで決定された最小線幅及び最小間
隔で、上記第１の方向と直交する第２の方向に沿って平
行に形成される複数の第２配線とを有し、第１配線と第
２配線とが上記コンタクトホールを介して電気的に結合
される半導体装置において、上記コンタクトホールの第
１の方向と平行な辺は上記第２配線の線幅よりも大きく
且つ上記第２配線の配線間隔の２倍に上記第２配線の線
幅を加えた値より小さく、上記コンタクトホールの第２
の方向と平行な辺は上記第１配線の線幅よりも大きく且
つ上記第１配線の配線間隔の２倍に上記第１配線の線幅
を加えた値より小さく、上記第２配線を上記コンタクト
ホールの側壁及び底部に形成し、上記コンタクトホール
の底部の上記第２配線と上記第１配線とを電気的に結合
したことを特徴とする。
【０００９】請求項３のこの発明の半導体装置は、デザ
インルールで決定された最小線幅及び最小間隔で平行に
形成された複数の第１配線と、これら第１配線上に形成
される絶縁膜と、上記第１配線上の上記絶縁膜に形成さ
れるコンタクトホールと、上記絶縁膜上にデザインルー
ルで決定された最小線幅及び最小間隔で、上記第１配線
上に沿ってそれぞれ平行に形成される複数の第２配線と
を有し、第１配線と第２配線とが上記コンタクトホール
を介して電気的に結合される半導体装置において、上記
コンタクトホールの上記第１配線及び第２配線と直交す
る辺は、上記第１配線及び第２配線の線幅よりも大きく
且つ上記第１配線及び第２配線の配線間隔の２倍に上記
第１配線及び第２配線の線幅を加えた値より小さく、上
記第２配線を上記コンタクトホールの側壁及び底部に形
成し、上記コンタクトホールの底部の上記第２配線と上
記第１配線とを電気的に結合したことを特徴とする。
【００１０】請求項４に記載したこの発明の半導体装置
は、半導体基板上にデザインルールで決定された最小間
隔で形成された素子分離膜と、上記半導体基板の表面上
にゲート絶縁膜を介して形成され、ワード線に接続され
る複数のゲート電極と、これらゲート電極の両側の上記
半導体基板中に形成されるソース／ドレイン領域と、上
記ソース／ドレイン領域を被覆する絶縁膜と、上記絶縁
膜におけるソース／ドレイン領域の一方上に上記ゲート
電極の一部及び素子分離膜の一部を含んで形成されたコ
ンタクトホールと、ソース／ドレイン領域の一方に接続
し、コンタクトホールの側壁及び底面を覆い、上記絶縁
膜上の線幅がコンタクト径より小さいビット線と、上記
ソース／ドレイン領域の他方と電気的に結合されたキャ
パシタとを具備することを特徴とする。
【００１１】請求項５に示すように、前記ソース／ドレ
イン領域の上面は、前記素子分離膜の上面よりも上方に
あり、前記ソース／ドレイン領域の上面と前記素子分離
膜の上面とで形成される段差よりもソース／ドレイン領
域の深さが深い。
【００１２】請求項６に示すように、前記ソース／ドレ
イン領域の上面は、前記素子分離膜の上面よりも上方に
あり、前記ソース／ドレイン領域の上面と前記素子分離
膜の上面とで形成される段差部よりもソース／ドレイン
領域の深さが浅く、上記段差部の側壁に前記ソース／ド
レイン領域を延在せしめている。
【００１３】請求項７に記載したこの発明の半導体装置
の製造方法は、第１配線を形成する工程と、上記第１配
線を被覆する第１絶縁膜を形成する工程と、上記第１配
線上の第１絶縁膜に第１配線の幅よりも大きいコンタク
トホールを形成する工程と、全面に第２配線材料を形成
する工程と、コンタクトホール内を第２絶縁膜で埋め込
む工程と、コンタクトホールの径より小なる幅のレジス
トを形成する工程と、上記レジスト及び上記第２絶縁膜
をマスクにして上記第２配線材料をパターニングし、第
２配線を形成する工程とを具備することを特徴とする。
【００１４】請求項８の半導体装置の製造方法は、第１
配線を形成する工程と、上記第１配線を被覆する第１絶
縁膜を形成する工程と、上記第１配線上の第１絶縁膜に
第１配線の幅よりも大きいコンタクトホールを形成する
工程と、全面に第２配線材料を形成する工程と、コンタ
クトホール底部を充填するようにコンタクトホールの径
より小なる幅のレジストを形成する工程と、上記レジス
トをマスクにして上記第２配線材料をパターニングし、
第２配線を形成する工程とを具備することを特徴とす
る。
【００１５】請求項９の半導体装置の製造方法は、半導
体基板上にデザインルールで決定された最小間隔で素子
分離膜を形成する工程と、上記半導体基板の表面上にゲ
ート絶縁膜を形成し、このゲート絶縁膜上にワード線に
接続される複数のゲート電極を形成する工程と、上記半
導体基板中にソース／ドレイン領域を形成する工程と、
上記ソース／ドレイン領域を被覆する絶縁膜を形成する
工程と、上記ソース／ドレイン領域の一方上にゲート電
極の一部及び素子分離膜の一部を含むコンタクトホール
を形成する工程と、上記ソース／ドレイン領域の一方に
接続され、コンタクトホールの側壁及び底部を覆い、上
記絶縁膜上の線幅が上記コンタクトホールよりも小さい
ビット線を形成する工程と、上記ソース／ドレイン領域
の他方と電気的に結合されたキャパシタを形成する工程
とを具備することを特徴とする。
【００１６】請求項１０に示すように、前記コンタクト
ホールを形成する際に、前記素子分離膜の一部を同時に
エッチングし、露出した半導体基板の側壁に延在するソ
ース／ドレイン領域を形成する工程を更に具備する。
【００１７】
【作用】請求項１のような構成では、第１配線及び第２
配線におけるコンタクト部にマスク合わせずれによるコ
ンタクト不良を防止するための余裕が不要となるので、
高集積化が図れる。
【００１８】請求項２の構成によれば、第１の配線と第
２の配線が直交する方向に形成されている場合に、第１
配線上の絶縁膜にコンタクトホールを形成する際、マス
クずれが生じても、コンタクトホールのサイズの余裕の
範囲内であれば第１配線と第２配線との間で確実なコン
タクトが取れる。また、第２配線をパターニングする際
にマスクずれが生じても、上記余裕の範囲内であれば第
１配線と第２配線を確実にコンタクトできる。しかも、
マスク合わせ余裕が必要なのはコンタクトホールのみで
あり、第１配線と第２配線をそれぞれデザインルールで
決定される最小幅及び最小間隔で形成できる。従って、
高集積化に好適な配線間のコンタクト構造を有する半導
体装置が提供できる。
【００１９】請求項３に示すように、第１配線と第２配
線が平行な方向に形成されているコンタクト部でも請求
項２と同様な作用効果が得られる。請求項４のような構
成によれば、ＤＲＡＭにおけるビット線コンタクト部を
形成する際、ソース／ドレイン領域とビット線とのコン
タクト部にマスク合わせずれによる余裕が不要となるの
で、それぞれデザインルールで決定される最小幅及び最
小間隔で形成できる。高集積化が望まれ、デザインルー
ルの限界で形成されるＤＲＡＭ等の半導体記憶装置は特
に適している。
【００２０】請求項５のような構成によれば、エッチン
グオーバー分を見込んでより深くソース／ドレイン領域
を形成するので、ビット線と半導体基板のショートを防
止できる。
【００２１】請求項６の構成では、ビット線と半導体基
板との間にソース／ドレイン領域が介在されるので、コ
ンタクトホールの形成時に素子分離膜がオーバーエッチ
ングされた場合にもビット線と半導体基板のショートを
防止できる。
【００２２】請求項７の製造方法によれば、第１配線と
第２配線をパターニングする際、これらの配線にはマス
ク合わせずれに対する余裕を配慮する必要がなく、デザ
インルールによって決定された最小線幅並びに最小間隔
でパターニングできるので高集積化が図れる。また、コ
ンタクトホール内を絶縁物で被覆しているので、第２配
線のパターニング時にこの第２配線が異常エッチングさ
れるのを防止できる。
【００２３】請求項８の製造方法では、コンタクトホー
ル内を絶縁物で被覆する工程が不要となるので請求項７
の製造方法よりも工程の簡単化が図れる。請求項９の製
造方法では、ＤＲＡＭにおけるビット線コンタクト部を
形成する工程において、ソース／ドレイン領域とビット
線とのコンタクト部にマスク合わせずれによる余裕が不
要となるので、それぞれデザインルールで決定される最
小幅及び最小間隔で製造できる。よって、高集積化が望
まれ、デザインルールの限界で形成されるＤＲＡＭ等の
半導体記憶装置の製造に好適である。
【００２４】請求項１０の製造方法によれば、ビット線
の形成時に、形成されるビット線と半導体基板との間に
ソースまたはドレイン領域が介在されるので、コンタク
トホールの形成時に素子分離膜がオーバーエッチングさ
れた場合にもショートを防止できる。
【００２５】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１乃至図３はそれぞれ、この発明の
第１の実施例に係る半導体装置について説明するための
もので、図１は半導体集積回路装置における第１層目の
配線と第２層目の配線とのコンタクト部の構造をこれら
の配線のみを抽出して示す斜視図、図２は上記コンタク
ト部のパターン平面図、図３（ａ）は上記図２のＡ−Ａ
´線に沿った断面図、図３（ｂ）は上記図２のＢ−Ｂ´
線に沿った断面図である。図示する如く、図１乃至図３
では第１層目の配線と第２層目の配線とが直交する方向
に形成されるコンタクト部を示している。
【００２６】図１乃至図３において、１０はシリコン等
からなる半導体基板、１１はフィールド酸化膜等の絶縁
膜、１２−１，１２−２は１層目の配線、１３はＢＰＳ
Ｇ等からなる絶縁膜、１４はコンタクトホール、１５は
ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）等からなる絶縁
性充填部材、１６−１，１６−２は第２層目の配線であ
る。図１乃至図３に示すように、第２層目の配線１６−
１は、コンタクトホール１４の底部及び側壁部から上記
絶縁膜１３上に延設されており、コンタクトホール１４
の底部で上記第１の配線１２−１と接触することによ
り、第１層目の配線１２−１と第２層目の配線１６−１
とが電気的に接続されている。上記コンタクトホール１
４には、マスクずれ等による接続不良を防止するために
Δαだけ合わせ余裕が設けられている。すなわち、上記
各配線１２−１，１２−２，１６−１，１６−２の幅を
それぞれＤとすると、コンタクトホール１４の各辺は
“Ｄ＋２Δα”である。
【００２７】このような構成によれば、各配線１２−
１，１２−２，１６−１，１６−２の線幅及び間隔はそ
れぞれデザインルールによって決定されている最小寸法
Ｄであり、配線１２−１，１６−１にはマスク合わせ余
裕Δαは不要となる。よって、配線ピッチは“２Ｄ”と
なり、高集積化に好適な配線間のコンタクト構造とな
る。図１乃至図３に示す構成において、コンタクトホー
ル１４にはマスク合わせ余裕Δαが必要であり、図示し
ない隣接するコンタクトホールとの間には最小寸法Ｄに
加えて上記マスク合わせ余裕Δαが必要となるが、図２
４及び図２５に示した構成でもこの点は同じである。
【００２８】次に、上述したコンタクト部の形成方法に
ついて図４（ａ），（ｂ）乃至７図（ａ），（ｂ）を参
照して詳しく説明する。図４（ａ）乃至図７（ａ）はそ
れぞれ、上記図２のＡ−Ａ´線に沿った断面の製造工程
を順次示しており、図４（ｂ）乃至図７（ｂ）はそれぞ
れ、上記図２のＢ−Ｂ´線に沿った断面の製造工程を順
次示している。
【００２９】まず、図４（ａ）及び図４（ｂ）に示すよ
うに、半導体基板１０上に絶縁膜１１を形成する。この
絶縁膜１１がフィールド酸化膜の場合には、例えばＬＯ
ＣＯＳ法を用いて半導体基板１０の表面を選択酸化す
る。上記絶縁膜１１上にポリシリコン等からなる導電層
を堆積形成し、パターニングを行って第１層目の配線１
２−１，１２−２を形成する。次に、全面に絶縁膜１３
を堆積形成し、リフローあるいはＣＭＰ等の方法で表面
を平坦化する。
【００３０】その後、図５（ａ）及び図５（ｂ）に示す
ように、上記絶縁膜１３の上記配線１２−１上にＲＩＥ
等の異方性エッチング法によりコンタクトホール１４を
形成する。このコンタクトホール１４の各辺には、マス
ク合わせずれによるコンタクト不良を防止するために、
各配線１２−１，１２−２，１６−１，１６−２の幅Ｄ
に対して左右にΔαの余裕を見込んでいる。すなわち、
コンタクトホール１４の第１層目の配線１２−１と交差
する２つの辺の幅Ｗ１はそれぞれ、この配線１２−１の
幅Ｄより２Δαだけ広く、第２層目の配線１６−１と交
差する２つの辺の幅Ｗ２はそれぞれ、この配線１６−１
の幅Ｄより２Δαだけ広い。
【００３１】その後、ＣＶＤ法により全面にタングステ
ン等の導電層を堆積形成し、例えばＳＯＧ等の絶縁性充
填部材１５でコンタクトホール１４を埋め込むと図６
（ａ）及び図６（ｂ）に示すようになる。
【００３２】次に、図７（ａ）及び図７（ｂ）に示すよ
うに、絶縁膜１３、配線１６−１，１６−２及び絶縁性
充填部材１５上にレジスト１８を塗布し、露光及び現像
などの処理を行ってパターニング用のマスクを形成す
る。このマスクを用いてＲＩＥ等の異方性エッチング法
で、上記導電層をパターニングして第２層目の配線１６
−１，１６−２を形成する。これによって、図１乃至図
３に示したようなコンタクト構造が形成される。
【００３３】このような製造方法によれば、第１層目の
配線１２−１上の絶縁膜１３にコンタクトホール１４を
形成する際、マスクずれが生じても、±Δα以内であれ
ば第２層目の配線１６−１との間で確実なコンタクトが
取れる。また、第２層目の配線１６−１をパターニング
する際にマスクずれが生じても、±Δα以内であれば第
１層目の配線１２−１と第２層目の配線１６−１を確実
にコンタクトできる。しかも、マスク合わせ余裕Δαが
必要なのはコンタクトホール１４のみであり、第１層目
の配線１２−１，１２−２と第２層目の配線１６−１，
１６−２をそれぞれデザインルールで決定される最小幅
及び最小ピッチで形成できる。従って、高集積化に好適
な配線間のコンタクト構造を有する半導体装置の製造方
法が提供できる。
【００３４】なお、上記第１の実施例では、第１層目の
配線１２−１，１２−２と第２層目の配線１６−１，１
６−２が直交する方向に配置されている場合を例に取っ
て説明したが、図８乃至図１０に示すように第１層目の
配線１２−１，１２−２と第２層目の配線１６−１，１
６−２が平行な方向に配置されている場合も同様であ
り、同じ作用効果が得られる。
【００３５】図８は半導体集積回路装置における第１層
目の配線１２−１と第２層目の配線１６−１とのコンタ
クト部の構造をこれらの配線のみを抽出して示す斜視
図、図９は上記コンタクト部のパターン平面図、図１０
（ａ）は上記図９のＡ−Ａ´線に沿った断面図、図１０
（ｂ）は上記図９のＢ−Ｂ´線に沿った断面図である。
図８乃至図１０において、上記図１乃至図３と同一構成
部には同じ符号を付してその詳細な説明は省略する。
【００３６】図１１及び図１２（ａ），（ｂ）はそれぞ
れ、この発明の第２の実施例に係る半導体装置について
説明するためのもので、図１１はコンタクト部のパター
ン平面図、図１２（ａ）は上記図１１に示したパターン
のＡ−Ａ´線に沿った製造工程の途中の断面図、図１２
（ｂ）は図１１のＢ−Ｂ´線に沿った製造工程の途中の
断面図である。
【００３７】上記第１の実施例においては、コンタクト
ホール１４内を絶縁性充填部材１５で埋め込んだのに対
し、この第２の実施例では絶縁性充填部材で埋め込まず
に、コンタクトホール１４内に第２層目の配線１６−１
を形成している。
【００３８】このようなコンタクト構造を形成するに際
し、第２層目の配線となる導電層を全面に形成する工
程、すなわち図４（ａ），（ｂ）及び図５（ａ），
（ｂ）に示した工程の後、全面に導電層を形成する工程
までは上述した第１の実施例と同様である。その後、図
１２（ａ），（ｂ）に示すように、コンタクトホール１
４内を絶縁性充填部材で埋め込むことなくレジスト１８
を塗布し、露光及び現像等の処理を行って第２層目の配
線１６−１，１６−２をパターニング形成するためのマ
スクを形成する。次に、上記レジスト１８をマスクにし
てＲＩＥ等の異方性エッチングを行い、導電層をパター
ニングして第２層目の配線１６−１，１６−２を形成す
る。
【００３９】このような製造方法では、図１２（ｂ）に
示すように、レジスト１８とコンタクトホール１４の間
隔は最小寸法より十分小さいので、リソグラフィ工程に
おいて解像限界以下であり未露光部分が残る。この未露
光部分は第２層目の配線１６−２におけるコンタクトホ
ール１４の底部の領域がエッチングされるのを防ぐ役割
をする。よって、コンタクトホール１４を絶縁性充填部
材で埋め込まなくても第２層目の配線１６−１，１６−
２の形成時にレジスト１８でコンタクトホール内をマス
クできるので、絶縁性充填部材１５で埋め込んだのと同
様なパターニングが行える。
【００４０】従って、上述した図１１及び図１２
（ａ），（ｂ）に示した構成並びに製造方法であっても
第１の実施例と同様な作用効果が得られる。なお、上記
第２の実施例のような構成並びに製造方法であっても、
第１の実施例における図８乃至図１０に示した場合と同
様に、第１層目の配線１２−１，１２−２と第２層目の
配線１６−１，１６−２が平行な方向に沿って形成され
ているコンタクト部に適用可能なのは勿論である。
【００４１】次に、この発明をＤＲＡＭのビット線コン
タクト部に応用する例について説明する。図１３は、Ｄ
ＲＡＭのセル配置を模式的に示している。図１３におい
て、２１はキャパシタ、２２はワード線、２３はビット
線コンタクト部を示している。破線で囲んだ領域２４は
１つのセル単位である。
【００４２】この種のＤＲＡＭのセル構造として、１９
９３ ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，
ｐｐ６２７−６３０に、２５６ＭビットのＢＥＳＴ（Ｂ
ｕｒｉＥｄ ＳＴｒａｐ）セルが記載されている。
【００４３】図１４を用いてこのＢＥＳＴセルについて
簡単に説明する。図１４（ａ）は１つのセル単位のパタ
ーン平面図、図１４（ｂ）は図１４（ａ）のＡ−Ａ´線
に沿った断面構成図である。図１４において、３０は半
導体基板、３１は埋め込みＮウェル領域、３２はＰウェ
ル領域、３３はトレンチ、３４は酸化膜と窒化膜との積
層膜（ＯＮ膜）、３５は第１のＮ+ 型ポリシリコン層、
３６は酸化膜カラー、３７は第２のＮ+ 型ポリシリコン
層、３８は第３のＮ+ 型ポリシリコン層、３９は埋め込
みストラップ、４０はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅ
ｎｃｈ Ｉｓｏｌａｔｉｏｎ）、４１はワード線となる
ゲート電極（ポリシリコン層）、４２はＢＰＳＧ等から
なる絶縁膜、４３はビット線コンタクト部、４４は第４
のＮ+ 型ポリシリコン層、４５はビット線、４６はアク
ティブ領域、４７はＳｉＮ膜、４８はＳｉＮ膜からなる
スペーサである。
【００４４】上記構成のＢＥＳＴセルは、次のような製
造工程で形成される。まず、半導体基板３０中に埋め込
みＮウェル領域３１及びＰウェル領域３２を形成し、こ
の基板３０にトレンチ３３を形成する。次に、トレンチ
３３の内壁にＯＮ膜３４を形成し、第１のＮ+ 型ポリシ
リコン層３５で充填する。これによって、上記ＯＮ膜３
４をキャパシタ絶縁膜、Ｎ+ 型ポリシリコン層３５と埋
め込みＮウェル領域３１をそれぞれ電極とするキャパシ
タが形成される。次に、上記ポリシリコン層３５をＰウ
ェル領域３２とＮウェル領域３１との界面より下方まで
エッチバックし、Ｎ+ 型ポリシリコン層３５上に酸化膜
カラー３６を形成する。次に、トレンチ３３を第２のＮ
+ 型ポリシリコン層３７で埋め込み、Ｐウェル領域３２
の表面より下方までエッチバックする。続いて、Ｎ+ 型
ポリシリコン層３７の上方の酸化膜カラー３６をエッチ
ングして除去し、第３のＮ+ 型ポリシリコン層３８を形
成するとともに、埋め込みストラップ３９を形成する。
ＳＴＩ４０を形成し、基板上に図示しないゲート絶縁膜
を介してワード線となるゲート電極（ポリシリコン）４
１を形成する。全面にＢＰＳＧ膜等の絶縁膜４２を形成
してリフローあるいはＣＭＰ等の方法で表面を平坦化し
た後、ゲート電極４１に対して自己整合的にビット線コ
ンタクト部（コンタクトホール）４３を形成し、第４の
Ｎ+ 型ポリシリコン層４４で埋め込む。そして、上記絶
縁膜４２上に導電層を形成してパターニングすることに
よりビット線４５を形成する。上記ビット線４５は、上
記ポリシリコン層４４を介してソース／ドレイン領域と
して働くＮ- 型拡散層４９と電気的に接続される。
【００４５】次に、上記図１４に示したＤＲＡＭにおけ
るビット線コンタクト部に、この発明を適用する場合に
ついて図１５（ａ），（ｂ）乃至図１８（ａ），（ｂ）
を参照しつつ詳しく説明する。図１５乃至図１８に示す
ビット線コンタクト部は、隣接する２つのセルで共用さ
れており、このビット線コンタクト部に接続された２つ
の選択ＭＯＳトランジスタを抽出して示している。図１
５（ａ）乃至図１８（ａ）はそれぞれ、図１３に示した
パターンのＡ−Ａ´線に沿った断面に対応するビット線
コンタクト部を製造工程順に示している。また、図１５
（ｂ）乃至図１８（ｂ）はそれぞれ同図１３のＢ−Ｂ´
線に沿った断面に対応するビット線コンタクト部を製造
工程順に示している。
【００４６】ＳＴＩ４０を形成する工程までは図１４を
用いて説明した従来の製造工程と同様である（図１５
（ａ），（ｂ））。Ｐウェル領域３２上に図示しないゲ
ート絶縁膜を形成した後、Ｎ+ 型ポリシリコン層及びＳ
ｉＮ膜を順次堆積形成し、パターニングしてゲート電極
４１を形成する。上記ゲート電極４１上にはＳｉＮ膜４
７が残存される。パターニングしたゲート電極４１及び
ＳｉＮ膜４７をマスクにしてＰウェル領域３２に不純物
をイオン注入し、ソース／ドレイン領域として働くＮ-
型拡散層４９を形成する。この後、ゲート電極４１及び
ＳｉＮ膜４７の側壁部にＳｉＮ膜からなるスペーサ４８
を形成する。引き続き全面にＢＰＳＧ膜４２を堆積形成
し、表面を平坦化する（図１６（ａ），（ｂ）参照）。
ビット線コンタクト用のマスクを用いて、ＲＩＥ法で上
記ＢＰＳＧ膜４２及びＳｉＮ膜４７の選択エッチングを
行い、ビット線コンタクト部（コンタクトホール）５０
を形成する。次に、例えばタングステンあるいはタング
ステン／チタンナイトライド／チタンの積層膜４５を全
面に形成する（図１７（ａ），（ｂ））。
【００４７】以降は前述した第１の実施例と同様に、Ｓ
ＯＧ５１によりビット線コンタクト部５０内を埋め込
み、レジスト５２をマスクにしてＲＩＥ法により上記積
層膜をパターニングしてビット線４５を形成する（図１
８（ａ），（ｂ））。
【００４８】なお、上記実施例ではビット線コンタクト
部５０内をＳＯＧ５１で埋め込んだが、前述した第２の
実施例と同様にビット線コンタクト部５０を埋め込ま
ず、図１９（ａ），（ｂ）に示すように、レジスト５２
でマスクしてビット線４５をパターニングしても良い。
【００４９】図２０は、上記図１６（ｂ）に示した工程
の後の絶縁膜４２のエッチング工程において、ビット線
コンタクト部５０のエッチングがオーバーした場合を示
している。オーバーエッチングした状態でビット線４５
を形成すると、ビット線４５が露出されたＰウェル領域
３２とショートしてしまう。そこで、このようなショー
トを防ぐために、図２１に示す第５実施例ではＮ- 型拡
散層（ソース／ドレイン領域）４９をエッチングオーバ
ー分を見込んで予め深く形成している。
【００５０】図２２及び図２３はそれぞれ、上記ビット
線４５とＰウェル領域３２のショートを防止するための
他の例を示している。この第６実施例では、図２２に示
すように、ビット線コンタクト部５０の形成後、実線及
び斜線で示すようにコンタクト部５０内に斜めに２回の
イオン注入を施すことにより、Ｎ- 型拡散層４９をＰウ
ェル領域３２の突出部の上面だけでなく側壁部にも形成
している。これによって、図２３に示すように、ビット
線４５とＰウェル領域３２の露出部との間にＮ- 型拡散
層５３が介在されるのでショートを防止できる。
【００５１】上述したように、この発明の配線間のコン
タクト構造並びにその形成方法では、図２に示したよう
に、第１層目の配線１２−１，１２−２、第２層目の配
線１６−１，１６−２ともに配線幅及び配線間隔をデザ
インルールで決定される最小寸法Ｄにできるので、集積
度の指標となる配線ピッチは２Ｄとなり、高集積化に好
適である。コンタクトホール１４形成のためのパターン
のマスク合わせ余裕Δαは、コンタクト抵抗すなわち第
１層目の配線と第２層目の配線の接触面積が合わせずれ
によらず一定となるために設けるものであり、配線ピッ
チへの影響はない。第２実施例では第１実施例に比べて
製造工程を簡略化できるので、低コストの半導体装置を
形成できるという効果も得られる。また、第３実施例で
説明したように、ＤＲＡＭに適用した場合、最先端デバ
イスであるため高集積化及び低コスト化の効果はより大
きい。更に、第５実施例では、ビット線とＰウェル領域
間のショートを防止するという効果が得られ、第６実施
例ではＮ- 拡散層の拡散深さＸｊを深くせずにビット線
とＰウェル領域間のショートを防ぐという格別な効果が
得られる。なお、この発明は上述した各実施例に限定さ
れるものではなく、要旨を逸脱しない範囲で種々変形し
て実施可能なのは勿論である。
【００５２】
【発明の効果】以上説明したように、この発明によれ
ば、高集積化に好適な配線間のコンタクト構造を有する
半導体装置及びその製造方法が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施例に係る半導体装置につ
いて説明するためのもので、半導体集積回路装置におけ
る第１層目の配線と第２層目の配線とのコンタクト構造
をこれらの配線のみを抽出して示す斜視図。
【図２】この発明の第１の実施例に係る半導体装置につ
いて説明するためのもので、コンタクト部のパターン平
面図。
【図３】この発明の第１の実施例に係る半導体装置につ
いて説明するためのもので、（ａ）は上記図２のＡ−Ａ
´線に沿った断面図、（ｂ）は上記図２のＢ−Ｂ´線に
沿った断面図。
【図４】上記図１乃至図３に示したコンタクト部の第１
の製造工程について説明するためのもので、（ａ）は図
２のＡ−Ａ´線に沿った断面図、（ｂ）は図２のＢ−Ｂ
´線に沿った断面図。
【図５】上記図１乃至図３に示したコンタクト部の第２
の製造工程について説明するためのもので、（ａ）は図
２のＡ−Ａ´線に沿った断面図、（ｂ）は図２のＢ−Ｂ
´線に沿った断面図。
【図６】上記図１乃至図３に示したコンタクト部の第３
の製造工程について説明するためのもので、（ａ）は図
２のＡ−Ａ´線に沿った断面図、（ｂ）は図２のＢ−Ｂ
´線に沿った断面図。
【図７】上記図１乃至図３に示したコンタクト部の第４
の製造工程について説明するためのもので、（ａ）は図
２のＡ−Ａ´線に沿った断面図、（ｂ）は図２のＢ−Ｂ
´線に沿った断面図。
【図８】上記図１に示した第１の実施例の変形例につい
て説明するためのもので、半導体集積回路装置における
第１層目の配線と第２層目の配線とのコンタクト構造を
これらの配線のみを抽出して示す斜視図。
【図９】上記図１に示した第１の実施例の変形例につい
て説明するためのもので、半導体集積回路装置における
第１層目の配線と第２層目の配線とのコンタクト構造を
示すパターン平面図。
【図１０】上記図１に示した第１の実施例の変形例につ
いて説明するためのもので、（ａ）は上記図９のＡ−Ａ
´線に沿った断面図、（ｂ）は上記図９のＢ−Ｂ´線に
沿った断面図。
【図１１】この発明の第２の実施例に係る半導体装置に
ついて説明するためのもので、コンタクト部のパターン
平面図。
【図１２】この発明の第２の実施例に係る半導体装置に
ついて説明するためのもので、（ａ）は上記図１１に示
したパターンのＡ−Ａ´線に沿った製造工程の途中の断
面図、（ｂ）は図１１のＢ−Ｂ´線に沿った製造工程の
途中の断面図。
【図１３】この発明の第３の実施例に係る半導体装置に
ついて説明するためのもので、ＤＲＡＭのビット線コン
タクトに応用する場合のセル配置を概略的に示す図。
【図１４】上記図１３に示したセルの一例としてＢＥＳ
Ｔセルについて説明するためのもので、（ａ）は１つの
セル単位のパターン平面図、（ｂ）は（ａ）のＡ−Ａ´
線に沿った断面構成図。
【図１５】図１２及び図１３に示したＤＲＡＭにおける
ビット線コンタクト部に、この発明を適用する場合につ
いて説明するためのもので、（ａ）は図１３のＡ−Ａ´
線に沿った断面に対応するビット線コンタクト部の第１
の製造工程を示す断面図、（ｂ）は図１３のＢ−Ｂ´線
に沿った断面に対応するビット線コンタクト部の第１の
製造工程を示す断面図。
【図１６】図１２及び図１３に示したＤＲＡＭにおける
ビット線コンタクト部に、この発明を適用する場合につ
いて説明するためのもので、（ａ）は図１３のＡ−Ａ´
線に沿った断面に対応するビット線コンタクト部の第２
の製造工程を示す断面図、（ｂ）は図１３のＢ−Ｂ´線
に沿った断面に対応するビット線コンタクト部の第２の
製造工程を示す断面図。
【図１７】図１２及び図１３に示したＤＲＡＭにおける
ビット線コンタクト部に、この発明を適用する場合につ
いて説明するためのもので、（ａ）は図１３のＡ−Ａ´
線に沿った断面に対応するビット線コンタクト部の第３
の製造工程を示す断面図、（ｂ）は図１３のＡ−Ａ´線
に沿った断面に対応するビット線コンタクト部の第３の
製造工程を示す断面図。
【図１８】図１２及び図１３に示したＤＲＡＭにおける
ビット線コンタクト部に、この発明を適用する場合につ
いて説明するためのもので、（ａ）は図１３のＡ−Ａ´
線に沿った断面に対応するビット線コンタクト部の第４
の製造工程を示す断面図、（ｂ）は図１３のＡ−Ａ´線
に沿った断面に対応するビット線コンタクト部の第４の
製造工程を示す断面図。
【図１９】ＤＲＡＭにおけるビット線コンタクト部に、
この発明を適用する場合の他の例について説明するため
のもので、（ａ）は図１３のＡ−Ａ´線に沿った断面に
対応するビット線コンタクト部の一部の製造工程を示す
断面図、（ｂ）は図１３のＢ−Ｂ´線に沿った断面に対
応するビット線コンタクト部の一部の製造工程を示す断
面図。
【図２０】上記図１７（ｂ）に示した工程おいて、ビッ
ト線コンタクト部のエッチングがオーバーした場合を示
す断面図。
【図２１】この発明の第５の実施例に係る半導体装置に
ついて説明するためのもので、図２０に示したビット線
とＰウェル領域とのショートを防止するための構成例を
示す断面図。
【図２２】この発明の第６の実施例に係る半導体装置に
ついて説明するためのもので、ビット線とＰウェル領域
とのショートを防止するための製造工程の一部を示す断
面図。
【図２３】この発明の第６の実施例に係る半導体装置に
ついて説明するためのもので、ビット線とＰウェル領域
とのショートを防止するた図２２に示した製造工程の次
の工程を示す断面図。
【図２４】従来の配線間のコンタクト構造とその形成方
法について説明するためのもので、半導体集積回路装置
のコンタクト部を抽出して示すパターン平面図。
【図２５】従来の配線間のコンタクト構造とその形成方
法について説明するためのもので、図２４のＡ−Ａ´線
に沿った断面構成図。
【符号の説明】
１０…半導体基板、１１…絶縁膜、１２−１，１２−２
…第１層目の配線、１３…絶縁膜、１４…コンタクトホ
ール、１５…絶縁性充填部材、１６−１，１６−２…第
２層目の配線、１８…レジスト、３０…半導体基板、３
１…埋め込みＮウェル領域、３２…Ｐウェル領域、３３
…トレンチ、３４…酸化膜と窒化膜との積層膜（ＯＮ
膜）、３５…第１のＮ+ 型ポリシリコン層、３７…第２
のＮ+ 型ポリシリコン層、３８…第３のＮ+ 型ポリシリ
コン層、３９…埋め込みストラップ、４０…ＳＴＩ、４
１…ゲート電極、４２…絶縁膜（ＢＰＳＧ膜）、４５…
ビット線、４６…アクティブ領域、４７…ＳｉＮ膜、４
８…スペーサ、４９…Ｎ- 型拡散層（ソース／ドレイン
領域）、５０…ビット線コンタクト部、５１…ＳＯＧ
（絶縁性充填部材）、５２…レジスト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 27/108 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｎ 7210−4Ｍ ３２５ Ｐ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１配線と、この第１配線上に形成され
    る絶縁膜と、この絶縁膜の上記第１配線上に形成される
    コンタクトホールと、上記絶縁膜上に形成され、上記コ
    ンタクトホールを介して上記第１配線に電気的に結合さ
    れる第２配線とを有する半導体装置において、上記コン
    タクトホールは上記第１配線及び上記第２配線の幅より
    も大きく、上記第２配線を上記コンタクトホールの側壁
    及び底部に形成し、上記コンタクトホールの底部で上記
    第２配線と上記第１配線とを電気的に結合したことを特
    徴とする半導体装置。
  2. 【請求項２】 デザインルールで決定された最小線幅及
    び最小間隔で第１の方向に沿って平行に形成された複数
    の第１配線と、これら第１配線上に形成される絶縁膜
    と、上記第１配線上の上記絶縁膜に形成されるコンタク
    トホールと、上記絶縁膜上にデザインルールで決定され
    た最小線幅及び最小間隔で、上記第１の方向と直交する
    第２の方向に沿って平行に形成される複数の第２配線と
    を有し、第１配線と第２配線とが上記コンタクトホール
    を介して電気的に結合される半導体装置において、上記
    コンタクトホールの第１の方向と平行な辺は上記第２配
    線の線幅よりも大きく且つ上記第２配線の配線間隔の２
    倍に上記第２配線の線幅を加えた値より小さく、上記コ
    ンタクトホールの第２の方向と平行な辺は上記第１配線
    の線幅よりも大きく且つ上記第１配線の配線間隔の２倍
    に上記第１配線の線幅を加えた値より小さく、上記第２
    配線を上記コンタクトホールの側壁及び底部に形成し、
    上記コンタクトホールの底部の上記第２配線と上記第１
    配線とを電気的に結合したことを特徴とする半導体装
    置。
  3. 【請求項３】 デザインルールで決定された最小線幅及
    び最小間隔で平行に形成された複数の第１配線と、これ
    ら第１配線上に形成される絶縁膜と、上記第１配線上の
    上記絶縁膜に形成されるコンタクトホールと、上記絶縁
    膜上にデザインルールで決定された最小線幅及び最小間
    隔で、上記第１配線上に沿ってそれぞれ平行に形成され
    る複数の第２配線とを有し、第１配線と第２配線とが上
    記コンタクトホールを介して電気的に結合される半導体
    装置において、上記コンタクトホールの上記第１配線及
    び第２配線と直交する辺は、上記第１配線及び第２配線
    の線幅よりも大きく且つ上記第１配線及び第２配線の配
    線間隔の２倍に上記第１配線及び第２配線の線幅を加え
    た値より小さく、上記第２配線を上記コンタクトホール
    の側壁及び底部に形成し、上記コンタクトホールの底部
    の上記第２配線と上記第１配線とを電気的に結合したこ
    とを特徴とする半導体装置。
  4. 【請求項４】 半導体基板上にデザインルールで決定さ
    れた最小間隔で形成された素子分離膜と、上記半導体基
    板の表面上にゲート絶縁膜を介して形成され、ワード線
    に接続される複数のゲート電極と、これらゲート電極の
    両側の上記半導体基板中に形成されるソース／ドレイン
    領域と、上記ソース／ドレイン領域を被覆する絶縁膜
    と、上記絶縁膜におけるソース／ドレイン領域の一方上
    に上記ゲート電極の一部及び素子分離膜の一部を含んで
    形成されたコンタクトホールと、ソース／ドレイン領域
    の一方に接続し、コンタクトホールの側壁及び底面を覆
    い、上記絶縁膜上の線幅がコンタクト径より小さいビッ
    ト線と、上記ソース／ドレイン領域の他方と電気的に結
    合されたキャパシタとを具備することを特徴とする半導
    体装置。
  5. 【請求項５】 前記ソース／ドレイン領域の上面は、前
    記素子分離膜の上面よりも上方にあり、前記ソース／ド
    レイン領域の上面と前記素子分離膜の上面とで形成され
    る段差よりもソース／ドレイン領域の深さが深いことを
    特徴とする請求項４に記載の半導体装置。
  6. 【請求項６】 前記ソース／ドレイン領域の上面は、前
    記素子分離膜の上面よりも上方にあり、前記ソース／ド
    レイン領域の上面と前記素子分離膜の上面とで形成され
    る段差部よりもソース／ドレイン領域の深さが浅く、上
    記段差部の側壁に前記ソース／ドレイン領域を延在せし
    めたことを特徴とする請求項４に記載の半導体装置。
  7. 【請求項７】 第１配線を形成する工程と、上記第１配
    線を被覆する第１絶縁膜を形成する工程と、上記第１配
    線上の第１絶縁膜に第１配線の幅よりも大きいコンタク
    トホールを形成する工程と、全面に第２配線材料を形成
    する工程と、コンタクトホール内を第２絶縁膜で埋め込
    む工程と、コンタクトホールの径より小なる幅のレジス
    トを形成する工程と、上記レジスト及び上記第２絶縁膜
    をマスクにして上記第２配線材料をパターニングし、第
    ２配線を形成する工程とを具備することを特徴とする半
    導体装置の製造方法。
  8. 【請求項８】 第１配線を形成する工程と、上記第１配
    線を被覆する第１絶縁膜を形成する工程と、上記第１配
    線上の第１絶縁膜に第１配線の幅よりも大きいコンタク
    トホールを形成する工程と、全面に第２配線材料を形成
    する工程と、コンタクトホール底部を充填するようにコ
    ンタクトホールの径より小なる幅のレジストを形成する
    工程と、上記レジストをマスクにして上記第２配線材料
    をパターニングし、第２配線を形成する工程とを具備す
    ることを特徴とする半導体装置の製造方法。
  9. 【請求項９】 半導体基板上にデザインルールで決定さ
    れた最小間隔で素子分離膜を形成する工程と、上記半導
    体基板の表面上にゲート絶縁膜を形成し、このゲート絶
    縁膜上にワード線に接続される複数のゲート電極を形成
    する工程と、上記半導体基板中にソース／ドレイン領域
    を形成する工程と、上記ソース／ドレイン領域を被覆す
    る絶縁膜を形成する工程と、上記ソース／ドレイン領域
    の一方上にゲート電極の一部及び素子分離膜の一部を含
    むコンタクトホールを形成する工程と、上記ソース／ド
    レイン領域の一方に接続され、コンタクトホールの側壁
    及び底部を覆い、上記絶縁膜上の線幅が上記コンタクト
    ホールよりも小さいビット線を形成する工程と、上記ソ
    ース／ドレイン領域の他方と電気的に結合されたキャパ
    シタを形成する工程とを具備することを特徴とする半導
    体装置の製造方法。
  10. 【請求項１０】 前記コンタクトホールを形成する際
    に、前記素子分離膜の一部を同時にエッチングし、露出
    した半導体基板の側壁に延在するソース／ドレイン領域
    を形成する工程を更に具備することを特徴とする請求項
    ９に記載の半導体装置の製造方法。
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