KR20160003978A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

반도체 소자는, 회로 영역 및 점퍼 영역을 포함하는 기판, 상기 기판의 상기 점퍼 영역에 제공되고, 제1 방향으로 연장되는 제1 게이트 전극, 상기 제1 게이트 전극의 양 측에 제공되는 제1 소스/드레인 영역들, 및 상기 제1 게이트 전극과 상기 제1 소스/드레인 영역들을 연결하는 연결 콘택을 포함한다. 상기 연결 콘택은 상기 제1 게이트 전극의 양 측에 배치되어, 상기 제1 소스/드레인 영역들과 연결되는 제1 서브 콘택들, 및 평면적 관점에서 상기 제1 방향에 교차하는 제2 방향으로 연장되어 상기 제1 서브 콘택들과 연결되고, 상기 제1 게이트 전극의 상면과 접하는 제2 서브 콘택을 포함한다. 평면적 관점에서, 상기 제1 서브 콘택들의 각각은 상기 제1 방향에 따른 제1 폭을 가지고, 상기 제2 서브 콘택은 상기 제1 방향에 따른 제2 폭을 가진다. 상기 제2 폭은 상기 제1 폭보다 작다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 복수의 로직 셀들을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 이루고자 하는 기술적 과제는 우수한 신뢰성을 갖는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조가 용이한 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 반도체 소자는, 회로 영역과 점퍼 영역을 포함하는 기판, 상기 기판의 상기 점퍼 영역에 제공되고, 제1 방향으로 연장되는 제1 게이트 전극; 상기 제1 게이트 전극의 양 측에 제공되는 제1 소스/드레인 영역들; 및 상기 제1 게이트 전극과 상기 제1 소스/드레인 영역들을 연결하는 연결 콘택을 포함할 수 있다. 상기 연결 콘택은 상기 제1 게이트 전극의 양 측에 배치되어, 상기 제1 소스/드레인 영역들과 연결되는 제1 서브 콘택들; 및 평면적 관점에서 상기 제1 방향에 교차하는 제2 방향으로 연장되어 상기 제1 서브 콘택들과 연결되고, 상기 제1 게이트 전극의 상면과 접하는 제2 서브 콘택을 포함할 수 있다. 평면적 관점에서, 상기 제1 서브 콘택들의 각각은 상기 제1 방향에 따른 제1 폭을 가지고, 상기 제2 서브 콘택은 상기 제1 방향에 따른 제2 폭을 가지고, 상기 제2 폭은 상기 제1 폭보다 작을 수 있다.
일 실시예에 따르면, 상기 제1 서브 콘택들의 상면들은 상기 제2 서브 콘택의 상면과 동일 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 제1 서브 콘택들과 상기 제2 서브 콘택은 동일한 물질을 포함하고, 서로 연결되어 일체를 이룰 수 있다.
일 실시예에 따르면, 상기 제1 서브 콘택들의 각각은 상기 제1 게이트 전극으로부터 이격될 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 제1 서브 콘택들의 각각은 상기 제1 방향으로 연장되는 바(bar) 형태를 가지고, 상기 제2 서브 콘택은 상기 제2 방향으로 연장되는 바(bar) 형태를 가질 수 있다.
본 발명에 따른 반도체 소자는, 상기 제1 게이트 전극의 양 측에 제공되는 연결 도전 패턴들을 더 포함하되, 상기 제1 서브 콘택들은 상기 연결 도전 패턴들을 통하여 상기 제1 소스/드레인 영역들과 연결될 수 있다.
일 실시예에 따르면, 상기 연결 도전 패턴들은 상기 제1 서브 콘택들과 다른 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 연결 도전 패턴들은 금속 실리사이드를 포함할 수 있다.
본 발명에 따른 반도체 소자는, 상기 기판의 상기 회로 영역에 제공되고, 상기 제1 방향으로 연장되는 제2 게이트 전극; 상기 제2 게이트 전극의 양 측에 제공되는 제2 소스/드레인 영역들; 및 상기 제2 게이트 전극의 양 측에 배치되어, 상기 제2 소스/드레인 영역들과 연결되는 소스/드레인 콘택들을 더 포함할 수 있다. 상기 소스/드레인 콘택들은 상기 제1 서브 콘택들과 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 소스/드레인 콘택들의 상면들은 상기 제1 서브 콘택들의 상면들과 동일 레벨에 위치할 수 있다.
본 발명에 따른 반도체 소자는, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 각각의 양 측에 제공되는 연결 도전 패턴들을 더 포함하되, 상기 제1 서브 콘택들은 상기 연결 도전 패턴들을 통하여 상기 제1 소스/드레인 영역들과 연결되고, 상기 소스/드레인 콘택들은 상기 연결 도전 패턴들을 통하여 상기 제2 소스/드레인 영역들과 연결될 수 있다.
일 실시예에 따르면, 상기 연결 도전 패턴들은 상기 소스/드레인 콘택들과 다른 물질을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 상기 제2 게이트 전극의 상면과 접하는 게이트 콘택을 더 포함하되, 상기 게이트 콘택은 상기 소스/드레인 콘택들로부터 이격되고, 상기 제2 서브 콘택과 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 콘택의 상면은 상기 제2 서브 콘택의 상면과 동일 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 게이트 콘택의 상기 상면은 상기 소스/드레인 콘택들의 상면들 및 상기 제1 서브 콘택들의 상면들과 동일 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 제1 서브 콘택들 및 상기 소스/드레인 콘택들의 각각은 상기 제1 방향으로 연장되는 바(bar) 형태를 가지고, 상기 제2 서브 콘택 및 상기 게이트 콘택의 각각 상기 제2 방향으로 연장되는 바(bar) 형태를 가질 수 있다.
일 실시예에 따르면, 상기 제1 서브 콘택들은 각각 상기 제2 방향에 따른 제1 폭을 가지고, 상기 소스/드레인 콘택들은 각각 상기 제2 방향에 따른 제2 폭을 가지고, 상기 제1 폭은 상기 제2 폭과 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 제2 서브 콘택은 상기 제1 방향에 따른 제1 폭을 가지고, 상기 게이트 콘택은 상기 제1 방향에 따른 제2 폭을 가지고, 상기 제1 폭은 상기 제2 폭과 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 제1 서브 콘택들은 상기 제1 소스/드레인 영역들과 접할 수 있다.
일 실시예에 따르면, 상기 제1 게이트 전극은 복수 개로 제공되되, 복수 개의 상기 제1 게이트 전극들은 제1 게이트 전극 그룹으로 정의될 수 있다. 복수 개의 상기 제1 게이트 전극들은 상기 제2 방향을 따라 배열될 수 있다. 상기 연결 콘택은 복수 개의 상기 제1 게이트 전극들과, 상기 제1 게이트 전극들의 각각의 양 측에 제공되는 상기 제1 소스/드레인 영역들을 연결할 수 있다. 상기 제1 서브 콘택들은 상기 제1 게이트 전극 그룹의 양 측에 배치되고, 상기 제2 서브 콘택은 상기 게이트 전극들의 각각의 상면과 접할 수 있다.
일 실시예에 따르면, 상기 제1 서브 콘택들 중 적어도 하나는 상기 제1 게이트 전극들 사이에 더 배치될 수 있다.
일 실시예에 따르면, 상기 제1 서브 콘택들은 상기 제2 서브 콘택의 양 단에 연결되고, 상기 제2 서브 콘택은 상기 양 단에서 상기 제1 방향으로 연장되는 연장부들을 포함할 수 있다. 상기 연장부들은 각각 상기 제1 서브 콘택들과 중첩할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 기판 상에 제1 방향으로 연장되고, 상기 제1 방향에 교차하는 제2 방향으로 배열되는 제1 게이트 전극 및 제2 게이트 전극을 형성하는 것; 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 덮는 층간 절연막을 형성하는 것; 상기 제1 게이트 전극 양 측의 상기 층간 절연막을 패터닝하여 제1 서브 콘택 홀들을 형성하는 것; 상기 제2 게이트 전극의 양 측의 상기 층간 절연막을 패터닝하여 소스/드레인 콘택 홀들을 형성하는 것; 상기 층간 절연막을 패터닝하여, 상기 제1 게이트 전극의 상면을 노출하고 상기 제1 서브 콘택 홀들과 연결되는 제2 서브 콘택 홀을 형성하는 것; 및 상기 층간 절연막을 패터닝하여, 상기 제2 게이트 전극의 상면을 노출하고 상기 소스/드레인 콘택 홀들로부터 이격되는 게이트 콘택 홀을 형성하는 것을 포함할 수 있다. 상기 제1 서브 콘택 홀들 및 상기 소스/드레인 콘택 홀들은 동시에 형성되고, 상기 제2 서브 콘택 홀 및 상기 게이트 콘택 홀은 동시에 형성될 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 각각의 양 측에 소스/드레인 영역들을 형성하는 것; 및 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 각각의 양 측에, 상기 소스/드레인 영역들과 연결되는 연결 도전 패턴들을 형성하는 것을 더 포함하되, 상기 제1 서브 콘택 홀들 및 상기 소스/드레인 콘택 홀들은 상기 연결 도전 패턴들의 상면들을 노출할 수 있다.
일 실시예에 따르면, 상기 제2 서브 콘택 홀 및 상기 게이트 콘택 홀을 형성하는 것은, 상기 기판 상에 상기 제1 서브 콘택 홀들 및 상기 소스/드레인 콘택 홀들을 덮는 마스크 막을 형성하는 것; 및 상기 마스크 막 및 상기 층간 절연막을 패터닝하여 상기 제1 게이트 전극의 상기 상면 및 상기 제2 게이트 전극의 상기 상면을 노출시키는 것을 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 상기 기판 상에, 상기 제1 및 제2 서브 콘택 홀들, 상기 소스/드레인 콘택 홀들, 및 상기 게이트 콘택 홀을 채우는 도전막을 형성하는 것; 및 상기 도전막을 평탄화하여, 상기 제1 및 제2 서브 콘택 홀들, 상기 소스/드레인 콘택 홀들, 및 상기 게이트 콘택 홀 내에 각각 제1 및 제2 서브 콘택들, 소스/드레인 콘택들, 및 게이트 콘택을 형성하는 것을 더 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 각각의 양 측에 소스/드레인 영역들을 형성하는 것을 더 포함하되, 상기 제1 서브 콘택 홀들 및 상기 소스/드레인 콘택 홀들은 상기 소스/드레인 영역들을 노출할 수 있다.
일 실시예에 따르면, 상기 제1 게이트 전극은 복수 개로 제공되되, 복수 개의 상기 제1 게이트 전극들은 제1 게이트 전극 그룹으로 정의되고, 복수 개의 상기 제1 게이트 전극들은 상기 제2 방향을 따라 배열될 수 있다. 상기 제1 서브 콘택 홀들은 상기 제1 게이트 전극 그룹의 양 측에 배치되고, 상기 제2 서브 콘택 홀은 복수 개의 상기 제1 게이트 전극들의 각각의 상면을 노출할 수 있다.
일 실시예에 따르면, 상기 제1 서브 콘택 홀들 중 적어도 하나는 상기 제1 게이트 전극들 사이에 더 배치될 수 있다.
일 실시예에 따르면, 상기 제1 서브 콘택 홀들의 각각은 상기 제1 방향으로 연장되고, 상기 제2 서브 콘택 홀은 상기 제2 방향으로 연장되되, 상기 제1 서브 콘택 홀들은 상기 제2 서브 콘택 홀의 양 단과 연결되고, 상기 제2 서브 콘택 홀은 상기 양 단에서 상기 제1 방향으로 연장될 수 있다.
본 발명의 개념에 따르면, 반도체 소자의 로직 셀의 점퍼 영역에 제공되는 연결 콘택(CC)은, 제1 게이트 전극 양 측에 제공되는 제1 서브 콘택들, 및 상기 제1 게이트 전극의 상면과 접하고 상기 제1 서브 콘택들을 연결하는 제2 서브 콘택을 포함할 수 있다. 상기 제1 서브 콘택들은, 로직 셀의 회로 영역에 제공되는 소스/드레인 콘택들과 실질적으로 동일한 폭(x 방향에 따른 폭)을 가질 수 있고, 상기 제2 서브 콘택은, 상기 회로 영역에 제공되는 게이트 콘택과 실질적으로 동일한 폭(y 방향에 따른 폭)을 가질 수 있다. 이에 따라, 상기 제1 서브 콘택들과 상기 소스/드레인 콘택들을 동시에 형성하는 패터닝 공정, 및 상기 제2 서브 콘택과 상기 게이트 콘택을 동시에 형성하는 패터닝 공정의 공정 마진이 증가하여, 상기 연결 콘택의 낫-오픈(not-open) 불량이 최소화될 수 있다. 따라서, 우수한 신뢰성을 갖는 반도체 소자가 용이하게 제조될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 제1 로직 셀(C1)의 평면도이다.
도 3a는 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이다.
도 3b는 도 2의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따른 단면도이다.
도 3c는 도 2의 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'에 따른 단면도이다.
도 4는 제1 로직 셀(C1)의 연결 콘택(CC)을 설명하기 위한 도면으로, 도 2의 A부분을 확대한 도면이다.
도 5는 제1 로직 셀(C1)의 소스/드레인 콘택들(CA2) 및 게이트 콘택(CB2)을 설명하기 위한 도면으로, 도 2의 B부분을 확대한 도면이다.
도 6a 내지도 8a는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 6b 내지도 8b는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도들이다.
도 6c 내지도 8c는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'에 대응하는 단면도들이다.
도 9a는 본 발명의 제1 실시예의 일 변형예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다.
도 9b는 본 발명의 제1 실시예의 일 변형예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 2의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도이다.
도 10a 및 도 11a는 본 발명의 제1 실시예의 일 변형예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 10b 내지도 11b는 본 발명의 제1 실시예의 일 변형예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도들이다.
도 12a는 본 발명의 제1 실시예의 다른 변형예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다.
도 12b는 본 발명의 제1 실시예의 다른 변형예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 2의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도이다.
도 13a 및 도 14a는 본 발명의 제1 실시예의 다른 변형예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 13b 내지도 14b는 본 발명의 제1 실시예의 다른 변형예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도들이다.
도 15는 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 제1 로직 셀(C1)의 평면도이다.
도 16은 도 15의 Ⅱ-Ⅱ'에 따른 단면도이다.
도 17 및 도 18은 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 15의 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 19는 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 제1 로직 셀(C1)의 평면도이다.
도 20은 도 19의 Ⅳ-Ⅳ'에 따른 단면도이다.
도 21a, 도 21b, 및 도 22는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 19의 Ⅱ-Ⅱ' 및 Ⅳ-Ⅳ'에 대응하는 단면도들이다.
도 23은 본 발명의 제4 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 제1 로직 셀(C1)의 평면도이다.
도 24는 도 23의 Ⅳ-Ⅳ'에 따른 단면도이다.
도 25는 본 발명의 제4 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면으로, 도 23의 Ⅳ-Ⅳ'에 대응하는 단면도이다.
도 26 및 도 27은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
<제1 실시예 >
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 기판 상에 제공된 복수의 로직 셀들(C1, C2, C3, C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 복수의 트랜지스터들을 포함할 수 있다. 일 예로, 상기 반도체 소자는 제1 로직 셀(C1), 상기 제1 로직 셀(C1)과 제1 방향(이하, y 방향)으로 이격된 제2 로직 셀(C2), 상기 제1 로직 셀(C1)과 y 방향에 교차하는 제2 방향(이하, x 방향)으로 이격된 제3 로직 셀(C3), 및 상기 제2 로직 셀(C2)과 x 방향으로 이격된 제4 로직 셀(C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 소자 분리막(ST)에 의하여 분리된 활성 영역들을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은, 상기 소자분리막(ST)에 의해 분리된 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다.
일 예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 y 방향으로 이격될 수 있다. 상기 제1 로직 셀(C1)의 PMOSFET 영역(PR)은 상기 제2 로직 셀(C2)의 PMOSFET 영역(PR)과 y 방향으로 인접할 수 있다. 이하, 본 명세서에서 로직 셀은 하나의 논리 동작을 하기 위한 단위를 지칭할 수 있다. 로직 셀들의 개수는 4개로 도시되었으나 이에 한정되지 않는다.
도 2는 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 제1 로직 셀(C1)의 평면도이다. 도 3a는 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이고, 도 3b는 도 2의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따른 단면도이고, 도 3c는 도 2의 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'에 따른 단면도이다. 도 4는 제1 로직 셀(C1)의 연결 콘택(CC)을 설명하기 위한 도면으로, 도 2의 A부분을 확대한 도면이고, 도 5는 제1 로직 셀(C1)의 소스/드레인 콘택들(CA2) 및 게이트 콘택(CB2)을 설명하기 위한 도면으로, 도 2의 B부분을 확대한 도면이다. 이하에서, 도 1의 제1 로직 셀(C1)을 참조하여 본 발명의 실시예들이 설명되나, 상기 제1 로직 셀(C1) 이외의 로직 셀들도 상기 제1 로직 셀(C1)과 동일하거나 이에 상응하는 구조를 가질 수 있다.
도 1, 도 2, 도 3a, 도 3b, 및 도 3c를 참조하면, 상기 제1 로직 셀(C1)은 소자 분리막(ST)에 의하여 분리된 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 포함할 수 있다. 상기 제1 로직 셀(C1)은 상기 소자 분리막(ST)에 의하여 인접 로직 셀들(C2, C3, C4)과 분리될 수 있다. 상기 소자 분리막(ST)은 PMOSFET 영역(PR)과 NMOSFET 영역(NR)사이를 분리하는 제1 소자 분리막(ST1), 상기 제1 로직 셀(C1)을 인접 로직 셀들(C2, C3, C4)과 분리하는 제2 소자 분리막(ST2)을 포함할 수 있다. 상기 제1 소자 분리막(ST1)과 상기 제2 소자 분리막(ST2)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 상기 소자 분리막(ST)은 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 일 예로, 상기 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다.
일 실시예에 따르면, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제1 소자 분리막(ST1)을 사이에 두고 y 방향으로 이격될 수 있다. 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 각각 하나의 영역으로 도시되어 있으나, 이와 달리, 상기 제1 소자 분리막(ST1)에 의하여 분리된 복수의 영역들을 포함할 수 있다.
상기 제1 로직 셀(C1)은 상기 기판(100) 상에 제공되고 x 방향으로 연장되는 복수의 활성 패턴들(AP)을 포함할 수 있다. 상기 활성 패턴들(AP)은 y 방향을 따라 배열될 수 있다. 일 실시예에 따르면, 상기 활성 패턴들(AP)의 각각의 양 측에 x 방향으로 연장되는 제3 소자 분리막들(ST3)이 배치될 수 있다. 일 실시예에 따르면, 상기 활성 패턴들(AP)의 각각은 상기 제3 소자 분리막들(ST3)에 의해 노출된 상부 영역(이하, 활성 핀(AF))을 가질 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 일 예로, 상기 활성 패턴들(AP)의 상면들은 상기 제3 소자분리막들(ST3)의 상면들과 실질적으로 공면을 이룰 수 있다.
상기 제1, 제2, 및 제3 소자 분리막들(ST1, ST2, ST3)은 각각 상기 기판(100)의 상면에 수직한 방향으로의 깊이(depth)를 가질 수 있다. 일 실시예에 따르면, 상기 제3 소자분리막들(ST3)은 상기 제1 및 제2 소자 분리막들(ST1, ST2)보다 얕은 깊이를 가질 수 있다. 이 경우, 상기 제3 소자 분리막들(ST3)은 상기 제1 및 제2 소자 분리막들(ST1, ST2)과 별도의 공정에 의하여 형성될 수 있다. 다른 실시예에 따르면, 상기 제3 소자 분리막들(ST3)은 상기 제1 및 제2 소자 분리막들(ST1, ST2)과 동시에 형성될 수 있고, 실질적으로 동일한 깊이를 가질 수 있다.
상기 활성 패턴들(AP)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 제공될 수 있다. 도시된 바와 같이, 상기 활성 패턴들(AP)은 각 활성 영역들(PR, NR) 상에 각각 3개씩 배치될 수 있으나, 이에 한정되지 않는다.
상기 제1 로직 셀(C1)은 논리 회로들이 배치되는 회로 영역(CR) 및 상기 논리 회로들을 단순히 연결하는 점퍼(jumper)가 배치되는 점퍼 영역(JR)을 포함할 수 있다. 상기 회로 영역(CR) 및 상기 점퍼 영역(JR)은 각각 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 포함할 수 있다.
상기 활성 패턴들(AP) 상에 상기 활성 패턴들(AP)과 교차하여 y 방향으로 연장되는 게이트 전극들(G1, G2)이 제공될 수 있다. 상기 게이트 전극들(G1, G2)은 상기 점퍼 영역(JR)에 배치되는 제1 게이트 전극(G1), 및 상기 회로 영역(CR)에 배치되는 제2 게이트 전극(G2)을 포함할 수 있다. 상기 제1 게이트 전극(G1)과 상기 제2 게이트 전극(G2)은 x 방향으로 서로 이격될 수 있다.
상기 게이트 전극들(G1, G2)의 각각은 y 방향으로 연장되어 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역을 가로지를 수 있다. 상기 게이트 전극들(G1, G2)의 각각의 아래에 게이트 절연 패턴(GI)이 제공될 수 있고, 상기 게이트 전극들(G1, G2)의 각각의 위에 캐핑 패턴(GP)이 제공될 수 있다. 상기 게이트 전극들(G1, G2)의 각각의 양 측에 게이트 스페이서들(GS)이 제공될 수 있다. 상기 게이트 전극들(G1, G2)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 캐핑 패턴(GP) 및 상기 게이트 스페이서들(GS)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극들(G1, G2)의 각각의 양 측에 위치하는 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 제공될 수 있다. 도 3a에 도시된 바와 같이, 상기 소스/드레인 영역들(SD)은 상기 활성 핀들(AF) 내에 한정될 수 있으나, 이와 달리 상기 제3 소자 분리막들(ST3) 사이로 연장될 수 있다. 상기 PMOSFET 영역(PR) 내의 상기 소스/드레인 영역들(SD)은 p형 불순물 영역들일 수 있고, 상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)은 n형 불순물 영역들일 수 있다. 상기 게이트 전극들(G1, G2)의 각각의 아래에 위치하고, 상기 게이트 전극들(G1, G2)의 각각과 중첩하는 상기 활성 패턴들(AP)의 부분들(일 예로, 상기 활성 핀들(AF)의 부분들)은 채널 영역으로 이용될 수 있다.
일 실시예에 따르면, 상기 게이트 전극들(G1, G2)의 각각의 양 측에 연결도전 패턴들(TS)이 제공될 수 있다. 상기 PMOSFET 영역(PR)에서, 상기 연결 도전 패턴들(TS)의 각각은, 상기 제3 소자분리막(ST3)을 사이에 두고 y 방향으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 전기적으로 연결할 수 있다. 상기 연결 도전 패턴들(TS)은 상기 소스/드레인 영역들(SD)에 직접 접할 수 있다. 상기 NMOSFET 영역(NR)의 상기 소스/드레인 영역들(SD)도 동일한 방식으로 상기 연결 도전 패턴들(TS)에 의하여 연결될 수 있다. 즉, 상기 NMOSFET 영역(NR)에서, 상기 연결 도전 패턴들(TS)의 각각은 y 방향으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 전기적으로 연결할 수 있다.
상기 연결 도전 패턴들(TS)은 금속-실리사이드를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴들(TS)은 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다. 상기 연결 도전 패턴들(TS)은 금속층을 더 포함할 수 있다. 일 예로, 상기 금속층은 티타늄, 탄탈륨, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴들(TS)은 금속-실리사이드 층 및 상기 금속-실리사이드 층 상의 금속층을 포함할 수 있다.
상기 기판(100) 상에 상기 게이트 전극들(G1, G2) 및 상기 연결 도전 패턴들(TS)을 덮는 제1 층간 절연막(110)이 제공될 수 있다. 일 실시예에 따르면, 상기 연결 도전 패턴들(TS)의 상면들은 상기 제1 층간 절연막(110)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 1, 도 2, 도 3a, 도 3b, 도 3c, 및 도 4를 참조하면, 상기 점퍼 영역(JR)에, 상기 제1 게이트 전극(G1)의 상면과 접하고, 상기 제1 게이트 전극(G1)의 양 측에 제공되는 상기 연결 도전 패턴들(TS)에 접하는 연결 콘택(CC)이 제공될 수 있다. 상기 연결 콘택(CC)은 상기 점퍼 영역(JR) 내 상기 PMOSFET 영역(PR) 및/또는 NMOSFET 영역(NR)에 제공될 수 있다.
상기 연결 콘택(CC)은 상기 제1 게이트 전극(G1)의 양 측에 제공되는 상기 연결 도전 패턴들(TS)을 통하여 상기 제1 게이트 전극(G1) 양 측의 상기 소스/드레인 영역들(SD)과 연결될 수 있다. 즉, 상기 연결 콘택(CC)은 상기 제1 게이트 전극(G1) 및 상기 제1 게이트 전극(G1)의 양 측에 제공되는 상기 연결 도전 패턴들(TS)과 공통적으로 연결될 수 있다. 그 결과, 상기 제1 게이트 전극(G1) 및 상기 제1 게이트 전극(G1) 양 측의 상기 소스/드레인 영역들(SD)은 등전위 상태일 수 있다. 이에 따라, 상기 제1 게이트 전극(G1)은 논리 회로를 구성하지 않는 더미 게이트 전극일 수 있고, 상기 연결 콘택(CC)은 상기 회로 영역(CR) 내에 제공되는 논리 회로들을 단순히 연결하는 점퍼로 기능할 수 있다.
일 실시예에 따르면, 상기 연결 콘택(CC)은 상기 제1 게이트 전극(G1)의 양 측에 배치되는 제1 서브 콘택들(CA1) 및 상기 제1 서브 콘택들(CA1)을 서로 연결하는 제2 서브 콘택(CB1)을 포함할 수 있다. 상기 제1 서브 콘택들(CA1)은 상기 제1 게이트 전극(G1)으로부터 이격될 수 있다. 상기 제2 서브 콘택(CB1)은 상기 제1 게이트 전극(G1)의 상기 상면과 접할 수 있고, 상기 제2 서브 콘택(CB1)의 양 단은 상기 제1 서브 콘택들(CA1)과 각각 중첩할 수 있다. 상기 연결 콘택(CC)은 상기 제1 게이트 전극(G1) 양 측의 상기 연결 도전 패턴들(TS)을 통하여 상기 제1 게이트 전극(G1) 양 측의 상기 소스/드레인 영역들(SD)과 연결될 수 있다. 일 단면의 관점에서, 상기 제1 서브 콘택들(CA1)의 상면들은 상기 제2 서브 콘택(CB1)의 상면과 실질적으로 동일 레벨에 위치할 수 있다. 상기 제1 서브 콘택들(CA1) 및 상기 제2 서브 콘택(CB1)은 동일한 물질을 포함할 수 있고, 서로 연결되어 일체(one body)를 이룰 수 있다. 상기 제1 서브 콘택들(CA1) 및 상기 제2 서브 콘택(CB1)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 연결 도전 패턴들(TS)은 상기 제1 및 제2 서브 콘택들(CA1, CB1)과 다른 물질을 포함할 수 있다. 일 예로, 상기 제1 서브 콘택들(CA1) 및 상기 제2 서브 콘택(CB1)은 텅스텐을 포함할 수 있고, 상기 연결 도전 패턴들(TS)은 금속 실리사이드를 포함할 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 제1 서브 콘택들(CA1)의 각각은 y 방향으로 연장되는 바(bar) 형태를 가질 수 있고, 상기 제2 서브 콘택(CB1)은 x 방향으로 연장되는 바(bar) 형태를 가질 수 있다. 상기 제1 서브 콘택들(CA1)의 각각은 y 방향에 따른 제1 폭(W1)을 가질 수 있고, 상기 제2 서브 콘택(CB1)은 y 방향에 따른 제2 폭(W2)을 가질 수 있다. 상기 제1 폭(W1)은 상기 제2 폭(W2)보다 클 수 있다.
도 1, 도 2, 도 3a, 도 3b, 도 3c, 및 도 5를 참조하면, 상기 회로 영역(CR)의 상기 제2 게이트 전극(G2)의 양 측에 소스/드레인 콘택들(CA2)이 제공될 수 있다. 상기 소스/드레인 콘택들(CA2)은 상기 연결 도전 패턴들(TS)을 통하여 상기 제2 게이트 전극(G2) 양 측의 상기 소스/드레인 영역들(SD)과 연결될 수 있다. 상기 소스/드레인 콘택들(CA2)은 다양한 형상을 가질 수 있다. 일 예로, 평면적 관점에서, 상기 상기 소스/드레인 콘택들(CA2) 중 일부는 y 방향으로 연장되는 바(bar) 형태를 가질 수 있다. 도시되지 않았지만, 상기 상기 소스/드레인 콘택들(CA2) 중 일부는 상기 PMOSFET 영역(PR)의 상기 소스/드레인 영역들(SD)과 상기 NMOSFET 영역(NR)의 상기 소스/드레인 영역들(SD)을 연결하도록 상기 소자 분리막(ST) 상으로 연장될 수 있다.
도 4 및 도 5를 참조하면, 평면적 관점에서, 상기 제1 서브 콘택들(CA1)의 각각은 x 방향에 따른 제3 폭(W3)을 가질 수 있고, 상기 소스/드레인 콘택들(CA2)의 각각은 x 방향에 따른 제4 폭(W4)을 가질 수 있다. 일 실시예에 따르면, 상기 제3 폭(W3) 및 상기 제4 폭(W4)은 실질적으로 동일할 수 있다.
도 1, 도 2, 도 3a, 도 3b, 도 3c, 및 도 5를 다시 참조하면, 상기 소스/드레인 콘택들(CA2)은 상기 제1 서브 콘택들(CA1)과 동일한 물질을 포함할 수 있다. 상기 소스/드레인 콘택들(CA2)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일 단면의 관점에서, 상기 소스/드레인 콘택들(CA2)의 상면들은 상기 제1 서브 콘택들(CA1)의 상기 상면들과 실질적으로 동일 레벨에 위치할 수 있다.
상기 제2 게이트 전극(G2) 상에, 상기 제2 게이트 전극(G2)과 전기적으로 연결되는 게이트 콘택(CB2)이 제공될 수 있다. 상기 게이트 콘택(CB2)은 상기 제2 게이트 전극(G2)의 상면과 접할 수 있다. 상기 게이트 콘택(CB2)의 상면은 상기 소스/드레인 콘택들(CA2)의 상면들과 실질적으로 동일 레벨에 위치할 수 있다. 더하여, 상기 게이트 콘택(CB2)의 상기 상면은 상기 제2 서브 콘택(CB1)의 상기 상면과 실질적으로 동일 레벨에 위치할 수 있다. 일 실시예에 따르면, 상기 연결 콘택(CC)의 상면, 상기 소스/드레인 콘택들(CA2)의 상기 상면들, 및 상기 게이트 콘택(CB2)의 상기 상면은 실질적으로 동일 레벨에 위치할 수 있다.
상기 게이트 콘택(CB2)은 상기 제2 서브 콘택(CB1)과 동일한 물질을 포함할 수 있다. 상기 게이트 콘택(CB2)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 상기 연결 콘택(CC), 상기 소스/드레인 콘택들(CA2), 및 상기 게이트 콘택(CB2)은 동일한 물질을 포함할 수 있다. 상기 연결 도전 패턴들(TS)은 상기 소스/드레인 콘택들(CA2) 및 상기 게이트 콘택(CB2)과 다른 물질을 포함할 수 있다. 일 예로, 상기 소스/드레인 콘택들(CA2) 및 상기 게이트 콘택(CB2)은 텅스텐을 포함할 수 있고, 상기 연결 도전 패턴들(TS)은 금속 실리사이드를 포함할 수 있다.
도 4 및 도 5를 다시 참조하면, 평면적 관점에서, 상기 게이트 콘택(CB2)은 y 방향에 따른 제5 폭(W5)을 가질 수 있다. 일 실시예에 따르면, 상기 제2 서브 콘택(CB1)의 상기 제2 폭(W2) 및 상기 제5 폭(W5)은 실질적으로 동일할 수 있다.
도 1, 도 2, 도 3a, 도 3b, 및 도 3c를 다시 참조하면, 상기 기판(100) 상에 상기 연결 콘택(CC), 상기 소스/드레인 콘택들(CA2), 및 상기 게이트 콘택(CB2)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 상기 연결 콘택(CC), 상기 소스/드레인 콘택들(CA2), 및 상기 게이트 콘택(CB2)의 상기 상면들은 상기 제2 층간 절연막(120)의 상면과 실질적으로 동일 레벨에 위치할 수 있다.
도시되지 않았지만, 상기 기판(100) 상에 상기 소스/드레인 콘택들(CA2) 및 상기 게이트 콘택(CB2)에 전기적으로 연결되는 배선들이 제공될 수 있다. 상기 배선들은 상기 소스/드레인 콘택들(CA2) 및 상기 게이트 콘택(CB2)을 통하여 상기 회로 영역(CR)의 상기 소스/드레인 영역들(SD) 및 상기 제2 게이트 전극(G2)에 전압을 인가할 수 있다. 즉, 상기 제2 게이트 전극(G2) 및 상기 제2 게이트 전극(G2) 양 측의 상기 소스/드레인 영역들(SD)은 논리 회로를 구성할 수 있다.
도 6a 내지도 8a는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 도 6b 내지도 8b는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도들이다. 도 6c 내지도 8c는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'에 대응하는 단면도들이다.
도 2, 도 6a, 도 6b, 및 도 6c를 참조하면, 기판(100) 상에 제1 소자 분리막(ST1) 및 제2 소자 분리막(ST2)이 형성될 수 있다. 상기 기판(100)은 일 예로, 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 상기 제1 소자 분리막(ST1)은 x 방향으로 연장되어 제1 로직 셀(C1)의 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 분리할 수 있다. 상기 제2 소자 분리막(ST2)은 x 방향으로 연장되어 상기 제1 로직 셀(C1)과 인접 셀들을 분리할 수 있다. 상기 제1 소자 분리막(ST1) 및 상기 제2 소자 분리막(ST2)은 상기 기판(100)의 상면에 수직한 방향으로의 깊이를 가질 수 있고, 상기 제2 소자 분리막(ST2)의 깊이는 상기 제1 소자 분리막(ST1)의 깊이보다 클 수 있다. 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있다.
상기 기판(100) 상에 제3 소자 분리막(ST3)이 형성될 수 있다. 상기 제3 소자 분리막(ST3)은 x 방향으로 연장되어 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR)에 활성 패턴들(AP)을 정의할 수 있다. 일 예로, 상기 활성 패턴들(AP)의 각각은 상기 제3 소자 분리막(ST3)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 가질 수 있다. 상기 제3 소자 분리막(ST3)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있다. 상기 제3 소자 분리막(ST3)은 상기 기판(100)의 상면에 수직한 방향으로의 깊이를 가질 수 있고, 상기 제3 소자 분리막(ST3)의 상기 깊이는 상기 제1 및 제2 소자 분리막들(ST1, ST2)의 상기 깊이들보다 작을 수 있다. 다른 실시예에 따르면, 상기 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)은 동시에 형성되어 동일한 깊이를 가질 수 있다. 상기 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)은 실리콘 산화막을 포함할 수 있다.
상기 기판(100) 상에 상기 활성 패턴들(AP)과 교차하여 y 방향으로 연장되는 게이트 전극들(G1, G2)이 형성될 수 있다. 상기 게이트 전극들(G1, G2)은 상기 제1 로직 셀(C1)의 점퍼 영역(JR)에 형성되는 제1 게이트 전극(G1), 및 상기 제1 로직 셀(C1)의 회로 영역(CR)에 형성되는 제2 게이트 전극(G2)을 포함할 수 있다. 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2)은 x 방향으로 서로 이격될 수 있다.
상기 게이트 전극들(G1, G1)의 각각과 상기 기판(100) 사이에 게이트 절연 패턴(GI)이 형성될 수 있고, 상기 게이트 전극들(G1, G2)의 각각 상에 캐핑 패턴(GP)이 형성될 수 있다. 상기 게이트 전극들(G1, G2), 상기 게이트 절연 패턴(GI), 및 상기 캐핑 패턴(GP)을 형성하는 것은, 상기 기판(100) 상에 게이트 절연막, 게이트 막, 및 캐핑막을 형성한 후, 패터닝 공정을 수행하여 형성될 수 있다. 상기 게이트 절연막은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 게이트 막은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 캐핑막은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연막, 상기 게이트 막, 및 상기 캐핑막은 화학 기상 증착 및/또는 스퍼터링 공정에 의하여 형성될 수 있다. 더하여, 상기 게이트 전극들(G1, G2)의 각각의 양 측에 게이트 스페이서들(GS)이 형성될 수 있다. 상기 게이트 스페이서들(GS)은 상기 게이트 전극들(G1, G2)을 덮는 스페이서 막을 형성한 후, 상기 스페이서 막을 이방성 식각하여 형성될 수 있다. 상기 스페이서 막은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극들(G1, G2)이 형성된 결과물 상에 이온 주입 공정이 수행되어 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 게이트 전극들(G1, G2)의 각각의 양 측의 상기 활성 패턴들(AP)에 형성될 수 있다. 상기 게이트 전극들(G1, G2)의 각각의 아래에 배치되어 상기 게이트 전극들(G1, G2)의 각각과 중첩하는 상기 활성 패턴들(AP)의 부분들에는 상기 소스/드레인 영역들(SD)이 형성되지 않을 수 있다. 상기 PMOSFET 영역(PR)에서, 상기 소스/드레인 영역들(SD)은 p형 불순물을 주입하여 형성될 수 있고, 상기 NMOSFET 영역(NR)에서, 상기 소스/드레인 영역들(SD)은 n형 불순물을 주입하여 형성될 수 있다.
상기 기판(100) 상에 상기 게이트 전극들(G1, G2)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 상기 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)과 연결되는 연결 도전 패턴들(TS)이 형성될 수 있다. 상기 연결 도전 패턴들(TS)을 형성하는 것은, 상기 제1 층간 절연막(110)을 관통하여 상기 게이트 전극들(G1, G2)의 각각의 양 측의 상기 활성 패턴들(AP)을 노출하는 리세스 영역들(R1)을 형성하는 것, 및 상기 리세스 영역들(R1)을 채우는 도전 물질을 형성하는 것, 및 상기 제1 층간 절연막(110)이 노출될 때까지 상기 도전 물질을 평탄화하는 것을 포함할 수 있다. 상기 연결 도전 패턴들(TS)은 금속-실리사이드를 포함할 수 있다. 일 예로 상기 연결 도전 패턴들(TS)은 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다. 상기 연결 도전 패턴들(TS)은 금속층을 더 포함할 수 있다. 일 예로, 상기 금속층은 티타늄, 탄탈륨, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴들(TS)은 금속-실리사이드 층 및 상기 금속-실리사이드 층 상의 금속층을 포함할 수 있다.
상기 PMOSFET 영역(PR)에서, 상기 연결 도전 패턴들(TS)의 각각은 상기 제3 소자 분리막(ST3)을 사이에 두고 y 방향으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다. 상기 NMOSFET 영역(NR)의 상기 소스/드레인 영역들(SD)도 동일한 방식으로 상기 연결 도전 패턴들(TS)에 의하여 연결될 수 있다. 즉, 상기 NMOSFET 영역(NR)에서, 상기 연결 도전 패턴들(TS)의 각각은 상기 제3 소자 분리막(ST3)을 사이에 두고 y 방향으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다. 상기 연결 도전 패턴들(TS)은 상기 게이트 전극들(G1, G2)의 상면들보다 높은 상면을 가지도록 형성될 수 있다.
도 2, 도 7a, 도 7b, 및 도 7c를 참조하면, 상기 연결 도전 패턴들(TS)이 형성된 결과물 상에 제2 층간 절연막(120)이 형성될 수 있다. 상기 제2 층간 절연막(120)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 점퍼 영역(JR)의 상기 제2 층간 절연막(120)을 패터닝하여 상기 제1 게이트 전극(G1) 양 측의 상기 연결 도전 패턴들(TS)을 노출하는 제1 서브 콘택 홀들(H1)이 형성될 수 있다. 더하여, 상기 회로 영역(CR)의 상기 제2 층간 절연막(120)을 패터닝하여 상기 제2 게이트 전극(G2) 양 측의 상기 연결 도전 패턴들(TS)을 노출하는 소스/드레인 콘택 홀들(H2)이 형성될 수 있다. 상기 제1 서브 콘택 홀들(H1) 및 상기 소스/드레인 콘택 홀들(H2)은 동시에 형성될 수 있다. 상기 제1 서브 콘택 홀들(H1) 및 상기 소스/드레인 콘택 홀들(H2)의 각각은 상기 연결 도전 패턴들(TS)의 각각의 상면을 따라 연장될 수 있다. 일 실시예에 따르면, 상기 제1 서브 콘택 홀들(H1) 및 상기 소스/드레인 콘택 홀들(H2)의 각각은 y 방향으로 연장될 수 있다. 상기 제1 서브 콘택 홀들(H1)의 각각은 x 방향에 따른 내측벽 사이의 거리인 제6 폭(W6)을 가질 수 있고, 상기 소스/드레인 콘택 홀들(H2)의 각각은 x 방향에 따른 내측벽 사이의 거리인 제7 폭(W7)을 가질 수 있다. 일 실시예에 따르면, 상기 제6 폭(W6)은 상기 제7 폭(W7)과 실질적으로 동일할 수 있다.
도 2, 도 8a, 도 8b, 및 도 8c를 참조하면, 상기 제2 층간 절연막(120) 상에 상기 제1 서브 콘택 홀들(H1) 및 상기 소스/드레인 콘택 홀들(H2)을 채우는 마스크 막(M)이 형성될 수 있다. 상기 마스크 막(M)은 일 예로, 에스오에이치(SOH) 물질을 포함할 수 있다.
상기 점퍼 영역(JR)의 상기 마스크 막(M)을 패터닝하여 상기 제1 게이트 전극(G1)의 상면을 노출하는 제2 서브 콘택 홀(H3)이 형성될 수 있다. 상기 패터닝 공정은, 상기 제1 게이트 전극(G1)의 상기 상면이 노출될 때까지, 상기 마스크 막(M), 상기 제1 및 제2 층간 절연막들(110, 120), 및 상기 캐핑 패턴(GP)을 식각하는 것을 포함할 수 있다. 상기 제2 서브 콘택 홀(H3)은 x 방향으로 연장되어 상기 제1 서브 콘택 홀들(H1)과 연결되도록 형성될 수 있다. 평면적 관점에서, 상기 제2 서브 콘택 홀(H3)의 양 단은 각각 상기 제1 서브 콘택 홀들(H1)의 각각과 중첩될 수 있다. 더하여, 상기 회로 영역(CR)의 상기 마스크 막(M)을 패터닝하여 상기 제2 게이트 전극(G2)의 상면을 노출하는 게이트 콘택 홀(H4)이 형성될 수 있다. 상기 제2 서브 콘택 홀(H3) 및 상기 게이트 콘택 홀(H4)은 동시에 형성될 수 있다. 상기 게이트 콘택홀(H4)은 상기 소스/드레인 콘택 홀들(H2)로부터 이격될 수 있다.
상기 제2 서브 콘택 홀(H3)은 y 방향에 따른 내측벽 사이의 거리인 제8 폭(W8)을 가질 수 있고, 상기 게이트 콘택 홀(H4)은 y 방향에 따른 내측벽 사이의 거리인 제9 폭(W9)을 가질 수 있다. 일 실시예에 따르면, 상기 제8 폭(W8)은 상기 제9 폭(W9)과 실질적으로 동일할 수 있다.
도 2, 도 3a, 도 3b, 및 도 3c를 다시 참조하면, 먼저, 상기 마스크 막(M)이 제거될 수 있다. 상기 마스크 막(M)을 제거하는 것은, 애싱 및/또는 스트립 공정을 이용하여 수행될 수 있다. 이 후, 상기 제2 층간 절연막(120) 상에 상기 홀들(H1, H2, H3, H4)을 채우는 도전막이 형성될 수 있다. 상기 도전막은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 제2 층간 절연막(120)이 노출될 때까지 상기 도전막을 평탄화하여, 상기 제1 서브 콘택 홀들(H1), 상기 제2 서브 콘택 홀(H3), 상기 소스/드레인 콘택 홀들(H2), 및 상기 게이트 콘택 홀(H4) 내에 제1 서브 콘택들(CA1), 제2 서브 콘택(CB1), 소스/드레인 콘택들(CA2), 및 게이트 콘택(CB2)이 각각 형성될 수 있다. 상기 제1 서브 콘택들(CA1)은 상기 제2 서브 콘택(CB1)에 의해 서로 연결될 수 있고, 상기 제1 및 제2 서브 콘택들(CA1, CB1)은 서로 연결되어 일체를 이룰 수 있다. 상기 제1 및 제2 서브 콘택들(CA1, CB1)은 연결 콘택(CC)으로 정의될 수 있다.
도시되지 않았지만, 상기 제2 층간 절연막(120) 상에 상기 콘택들(CC, CA2, CB2)을 덮는 제3 층간 절연막이 형성될 수 있다. 상기 제3 층간 절연막을 관통하여 상기 소스/드레인 콘택들(CA2) 및 상기 게이트 콘택(CB2)에 전기적으로 연결되는 배선들이 형성될 수 있다.
<제1 실시예의 일 변형예 >
도 9a는 본 발명의 제1 실시예의 일 변형예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다. 도 9b는 본 발명의 제1 실시예의 일 변형예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 2의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도이다. 도 2의 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'에 대응하는, 본 발명의 제1 실시예의 일 변형예에 따른 반도체 소자의 단면도는 도 3c와 동일하다. 설명의 간소화를 위해, 도 1, 도 2, 도 3a 내지 도 3c, 도 4, 및 도 5를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 중복되는 설명은 생략될 수 있다.
도 1, 도 2, 도 9a, 도 9b, 및 도 3c를 참조하면, 기판(100) 상에 x 방향으로 연장되고 y 방향으로 배열되는 활성 패턴들(AP)이 제공될 수 있다. 상기 활성 패턴들(AP) 상에 상기 활성 패턴들(AP)과 교차하여 y 방향으로 연장되는 게이트 전극들(G1, G2)이 제공될 수 있다. 상기 게이트 전극들(G1, G2)은 점퍼 영역(JR)에 배치되는 제1 게이트 전극(G1), 및 회로 영역(CR)에 배치되는 제2 게이트 전극(G2)을 포함할 수 있다. 상기 제1 게이트 전극(G1)과 상기 제2 게이트 전극(G2)은 x 방향으로 서로 이격될 수 있다. 상기 게이트 전극들(G1, G2)의 각각의 양 측에 위치하는 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 제공될 수 있다.
상기 게이트 전극들(G1, G2)의 각각의 양 측에 연결도전 패턴들(TS)이 제공될 수 있다. 상기 연결 도전 패턴들(TS)의 각각은, y 방향으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 전기적으로 연결할 수 있다.
상기 기판(100) 상에 상기 게이트 전극들(G1, G2) 및 상기 연결 도전 패턴들(TS)을 덮는 제1 층간 절연막(110)이 제공될 수 있다. 일 실시예에 따르면, 상기 연결 도전 패턴들(TS)의 상면들은 상기 제1 층간 절연막(110)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 점퍼 영역(JR)에, 상기 제1 게이트 전극(G1)의 상면과 접하고, 상기 제1 게이트 전극(G1)의 양 측에 제공되는 상기 소스/드레인 영역들(SD)과 연결되는 연결 콘택(CC)이 제공될 수 있다. 상기 연결 콘택(CC)은 상기 제1 게이트 전극(G1)의 양 측에 제공되는 상기 연결 도전 패턴들(TS)을 통하여 상기 제1 게이트 전극(G1) 양 측의 상기 소스/드레인 영역들(SD)과 연결될 수 있다. 즉, 상기 연결 콘택(CC)은 상기 제1 게이트 전극(G1) 및 상기 제1 게이트 전극(G1)의 양 측에 제공되는 상기 연결 도전 패턴들(TS)과 공통적으로 연결될 수 있다. 본 실시예에 따르면, 평면적 관점에서, 상기 연결 콘택(CC)은 x 방향으로 연장되는 바 형태를 가질 수 있다. 즉, 상술한 본 발명의 제1 실시예와 달리, 상기 연결 콘택(CC)은 상기 제1 게이트 전극(G1)의 양 측에 제공되고, y 방향으로 연장되는 바 형태를 갖는 상기 제1 서브 콘택들(CA1)을 포함하지 않을 수 있다.
상기 회로 영역(CR)의 상기 제2 게이트 전극(G2)의 양 측에 소스/드레인 콘택들(CA2)이 제공될 수 있다. 상기 소스/드레인 콘택들(CA2)은 상기 연결 도전 패턴들(TS)을 통하여 상기 제2 게이트 전극(G2) 양 측의 상기 소스/드레인 영역들(SD)과 연결될 수 있다. 상기 제2 게이트 전극(G2) 상에, 상기 제2 게이트 전극(G2)과 전기적으로 연결되는 게이트 콘택(CB2)이 제공될 수 있다. 상기 연결 콘택(CC)의 상면, 상기 소스/드레인 콘택들(CA2)의 상면들, 및 상기 게이트 콘택(CB2)의 상면은 실질적으로 동일 레벨에 위치할 수 있다.
도 4 및 도 5를 다시 참조하면, 상기 연결 콘택(CC)은 y 방향에 따른 제2 폭(W2)을 가질 수 있고, 상기 게이트 콘택(CB2)은 y 방향에 따른 제5 폭(W5)을 가질 수 있다. 일 실시예에 따르면, 상기 제2 폭(W2) 및 상기 제5 폭(W5)은 실질적으로 동일할 수 있다.
도 10a 및 도 11a는 본 발명의 제1 실시예의 일 변형예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 도 10b 내지도 11b는 본 발명의 제1 실시예의 일 변형예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도들이다. 도 2의 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'에 대응하는, 본 발명의 제1 실시예의 일 변형예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들은 도 7c 및 도 8c와 동일하다. 도 6a 내지 도 6c, 도 7a 내지 도 7c, 및 도 8a 내지 도 8c를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 중복되는 설명은 생략될 수 있다.
먼저, 도 2, 도 6a, 도 6b, 및 도 6c를 참조하여 설명한 바와 같이, 기판(100) 상에 제1 로직 셀(C1)의 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 분리하는 제1 소자 분리막(ST1), 상기 제1 로직 셀(C1)과 인접 셀들을 분리하는 제2 소자 분리막(ST2), 및 x 방향으로 연장되는 활성 패턴들(AP)을 정의하는 제3 소자 분리막(ST3)이 형성될 수 있다. 상기 기판(100) 상에 상기 활성 패턴들(AP)과 교차하여 y 방향으로 연장되는 게이트 전극들(G1, G2)이 형성될 수 있다. 상기 게이트 전극들(G1, G2)은 상기 제1 로직 셀(C1)의 점퍼 영역(JR)에 형성되는 제1 게이트 전극(G1), 및 상기 제1 로직 셀(C1)의 회로 영역(CR)에 형성되는 제2 게이트 전극(G2)을 포함할 수 있다. 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2)은 x 방향으로 서로 이격될 수 있다. 소스/드레인 영역들(SD)이 상기 게이트 전극들(G1, G2)의 각각의 양 측의 상기 활성 패턴들(AP)에 형성될 수 있다. 상기 기판(100) 상에 상기 게이트 전극들(G1, G2)을 덮는 제1 층간 절연막(110)이 형성될 수 있고, 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)과 연결되는 연결 도전 패턴들(TS)이 형성될 수 있다.
도 2, 도 10a, 도 10b, 및 도 7c를 참조하면, 상기 연결 도전 패턴들(TS)이 형성된 결과물 상에 제2 층간 절연막(120)이 형성될 수 있다. 상기 회로 영역(CR)의 상기 제2 층간 절연막(120)을 패터닝하여 상기 제2 게이트 전극(G2) 양 측의 상기 연결 도전 패턴들(TS)을 노출하는 소스/드레인 콘택 홀들(H2)이 형성될 수 있다. 본 실시예에 따르면, 도 7a 내지 도 7c를 참조하여 설명한 본 발명의 제1 실시예와 달리, 상기 점퍼 영역(JR)에서, 상기 제1 게이트 전극(G1) 양 측의 상기 연결 도전 패턴들(TS)을 노출하는 제1 서브 콘택 홀들(H1)을 형성하는 것은 생략될 수 있다.
도 2, 도 11a, 도 11b, 및 도 8c를 참조하면, 상기 제2 층간 절연막(120) 상에 상기 소스/드레인 콘택 홀들(H2)을 채우는 마스크 막(M)이 형성될 수 있다. 상기 점퍼 영역(JR)의 상기 마스크 막(M)을 패터닝하여 상기 제1 게이트 전극(G1)의 상면을 노출하는 콘택 홀(H3)이 형성될 수 있다. 상기 콘택 홀(H3)은 x 방향으로 연장되어 상기 제1 게이트 전극(G1) 양 측의 상기 연결 도전 패턴들(TS)의 상면들을 노출할 수 있다. 즉, 평면적 관점에서, 상기 콘택 홀(H3)의 양 단은 상기 연결 도전 패턴들(TS)과 각각 중첩될 수 있다. 더하여, 상기 회로 영역(CR)의 상기 마스크 막(M)을 패터닝하여 상기 제2 게이트 전극(G2)의 상면을 노출하는 게이트 콘택 홀(H4)이 형성될 수 있다. 상기 콘택 홀(H3) 및 상기 게이트 콘택 홀(H4)은 동시에 형성될 수 있다. 상기 콘택 홀(H3)은 y 방향에 따른 내측벽 사이의 거리인 제8 폭(W8)을 가질 수 있고, 상기 게이트 콘택 홀(H4)은 y 방향에 따른 내측벽 사이의 거리인 제9 폭(W9)을 가질 수 있다. 일 실시예에 따르면, 상기 제8 폭(W8)은 상기 제9 폭(W9)과 실질적으로 동일할 수 있다.
이 후의 공정은, 도 2, 도 3a, 도 3b, 및 도 3c를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 실질적으로 동일할 수 있다.
<제1 실시예의 다른 변형예 >
도 12a는 본 발명의 제1 실시예의 다른 변형예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다. 도 12b는 본 발명의 제1 실시예의 다른 변형예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 2의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도이다. 도 2의 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'에 대응하는, 본 발명의 제1 실시예의 다른 변형예에 따른 반도체 소자의 단면도는 도 3c와 동일하다. 설명의 간소화를 위해, 도 1, 도 2, 도 3a 내지 도 3c, 도 4, 및 도 5를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 중복되는 설명은 생략될 수 있다.
도 1, 도 2, 도 12a, 도 12b, 및 도 3c를 참조하면, 기판(100) 상에 x 방향으로 연장되고 y 방향으로 배열되는 활성 패턴들(AP)이 제공될 수 있다. 상기 활성 패턴들(AP) 상에 상기 활성 패턴들(AP)과 교차하여 y 방향으로 연장되는 게이트 전극들(G1, G2)이 제공될 수 있다. 상기 게이트 전극들(G1, G2)은 점퍼 영역(JR)에 배치되는 제1 게이트 전극(G1), 및 회로 영역(CR)에 배치되는 제2 게이트 전극(G2)을 포함할 수 있다. 상기 제1 게이트 전극(G1)과 상기 제2 게이트 전극(G2)은 x 방향으로 서로 이격될 수 있다. 상기 게이트 전극들(G1, G2)의 각각의 양 측에 위치하는 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 기판(100) 상에 상기 게이트 전극들(G1, G2)을 덮는 층간 절연막(110, 120)이 제공될 수 있다.
상기 점퍼 영역(JR)에, 상기 제1 게이트 전극(G1)의 상면과 접하고, 상기 제1 게이트 전극(G1)의 양 측에 제공되는 상기 소스/드레인 영역들(SD)과 연결되는 연결 콘택(CC)이 제공될 수 있다. 상기 연결 콘택(CC)은 상기 제1 게이트 전극(G1)의 양 측에 배치되는 제1 서브 콘택들(CA1) 및 상기 제1 서브 콘택들(CA1)을 서로 연결하는 제2 서브 콘택(CB1)을 포함할 수 있다. 상기 제1 서브 콘택들(CA1)의 각각은 상기 제1 게이트 전극(G1)으로부터 이격될 수 있다. 상기 제2 서브 콘택(CB1)은 상기 제1 게이트 전극(G1)의 상기 상면과 접할 수 있고, 상기 제2 서브 콘택(CB1)의 양 단은 상기 제1 서브 콘택들(CA1)과 각각 중첩할 수 있다. 본 실시예에 따르면, 상기 연결 콘택(CC)은 상기 제1 게이트 전극(G1) 양 측의 상기 소스/드레인 영역들(SD)과 직접 접촉할 수 있다. 즉, 본 발명의 제1 실시예와 달리, 상기 제1 게이트 전극(G1)의 양 측에 제공되는 연결 도전 패턴들(TS)은 생략될 수 있다.
상기 회로 영역(CR)의 상기 제2 게이트 전극(G2)의 양 측에 소스/드레인 콘택들(CA2)이 제공될 수 있다. 상기 소스/드레인 콘택들(CA2)의 각각은 상기 제2 게이트 전극(G2)의 일 측에 제공되는 상기 소스/드레인 영역들(SD)과 직접 접촉할 수 있다. 즉, 본 발명의 제1 실시예와 달리, 상기 제2 게이트 전극(G2)의 양 측에 제공되는 연결 도전 패턴들(TS)은 생략될 수 있다.
본 실시예에 따르면, 상기 게이트 전극들(G1, G2)의 각각의 양 측에 제공되는 상기 연결 도전 패턴들(TS)이 생략됨에 따라, 상기 연결 콘택(CC)은 상기 제1 게이트 전극(G1) 양 측의 상기 소스/드레인 영역들(SD)과 직접 접촉할 수 있고, 상기 소스/드레인 콘택들(CA2)은 상기 제2 게이트 전극(G2)의 양 측에 제공되는 상기 소스/드레인 영역들(SD)과 직접 접촉될 수 있다.
도 13a 및 도 14a는 본 발명의 제1 실시예의 다른 변형예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 도 13b 내지도 14b는 본 발명의 제1 실시예의 다른 변형예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도들이다. 도 2의 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'에 대응하는, 본 발명의 제1 실시예의 다른 변형예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들은 도 7c 및 도 8c와 동일하다. 도 6a 내지 도 6c, 도 7a 내지 도 7c, 및 도 8a 내지 도 8c를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 중복되는 설명은 생략될 수 있다.
도 2, 도 13a, 도 13b, 및 도 7c를 참조하면, 기판(100) 상에 제1 로직 셀(C1)의 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 분리하는 제1 소자 분리막(ST1), 상기 제1 로직 셀(C1)과 인접 셀들을 분리하는 제2 소자 분리막(ST2), 및 x 방향으로 연장되는 활성 패턴들(AP)을 정의하는 제3 소자 분리막(ST3)이 형성될 수 있다. 상기 기판(100) 상에 상기 활성 패턴들(AP)과 교차하여 y 방향으로 연장되는 게이트 전극들(G1, G2)이 형성될 수 있다. 상기 게이트 전극들(G1, G2)은 상기 제1 로직 셀(C1)의 점퍼 영역(JR)에 형성되는 제1 게이트 전극(G1), 및 상기 제1 로직 셀(C1)의 회로 영역(CR)에 형성되는 제2 게이트 전극(G2)을 포함할 수 있다. 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2)은 x 방향으로 서로 이격될 수 있다. 소스/드레인 영역들(SD)이 상기 게이트 전극들(G1, G2)의 각각의 양 측의 상기 활성 패턴들(AP)에 형성될 수 있다. 상기 기판(100) 상에 상기 게이트 전극들(G1, G2)을 덮는 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 형성될 수 있다.
상기 점퍼 영역(JR)의 상기 제1 및 제2 층간 절연막들(110, 120)을 패터닝하여 상기 제1 게이트 전극(G1) 양 측의 상기 소스/드레인 영역들(SD)을 노출하는 제1 서브 콘택 홀들(H1)이 형성될 수 있다. 더하여, 상기 회로 영역(CR)의 상기 제1 및 제2 층간 절연막들(110, 120)을 패터닝하여 상기 제2 게이트 전극(G2) 양 측의 상기 소스/드레인 영역들(SD)을 노출하는 소스/드레인 콘택 홀들(H2)이 형성될 수 있다. 상기 제1 서브 콘택 홀들(H1) 및 상기 소스/드레인 콘택 홀들(H2)은 동시에 형성될 수 있다. 본 실시예에 따르면, 상기 제1 서브 콘택 홀들(H1) 및 상기 소스/드레인 콘택 홀들(H2)은 상기 소스/드레인 영역들(SD)의 상면들을 노출하도록 형성될 수 있다.
상기 제1 서브 콘택 홀들(H1) 및 상기 소스/드레인 콘택 홀들(H2)의 각각은 y 방향으로 연장될 수 있다. 상기 제1 서브 콘택 홀들(H1)의 각각은 x 방향에 따른 내측벽 사이의 거리인 제6 폭(W6)을 가질 수 있고, 상기 소스/드레인 콘택 홀들(H2)의 각각은 x 방향에 따른 내측벽 사이의 거리인 제7 폭(W7)을 가질 수 있다. 일 실시예에 따르면, 상기 제6 폭(W6)은 상기 제7 폭(W7)과 실질적으로 동일할 수 있다.
도 2, 도 14a, 도 14b, 및 도 8c를 참조하면, 상기 제2 층간 절연막(120) 상에 상기 제1 서브 콘택 홀들(H1) 및 상기 소스/드레인 콘택 홀들(H2)을 채우는 마스크 막(M)이 형성될 수 있다. 상기 마스크 막(M)은 일 예로, 에스오에이치(SOH) 물질을 포함할 수 있다.
상기 점퍼 영역(JR)의 상기 마스크 막(M)을 패터닝하여 상기 제1 게이트 전극(G1)의 상면을 노출하는 제2 서브 콘택 홀(H3)이 형성될 수 있다. 상기 제2 서브 콘택 홀(H3)은 x 방향으로 연장되어 상기 제1 서브 콘택 홀들(H1)과 연결되도록 형성될 수 있다. 평면적 관점에서, 상기 제2 서브 콘택 홀(H3)의 양 단은 상기 제1 서브 콘택 홀들(H1)과 각각 중첩될 수 있다. 더하여, 상기 회로 영역(CR)의 상기 마스크 막(M)을 패터닝하여 상기 제2 게이트 전극(G2)의 상면을 노출하는 게이트 콘택 홀(H4)이 형성될 수 있다. 상기 게이트 콘택 홀(H4)은 상기 소스/드레인 콘택 홀들(H2)로부터 이격될 수 있다. 상기 제2 서브 콘택 홀(H3) 및 상기 게이트 콘택 홀(H4)은 동시에 형성될 수 있다.
상기 제2 서브 콘택 홀(H3)은 y 방향에 따른 내측벽 사이의 거리인 제8 폭(W8)을 가질 수 있고, 상기 게이트 콘택 홀(H4)은 y 방향에 따른 내측벽 사이의 거리인 제9 폭(W9)을 가질 수 있다. 일 실시예에 따르면, 상기 제8 폭(W8)은 상기 제9 폭(W9)과 실질적으로 동일할 수 있다.
이 후의 공정은, 도 2, 도 3a, 도 3b, 및 도 3c를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 실질적으로 동일할 수 있다.
<제2 실시예 >
도 15는 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 제1 로직 셀(C1)의 평면도이다. 도 16은 도 15의 Ⅱ-Ⅱ'에 따른 단면도이다. 도 15의 Ⅰ-Ⅰ', Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', 및 Ⅵ-Ⅵ'에 따른 단면도들은 도 3a, 도 3b, 및 도 3c에 도시된 도면들과 실질적으로 동일하다. 설명의 간소화를 위해, 도 1, 도 2, 도 3a 내지 도 3c, 도 4, 및 도 5를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 중복되는 설명은 생략될 수 있다.
도 15, 도 3a 내지 도 3c, 및 도 16을 참조하면, 기판(100) 상에 x 방향으로 연장되고 y 방향으로 배열되는 활성 패턴들(AP)이 제공될 수 있다. 상기 활성 패턴들(AP) 상에 상기 활성 패턴들(AP)과 교차하여 y 방향으로 연장되는 게이트 전극들(G1, G2)이 제공될 수 있다. 상기 게이트 전극들(G1, G2)은 점퍼 영역(JR)에 배치되는 제1 게이트 전극(G1), 및 회로 영역(CR)에 배치되는 제2 게이트 전극(G2)을 포함할 수 있다. 본 실시예에 따르면, 상기 제1 게이트 전극(G1)은 복수 개로 제공될 수 있다. 복수 개의 상기 게이트 전극들(G1)의 개수는 2개로 도시되었으나, 이에 한정되지 않는다. 복수 개의 상기 제1 게이트 전극들(G1)과 상기 제2 게이트 전극(G2)은 x 방향으로 서로 이격될 수 있다. 상기 게이트 전극들(G1, G2)의 각각의 양 측에 위치하는 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 제공될 수 있다.
상기 게이트 전극들(G1, G2)의 각각의 양 측에 연결도전 패턴들(TS)이 제공될 수 있다. 상기 연결 도전 패턴들(TS)의 각각은, y 방향으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 전기적으로 연결할 수 있다. 상기 기판(100) 상에 상기 게이트 전극들(G1, G2) 및 상기 연결 도전 패턴들(TS)을 덮는 제1 층간 절연막(110)이 제공될 수 있다.
복수 개의 상기 제1 게이트 전극들(G1)은 제1 게이트 전극 그룹(G1a)으로 정의될 수 있다. 상기 점퍼 영역(JR)에 상기 제1 게이트 전극들(G1)의 각각의 상면과 접하고, 상기 제1 게이트 전극 그룹(G1a)의 양 측에 제공되는 상기 소스/드레인 영역들(SD)과 연결되는 연결 콘택(CC)이 제공될 수 있다. 상기 연결 콘택(CC)은 상기 제1 게이트 전극들(G1) 사이의 상기 소스/드레인 영역들(SD)과도 연결될 수 있다. 상기 연결 콘택(CC)은 상기 제1 게이트 전극 그룹(G1a) 양 측에 제공되는 상기 연결 도전 패턴들(TS), 및 상기 제1 게이트 전극들(G1) 사이에 제공되는 상기 연결 도전 패턴들(TS)을 통하여 상기 소스/드레인 영역들(SD)과 연결될 수 있다. 즉, 상기 연결 콘택(CC)에 의해 복수 개의 상기 제1 게이트 전극들(G1), 상기 제1 게이트 전극 그룹(G1a) 양 측의 상기 소스/드레인 영역들(SD), 및 복수 개의 상기 제1 게이트 전극들(G1) 사이의 상기 소스/드레인 영역들(SD)은 등전위 상태일 수 있다. 이에 따라, 복수 개의 상기 제1 게이트 전극들(G1)은 논리 회로를 구성하지 않는 더미 게이트 전극들일 수 있고, 상기 연결 콘택(CC)은 논리 회로들을 단순히 연결하는 점퍼로 기능할 수 있다. 즉, 본 실시예에 따르면, 상기 점퍼 영역(JR)에 더미 게이트 전극에 해당하는 상기 제1 게이트 전극(G1)이 복수 개로 제공될 수 있고, 복수 개의 상기 제1 게이트 전극들(G1) 및 상기 제1 게이트 전극들(G1) 사이의 상기 소스/드레인 영역들(SD)은 상기 연결 콘택(CC)에 의해 서로 연결될 수 있다.
상기 연결 콘택(CC)은 상기 제1 게이트 전극 그룹(G1a)의 양 측 및 상기 제1 게이트 전극들(G1) 사이에 배치되는 제1 서브 콘택들(CA1), 및 상기 제1 서브 콘택들(CA1)을 서로 연결하는 제2 서브 콘택(CB1)을 포함할 수 있다. 상기 제1 서브 콘택들(CA1)은 각각 상기 제1 게이트 전극들(G1)로부터 이격될 수 있다. 상기 제2 서브 콘택(CB1)은 상기 제1 게이트 전극들(G1)의 각각의 상기 상면과 접할 수 있고, 상기 제1 서브 콘택들(CA1)과 중첩할 수 있다. 상기 제1 서브 콘택들(CA1) 및 상기 제2 서브 콘택(CB1)은 동일한 물질을 포함할 수 있고, 서로 연결되어 일체(one body)를 이룰 수 있다.
평면적 관점에서, 상기 제1 서브 콘택들(CA1)의 각각은 y 방향으로 연장되는 바(bar) 형태를 가질 수 있고, 상기 제2 서브 콘택(CB1)은 x 방향으로 연장되는 바(bar) 형태를 가질 수 있다.
도 17 및 도 18은 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 15의 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 도 15의 Ⅰ-Ⅰ', Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', 및 Ⅵ-Ⅵ'에 대응하는, 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들은, 도 7a 내지 도 7c, 도 8a 내지 도 8c에 도시된 도면들과 실질적으로 동일하다. 설명의 간소화를 위해, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 및 도 8a 내지 도 8c를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 중복되는 설명은 생략될 수 있다.
도 15, 도 7a 내지 도 7c, 및 도 17을 참조하면, 기판(100) 상에 활성 패턴들(AP)과 교차하여 y 방향으로 연장되는 게이트 전극들(G1, G2)이 형성될 수 있다. 상기 게이트 전극들(G1, G2)은 제1 로직 셀(C1)의 점퍼 영역(JR)에 형성되는 제1 게이트 전극(G1), 및 상기 제1 로직 셀(C1)의 회로 영역(CR)에 형성되는 제2 게이트 전극(G2)을 포함할 수 있다. 본 실시예에 따르면, 상기 제1 게이트 전극(G1)은 복수 개로 제공될 수 있다. 복수 개의 상기 제1 게이트 전극들(G1) 및 상기 제2 게이트 전극(G2)은 x 방향으로 서로 이격될 수 있다. 소스/드레인 영역들(SD)이 상기 게이트 전극들(G1, G2)의 각각의 양 측의 상기 활성 패턴들(AP)에 형성될 수 있다. 상기 기판(100) 상에 상기 게이트 전극들(G1, G2)을 덮는 제1 층간 절연막(110)이 형성될 수 있고, 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)과 연결되는 연결 도전 패턴들(TS)이 형성될 수 있다. 상기 연결 도전 패턴들(TS)이 형성된 결과물 상에 제2 층간 절연막(120)이 형성될 수 있다.
복수 개의 상기 제1 게이트 전극들(G1)은 제1 게이트 전극 그룹(G1a)으로 정의될 수 있다. 상기 점퍼 영역(JR)의 상기 제2 층간 절연막(120)을 패터닝하여 상기 제1 게이트 전극 그룹(G1a) 양 측의 상기 연결 도전 패턴들(TS), 및 복수 개의 상기 제1 게이트 전극들(G1) 사이의 상기 연결 도전 패턴들(TS)을 노출하는 제1 서브 콘택 홀들(H1)이 형성될 수 있다. 더하여, 상기 회로 영역(CR)의 상기 제2 층간 절연막(120)을 패터닝하여 상기 제2 게이트 전극(G2) 양 측의 상기 연결 도전 패턴들(TS)을 노출하는 소스/드레인 콘택 홀들(H2)이 형성될 수 있다. 상기 제1 서브 콘택 홀들(H1) 및 상기 소스/드레인 콘택 홀들(H2)은 동시에 형성될 수 있다. 상기 제1 서브 콘택 홀들(H1)의 각각은 x 방향에 따른 내측벽 사이의 거리인 제6 폭(W6)을 가질 수 있고, 상기 소스/드레인 콘택 홀들(H2)의 각각은 x 방향에 따른 내측벽 사이의 거리인 제7 폭(W7)을 가질 수 있다. 일 실시예에 따르면, 상기 제6 폭(W6)은 상기 제7 폭(W7)과 실질적으로 동일할 수 있다.
도 15, 도 8a 내지 도 8c, 및 도 18을 참조하면, 상기 제2 층간 절연막(120) 상에 상기 제1 서브 콘택 홀들(H1) 및 상기 소스/드레인 콘택 홀들(H2)을 채우는 마스크 막(M)이 형성될 수 있다. 상기 점퍼 영역(JR)의 상기 마스크 막(M)을 패터닝하여 상기 제1 게이트 전극들(G1)의 각각의 상면을 노출하는 제2 서브 콘택 홀(H3)이 형성될 수 있다. 평면적 관점에서, 상기 제2 서브 콘택 홀(H3)은 x 방향으로 연장되어 상기 제1 서브 콘택 홀들(H1)과 연결되도록 형성될 수 있다. 더하여, 상기 회로 영역(CR)의 상기 마스크 막(M)을 패터닝하여 상기 제2 게이트 전극(G2)의 상면을 노출하는 게이트 콘택 홀(H4)이 형성될 수 있다. 상기 게이트 콘택홀(H4)은 상기 소스/드레인 콘택 홀들(H2)로부터 이격될 수 있다. 상기 제2 서브 콘택 홀(H3) 및 상기 게이트 콘택 홀(H4)은 동시에 형성될 수 있다.
상기 제2 서브 콘택 홀(H3)은 y 방향에 따른 내측벽 사이의 거리인 제8 폭(W8)을 가질 수 있고, 상기 게이트 콘택 홀(H4)은 y 방향에 따른 내측벽 사이의 거리인 제9 폭(W9)을 가질 수 있다. 일 실시예에 따르면, 상기 제8 폭(W8)은 상기 제9 폭(W9)과 실질적으로 동일할 수 있다.
이후의 공정은, 도 2, 도 3a, 도 3b, 및 도 3c를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일하다.
<제3 실시예 >
도 19는 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 제1 로직 셀(C1)의 평면도이다. 도 20은 도 19의 Ⅳ-Ⅳ'에 따른 단면도이다. 도 19의 Ⅰ-Ⅰ', Ⅲ-Ⅲ', Ⅴ-Ⅴ', 및 Ⅵ-Ⅵ'에 따른 단면도들은 도 3a, 도 3b, 및 도 3c에 도시된 도면들과 실질적으로 동일하고, 도 19의 Ⅱ-Ⅱ'에 따른 단면도는 도 16과 동일하다. 설명의 간소화를 위해, 도 1, 도 2, 도 3a 내지 도 3c, 도 4, 및 도 5를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 중복되는 설명은 생략될 수 있다.
도 19, 도 3a 내지 도 3c, 도 16, 및 도 20를 참조하면, 기판(100) 상에 x 방향으로 연장되고 y 방향으로 배열되는 활성 패턴들(AP)이 제공될 수 있다. 상기 활성 패턴들(AP) 상에 상기 활성 패턴들(AP)과 교차하여 y 방향으로 연장되는 게이트 전극들(G1, G2)이 제공될 수 있다. 상기 게이트 전극들(G1, G2)은 점퍼 영역(JR)에 배치되는 제1 게이트 전극(G1), 및 회로 영역(CR)에 배치되는 제2 게이트 전극(G2)을 포함할 수 있다. 본 실시예에 따르면, 상기 제1 게이트 전극(G1)은 복수 개로 제공될 수 있다. 복수 개의 상기 제1 게이트 전극들(G1)과 상기 제2 게이트 전극(G2)은 x 방향으로 서로 이격될 수 있다. 상기 게이트 전극들(G1, G2)의 각각의 양 측에 위치하는 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 제공될 수 있다.
상기 게이트 전극들(G1, G2)의 각각의 양 측에 연결도전 패턴들(TS)이 제공될 수 있다. 상기 연결 도전 패턴들(TS)의 각각은, y 방향으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 전기적으로 연결할 수 있다. 상기 기판(100) 상에 상기 게이트 전극들(G1, G2) 및 상기 연결 도전 패턴들(TS)을 덮는 제1 층간 절연막(110)이 제공될 수 있다.
복수 개의 상기 제1 게이트 전극들(G1)은 제1 게이트 전극 그룹(G1a)으로 정의될 수 있다. 상기 점퍼 영역(JR)에 상기 제1 게이트 전극들(G1)의 각각의 상면과 접하고, 상기 제1 게이트 전극 그룹(G1a)의 양 측에 제공되는 상기 소스/드레인 영역들(SD)과 연결되는 연결 콘택(CC)이 제공될 수 있다. 상기 연결 콘택(CC)은 상기 제1 게이트 전극들(G1) 사이의 상기 소스/드레인 영역들(SD)과도 연결될 수 있다. 상기 연결 콘택(CC)은 상기 제1 게이트 전극 그룹(G1a) 양 측에 제공되는 상기 연결 도전 패턴들(TS), 및 상기 제1 게이트 전극들(G1) 사이에 제공되는 상기 연결 도전 패턴들(TS)을 통하여 상기 소스/드레인 영역들(SD)과 연결될 수 있다.
본 실시예에 따르면, 상기 연결 콘택(CC)은 상기 제1 게이트 전극 그룹(G1a)의 양 측에 배치되는 제1 서브 콘택들(CA1), 및 상기 제1 서브 콘택들(CA1)을 서로 연결하는 제2 서브 콘택(CB1)을 포함할 수 있다. 즉, 상기 제1 서브 콘택들(CA1)은 상기 제1 게이트 전극들(G1) 사이에는 배치되지 않을 수 있다.
상기 제1 서브 콘택들(CA1)은 각각 상기 제1 게이트 전극들(G1)로부터 이격될 수 있다. 상기 제2 서브 콘택(CB1)은 상기 제1 게이트 전극들(G1)의 각각의 상기 상면과 접할 수 있고, 상기 제2 서브 콘택(CB1)의 양 단은 상기 제1 서브 콘택들(CA1)과 각각 중첩할 수 있다. 상기 제1 서브 콘택들(CA1) 및 상기 제2 서브 콘택(CB1)은 동일한 물질을 포함할 수 있고, 서로 연결되어 일체(one body)를 이룰 수 있다. 평면적 관점에서, 상기 제1 서브 콘택들(CA1)의 각각은 y 방향으로 연장되는 바(bar) 형태를 가질 수 있고, 상기 제2 서브 콘택(CB1)은 x 방향으로 연장되는 바(bar) 형태를 가질 수 있다.
도 21a, 도 21b, 및 도 22는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들이다. 도 21a는 도 19의 Ⅱ-Ⅱ'에 대응하는 단면도이고, 도 21b 및 도 22는 도 19의 Ⅳ-Ⅳ'에 대응하는 단면도들이다. 도 19의 Ⅰ-Ⅰ', Ⅲ-Ⅲ', Ⅴ-Ⅴ', 및 Ⅵ-Ⅵ'에 대응하는, 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들은, 도 7a 내지 도 7c, 도 8a 내지 도 8c에 도시된 도면들과 실질적으로 동일하고, 도 19의 Ⅱ-Ⅱ'에 대응하는, 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면은 도 18과 동일하다. 설명의 간소화를 위해, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 및 도 8a 내지 도 8c를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 중복되는 설명은 생략될 수 있다.
도 19, 도 7a 내지 도 7c, 도 21a, 및 도 21b를 참조하면, 기판(100) 상에 활성 패턴들(AP)과 교차하여 y 방향으로 연장되는 게이트 전극들(G1, G2)이 형성될 수 있다. 상기 게이트 전극들(G1, G2)은 제1 로직 셀(C1)의 점퍼 영역(JR)에 형성되는 제1 게이트 전극(G1), 및 상기 제1 로직 셀(C1)의 회로 영역(CR)에 형성되는 제2 게이트 전극(G2)을 포함할 수 있다. 본 실시예에 따르면, 상기 제1 게이트 전극(G1)은 복수 개로 제공될 수 있다. 복수 개의 상기 제1 게이트 전극들(G1) 및 상기 제2 게이트 전극(G2)은 x 방향으로 서로 이격될 수 있다. 소스/드레인 영역들(SD)이 상기 게이트 전극들(G1, G2)의 각각의 양 측의 상기 활성 패턴들(AP)에 형성될 수 있다. 상기 기판(100) 상에 상기 게이트 전극들(G1, G2)을 덮는 제1 층간 절연막(110)이 형성될 수 있고, 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)과 연결되는 연결 도전 패턴들(TS)이 형성될 수 있다. 상기 연결 도전 패턴들(TS)이 형성된 결과물 상에 제2 층간 절연막(120)이 형성될 수 있다.
복수 개의 상기 제1 게이트 전극들(G1)은 제1 게이트 전극 그룹(G1a)으로 정의될 수 있다. 상기 점퍼 영역(JR)의 상기 제2 층간 절연막(120)을 패터닝하여 상기 제1 게이트 전극 그룹(G1a) 양 측의 상기 연결 도전 패턴들(TS)을 노출하는 제1 서브 콘택 홀들(H1)이 형성될 수 있다. 본 실시예에 따르면, 도 21a에 도시된 바와 같이, 상기 제1 서브 콘택 홀들(H1)은 복수 개의 상기 제1 게이트 전극들(G1) 사이에 형성되지 않을 수 있다.
상기 회로 영역(CR)의 상기 제2 층간 절연막(120)을 패터닝하여 상기 제2 게이트 전극(G2) 양 측의 상기 연결 도전 패턴들(TS)을 노출하는 소스/드레인 콘택 홀들(H2)이 형성될 수 있다. 상기 제1 서브 콘택 홀들(H1) 및 상기 소스/드레인 콘택 홀들(H2)은 동시에 형성될 수 있다. 상기 제1 서브 콘택 홀들(H1)의 각각은 x 방향에 따른 내측벽 사이의 거리인 제6 폭(W6)을 가질 수 있고, 상기 소스/드레인 콘택 홀들(H2)의 각각은 x 방향에 따른 내측벽 사이의 거리인 제7 폭(W7)을 가질 수 있다. 일 실시예에 따르면, 상기 제6 폭(W6)은 상기 제7 폭(W7)과 실질적으로 동일할 수 있다.
도 19, 도 8a 내지 도 8c, 도 18, 및 도 22를 참조하면, 상기 제2 층간 절연막(120) 상에 상기 제1 서브 콘택 홀들(H1) 및 상기 소스/드레인 콘택 홀들(H2)을 채우는 마스크 막(M)이 형성될 수 있다. 상기 점퍼 영역(JR)의 상기 마스크 막(M)을 패터닝하여 상기 제1 게이트 전극들(G1)의 각각의 상면을 노출하는 제2 서브 콘택 홀(H3)이 형성될 수 있다. 평면적 관점에서, 상기 제2 서브 콘택 홀(H3)은 x 방향으로 연장되어 상기 제1 서브 콘택 홀들(H1)과 연결되도록 형성될 수 있다. 평면적 관점에서, 상기 제2 서브 콘택 홀(H3)의 양 단은 상기 제1 서브 콘택 홀들(H1)과 각각 중첩될 수 있다. 더하여, 상기 회로 영역(CR)의 상기 마스크 막(M)을 패터닝하여 상기 제2 게이트 전극(G2)의 상면을 노출하는 게이트 콘택 홀(H4)이 형성될 수 있다. 상기 게이트 콘택 홀(H4)은 상기 소스/드레인 콘택 홀들(H2)로부터 이격될 수 있다. 상기 제2 서브 콘택 홀(H3) 및 상기 게이트 콘택 홀(H4)은 동시에 형성될 수 있다.
상기 제2 서브 콘택 홀(H3)은 y 방향에 따른 내측벽 사이의 거리인 제8 폭(W8)을 가질 수 있고, 상기 게이트 콘택 홀(H4)은 y 방향에 따른 내측벽 사이의 거리인 제9 폭(W9)을 가질 수 있다. 일 실시예에 따르면, 상기 제8 폭(W8)은 상기 제9 폭(W9)과 실질적으로 동일할 수 있다.
이후의 공정은, 도 2, 도 3a, 도 3b, 및 도 3c를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일하다.
<제4 실시예 >
도 23은 본 발명의 제4 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 제1 로직 셀(C1)의 평면도이다. 도 24는 도 23의 Ⅳ-Ⅳ'에 따른 단면도이다. 도 23의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅴ-Ⅴ', 및 Ⅵ-Ⅵ'에 따른 단면도들은 도 3a, 도 3b, 및 도 3c에 도시된 도면들과 실질적으로 동일하다. 설명의 간소화를 위해, 도 1, 도 2, 도 3a 내지 도 3c, 도 4, 및 도 5를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 중복되는 설명은 생략될 수 있다.
도 23, 도 3a 내지 도 3c, 및 도 24을 참조하면, 기판(100) 상에 x 방향으로 연장되고 y 방향으로 배열되는 활성 패턴들(AP)이 제공될 수 있다. 상기 활성 패턴들(AP) 상에 상기 활성 패턴들(AP)과 교차하여 y 방향으로 연장되는 게이트 전극들(G1, G2)이 제공될 수 있다. 상기 게이트 전극들(G1, G2)은 점퍼 영역(JR)에 배치되는 제1 게이트 전극(G1), 및 회로 영역(CR)에 배치되는 제2 게이트 전극(G2)을 포함할 수 있다. 상기 제1 게이트 전극(G1)과 상기 제2 게이트 전극(G2)은 x 방향으로 서로 이격될 수 있다. 상기 게이트 전극들(G1, G2)의 각각의 양 측에 위치하는 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 제공될 수 있다.
상기 게이트 전극들(G1, G2)의 각각의 양 측에 연결도전 패턴들(TS)이 제공될 수 있다. 상기 연결 도전 패턴들(TS)의 각각은, y 방향으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 전기적으로 연결할 수 있다. 상기 기판(100) 상에 상기 게이트 전극들(G1, G2) 및 상기 연결 도전 패턴들(TS)을 덮는 제1 층간 절연막(110)이 제공될 수 있다.
상기 점퍼 영역(JR)에 상기 제1 게이트 전극(G1)의 상면과 접하고, 상기 제1 게이트 전극(G1)의 양 측에 제공되는 상기 소스/드레인 영역들(SD)과 연결되는 연결 콘택(CC)이 제공될 수 있다. 상기 연결 콘택(CC)은 상기 제1 게이트 전극(G1) 양 측에 제공되는 상기 연결 도전 패턴들(TS)을 통하여 상기 소스/드레인 영역들(SD)과 연결될 수 있다.
상기 연결 콘택(CC)은 상기 제1 게이트 전극(G1)의 양 측에 배치되는 제1 서브 콘택들(CA1), 및 상기 제1 서브 콘택들(CA1)을 서로 연결하는 제2 서브 콘택(CB1)을 포함할 수 있다. 평면적 관점에서, 상기 제2 서브 콘택(CB1)은 x 방향으로 연장되어 상기 제1 서브 콘택들(CA1)을 서로 연결할 수 있다. 상기 제1 서브 콘택들(CA1)은 상기 제2 서브 콘택(CB1)의 양 단에 각각 연결될 수 있다. 본 실시예에 따르면, 상기 제2 서브 콘택(CB1)은, 상기 제2 서브 콘택(CB1)의 상기 양 단으로부터 y 방향으로 연장되는 연장부들(EP)을 포함할 수 있다. 상기 연장부들(EP)은, 평면적 관점에서, 상기 제1 서브 콘택들(CA1)과 중첩할 수 있다. 도 4를 참조하여 설명한 바와 같이, 상기 제2 서브 콘택(CB1)은 y 방향으로의 상기 제2 폭(W2)을 가질 수 있다. 본 실시예에 따르면, 상기 제2 서브 콘택(CB1)이 상기 연장부들(EP)을 가짐에 따라, 상기 제2 서브 콘택(CB1)은 상기 연장부들(EP) 사이에서 상기 제2 폭(W2)을 가질 수 있고, 상기 제2 서브 콘택(CB1)의 양 단에서 y 방향으로의 폭은 상기 제2 폭(W2)보다 클 수 있다. 상기 제2 서브 콘택(CB1)이 상기 연장부들(EP)을 가짐에 따라, 상기 제1 서브 콘택들(CA1)과 상기 제2 서브 콘택(CB1) 사이의 접촉 면적이 증가되어, 상기 연결 콘택(CC)이 용이하게 형성될 수 있다.
도 25는 본 발명의 제4 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면으로, 도 23의 Ⅳ-Ⅳ'에 대응하는 단면도이다. 도 23의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅴ-Ⅴ', 및 Ⅵ-Ⅵ'에 대응하는, 본 발명의 제4 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들은, 도 8a 내지 도 8c에 도시된 도면들과 실질적으로 동일하다. 설명의 간소화를 위해, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 및 도 8a 내지 도 8c를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 중복되는 설명은 생략될 수 있다.
먼저, 도 6a 내지 도 6c, 도 7a 내지 도 7c를 참조하여 설명한 바와 같이, 상기 기판(100) 상에 활성 패턴들(AP)과 교차하여 y 방향으로 연장되는 게이트 전극들(G1, G2)이 형성될 수 있다. 상기 게이트 전극들(G1, G2)은 제1 로직 셀(C1)의 점퍼 영역(JR)에 형성되는 제1 게이트 전극(G1), 및 상기 제1 로직 셀(C1)의 회로 영역(CR)에 형성되는 제2 게이트 전극(G2)을 포함할 수 있다. 소스/드레인 영역들(SD)이 상기 게이트 전극들(G1, G2)의 각각의 양 측의 상기 활성 패턴들(AP)에 형성될 수 있다. 상기 기판(100) 상에 상기 게이트 전극들(G1, G2)을 덮는 제1 층간 절연막(110)이 형성될 수 있고, 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)과 연결되는 연결 도전 패턴들(TS)이 형성될 수 있다. 상기 연결 도전 패턴들(TS)이 형성된 결과물 상에 제2 층간 절연막(120)이 형성될 수 있다.
상기 점퍼 영역(JR)의 상기 제2 층간 절연막(120)을 패터닝하여 상기 제1 게이트 전극(G1) 양 측의 상기 연결 도전 패턴들(TS)을 노출하는 제1 서브 콘택 홀들(H1)이 형성될 수 있다. 더하여, 상기 회로 영역(CR)의 상기 제2 층간 절연막(120)을 패터닝하여 상기 제2 게이트 전극(G2) 양 측의 상기 연결 도전 패턴들(TS)을 노출하는 소스/드레인 콘택 홀들(H2)이 형성될 수 있다. 상기 제1 서브 콘택 홀들(H1) 및 상기 소스/드레인 콘택 홀들(H2)은 동시에 형성될 수 있다.
도 23, 도 8a 내지 도 8c, 및 도 25를 참조하면, 상기 제2 층간 절연막(120) 상에 상기 제1 서브 콘택 홀들(H1) 및 상기 소스/드레인 콘택 홀들(H2)을 채우는 마스크 막(M)이 형성될 수 있다. 상기 점퍼 영역(JR)의 상기 마스크 막(M)을 패터닝하여 상기 제1 게이트 전극(G1)의 상면을 노출하는 제2 서브 콘택 홀(H3)이 형성될 수 있다. 평면적 관점에서, 상기 제2 서브 콘택 홀(H3)은 x 방향으로 연장되어 상기 제1 서브 콘택 홀들(H1)과 연결되도록 형성될 수 있다. 상기 제1 서브 콘택 홀들(H1)은 상기 제2 서브 콘택 홀(H3)의 양 단과 각각 연결될 수 있다. 본 실시예에 따르면, 상기 제2 서브 콘택 홀(H3)은, 평면적 관점에서, 상기 제2 서브 콘택 홀(H3)의 상기 양 단에서 상기 연결 도전 패턴들(TS)의 상면들을 따라 y 방향으로 연장되도록 형성될 수 있다.
상기 회로 영역(CR)의 상기 마스크 막(M)을 패터닝하여 상기 제2 게이트 전극(G2)의 상면을 노출하는 게이트 콘택 홀(H4)이 형성될 수 있다. 상기 게이트 콘택홀(H4)은 상기 소스/드레인 콘택 홀들(H2)로부터 이격될 수 있다. 상기 제2 서브 콘택 홀(H3) 및 상기 게이트 콘택 홀(H4)은 동시에 형성될 수 있다.
이후의 공정은, 도 2, 도 3a, 도 3b, 및 도 3c를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일하다.
인접하는 논리회로들을 연결하는 점퍼로 기능하는 상기 연결 콘택(CC)은, 상기 점퍼 영역(JR)에서 상기 제1 게이트 전극(G1)과 상기 제1 게이트 전극(G1) 양 측의 상기 소스/드레인 영역들(SD)을 연결하도록 형성되는 것이 요구된다. 이 경우, 일반적으로, 상기 연결 콘택(CC)은 상기 회로 영역(CR)에 제공되는 상기 소스/드레인 콘택들(CA2) 및 상기 게이트 콘택(CB2)보다 큰 사이즈(size)를 가지도록 형성되는 것이 유리하다. 더하여, 반도체 소자의 제조공정을 최적화하기 위해, 상기 연결 콘택(CC)은, 상기 연결 콘택(CC)과 다른 사이즈를 갖는 상기 소스/드레인 콘택들(CA2)과 동시에 형성될 수 있다. 이 경우, 서로 다른 사이즈를 갖는 상기 연결 콘택(CC)과 상기 소스/드레인 콘택들(CA2)을 형성하는 패터닝 공정의 공정 마진이 부족하여, 상기 연결 콘택(CC)의 낫-오픈(not-open)이 발생될 수 있다.
본 발명의 개념에 따르면, 상기 연결 콘택(CC)은, 상기 제1 게이트 전극(G1) 양 측에 제공되는 제1 서브 콘택들(CA1), 및 상기 제1 게이트 전극(G1)의 상면과 접하고 상기 제1 서브 콘택들(CA1)을 연결하는 제2 서브 콘택(CB1)을 포함할 수 있다. 상기 제1 서브 콘택들(CA1)은 상기 소스/드레인 콘택들(CA2)과 실질적으로 동일한 폭(x 방향에 따른 폭)을 가질 수 있고, 상기 제2 서브 콘택(CB1)은 상기 게이트 콘택(CB2)과 실질적으로 동일한 폭(y 방향에 따른 폭)을 가질 수 있다. 이에 따라, 상기 제1 서브 콘택들(CA1)과 상기 소스/드레인 콘택들(CA2)을 동시에 형성하는 패터닝 공정, 및 상기 제2 서브 콘택(CB1)과 상기 게이트 콘택(CB2)을 동시에 형성하는 패터닝 공정의 공정 마진이 증가하여, 상기 연결 콘택(CC)의 낫-오픈(not-open) 불량이 최소화될 수 있다. 따라서, 우수한 신뢰성을 갖는 반도체 소자가 용이하게 제조될 수 있다.
도 26 및 도 27은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 26를 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 27을 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상술된 실시예들에서 개시된 반도체 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
C1, C2, C3, C4: 로직 셀들
CR: 회로 영역 JR: 점퍼 영역
PR: PMOSFET 영역 NR: NMOSFET 영역
100: 기판 ST: 소자 분리막
AP: 활성 패턴 AF: 활성 핀
SD: 소스/드레인 영역들 G1, G2: 게이트 전극들
GI: 게이트 절연 패턴 GP: 캐핑 패턴
GS: 게이트 스페이서 TS: 연결 도전 패턴들
110, 120: 층간 절연막 CA1: 제1 서브 콘택들
CA2: 소스/드레인 콘택들 CB1: 제2 서브 콘택
CB2: 게이트 콘택 CC: 연결 콘택
H1: 제1 서브 콘택 홀들 H2: 소스/드레인 콘택 홀들
H3: 제2 서브 콘택 홀 H4: 게이트 콘택 홀

Claims (20)

  1. 회로 영역과 점퍼 영역을 포함하는 기판;
    상기 기판의 상기 점퍼 영역에 제공되고, 제1 방향으로 연장되는 제1 게이트 전극;
    상기 제1 게이트 전극의 양 측에 제공되는 제1 소스/드레인 영역들; 및
    상기 제1 게이트 전극과 상기 제1 소스/드레인 영역들을 연결하는 연결 콘택을 포함하되,
    상기 연결 콘택은:
    상기 제1 게이트 전극의 양 측에 배치되어, 상기 제1 소스/드레인 영역들과 연결되는 제1 서브 콘택들; 및
    평면적 관점에서 상기 제1 방향에 교차하는 제2 방향으로 연장되어 상기 제1 서브 콘택들과 연결되고, 상기 제1 게이트 전극의 상면과 접하는 제2 서브 콘택을 포함하고,
    평면적 관점에서, 상기 제1 서브 콘택들의 각각은 상기 제1 방향에 따른 제1 폭을 가지고, 상기 제2 서브 콘택은 상기 제1 방향에 따른 제2 폭을 가지고,
    상기 제2 폭은 상기 제1 폭보다 작은 반도체 소자.
  2. 청구항 1에 있어서,
    상기 제1 서브 콘택들의 상면들은 상기 제2 서브 콘택의 상면과 동일 레벨에 위치하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 제1 서브 콘택들과 상기 제2 서브 콘택은 동일한 물질을 포함하고, 서로 연결되어 일체를 이루는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 제1 서브 콘택들의 각각은 상기 제1 게이트 전극으로부터 이격되는 반도체 소자.
  5. 청구항 1에 있어서,
    평면적 관점에서, 상기 제1 서브 콘택들의 각각은 상기 제1 방향으로 연장되는 바(bar) 형태를 가지고, 상기 제2 서브 콘택은 상기 제2 방향으로 연장되는 바(bar) 형태를 갖는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 제1 게이트 전극의 양 측에 제공되는 연결 도전 패턴들을 더 포함하되,
    상기 제1 서브 콘택들은 상기 연결 도전 패턴들을 통하여 상기 제1 소스/드레인 영역들과 연결되는 반도체 소자.
  7. 청구항 6에 있어서,
    상기 연결 도전 패턴들은 상기 제1 서브 콘택들과 다른 물질을 포함하는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 기판의 상기 회로 영역에 제공되고, 상기 제1 방향으로 연장되는 제2 게이트 전극;
    상기 제2 게이트 전극의 양 측에 제공되는 제2 소스/드레인 영역들; 및
    상기 제2 게이트 전극의 양 측에 배치되어, 상기 제2 소스/드레인 영역들과 연결되는 소스/드레인 콘택들을 더 포함하되,
    상기 소스/드레인 콘택들은 상기 제1 서브 콘택들과 동일한 물질을 포함하는 반도체 소자.
  9. 청구항 8에 있어서,
    상기 소스/드레인 콘택들의 상면들은 상기 제1 서브 콘택들의 상면들과 동일 레벨에 위치하는 반도체 소자.
  10. 청구항 8에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극의 각각의 양 측에 제공되는 연결 도전 패턴들을 더 포함하되,
    상기 제1 서브 콘택들은 상기 연결 도전 패턴들을 통하여 상기 제1 소스/드레인 영역들과 연결되고,
    상기 소스/드레인 콘택들은 상기 연결 도전 패턴들을 통하여 상기 제2 소스/드레인 영역들과 연결되는 반도체 소자.
  11. 청구항 10에 있어서,
    상기 연결 도전 패턴들은 상기 소스/드레인 콘택들과 다른 물질을 포함하는 반도체 소자.
  12. 청구항 8에 있어서,
    상기 제2 게이트 전극의 상면과 접하는 게이트 콘택을 더 포함하되,
    상기 게이트 콘택은 상기 소스/드레인 콘택들로부터 이격되고, 상기 제2 서브 콘택과 동일한 물질을 포함하는 반도체 소자.
  13. 청구항 12에 있어서,
    상기 게이트 콘택의 상면은 상기 제2 서브 콘택의 상면과 동일 레벨에 위치하는 반도체 소자.
  14. 청구항 13에 있어서,
    상기 게이트 콘택의 상기 상면은 상기 소스/드레인 콘택들의 상면들 및 상기 제1 서브 콘택들의 상면들과 동일 레벨에 위치하는 반도체 소자.
  15. 청구항 12에 있어서,
    상기 제1 서브 콘택들 및 상기 소스/드레인 콘택들의 각각은 상기 제1 방향으로 연장되는 바(bar) 형태를 가지고,
    상기 제2 서브 콘택 및 상기 게이트 콘택의 각각 상기 제2 방향으로 연장되는 바(bar) 형태를 갖는 반도체 소자.
  16. 청구항 12에 있어서,
    상기 제1 서브 콘택들은 각각 상기 제2 방향에 따른 제1 폭을 가지고,
    상기 소스/드레인 콘택들은 각각 상기 제2 방향에 따른 제2 폭을 가지고,
    상기 제1 폭은 상기 제2 폭과 실질적으로 동일한 반도체 소자.
  17. 청구항 12에 있어서,
    상기 제2 서브 콘택은 상기 제1 방향에 따른 제1 폭을 가지고,
    상기 게이트 콘택은 상기 제1 방향에 따른 제2 폭을 가지고,
    상기 제1 폭은 상기 제2 폭과 실질적으로 동일한 반도체 소자.
  18. 청구항 1에 있어서,
    상기 제1 서브 콘택들은 상기 제1 소스/드레인 영역들과 접하는 반도체 소자.
  19. 청구항 1에 있어서,
    상기 제1 게이트 전극은 복수 개로 제공되되, 복수 개의 상기 제1 게이트 전극들은 제1 게이트 전극 그룹으로 정의되고,
    복수 개의 상기 제1 게이트 전극들은 상기 제2 방향을 따라 배열되고,
    상기 연결 콘택은 복수 개의 상기 제1 게이트 전극들과, 상기 제1 게이트 전극들의 각각의 양 측에 제공되는 상기 제1 소스/드레인 영역들을 연결하고,
    상기 제1 서브 콘택들은 상기 제1 게이트 전극 그룹의 양 측에 배치되고, 상기 제2 서브 콘택은 상기 게이트 전극들의 각각의 상면과 접하는 반도체 소자.
  20. 청구항 19에 있어서,
    상기 제1 서브 콘택들 중 적어도 하나는 상기 제1 게이트 전극들 사이에 더 배치되는 반도체 소자.
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