KR102253496B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS

Abstract

본 발명은 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로 기판 내에 PMOSFET 영역과 NMOSFET 영역을 정의하는 것; 제1 및 제2 게이트 전극들을 형성하는 것, 상기 제1 및 제2 게이트 전극들은 서로 평행하게 연장되면서 상기 PMOSFET 영역과 상기 NMOSFET 영역을 가로지르고; 상기 제1 및 제2 게이트 전극들을 덮는 층간 절연막을 형성하는 것; 상기 층간 절연막을 패터닝하여, 상기 제1 게이트 전극 상에 제1 서브 콘택 홀을 형성하는 것, 평면적 관점에서 상기 제1 서브 콘택 홀은 상기 PMOSFET 및 NMOSFET 영역들 사이에 위치하고; 및 상기 층간 절연막을 패터닝하여, 상기 제2 게이트 전극의 상면을 노출하는 제1 게이트 콘택 홀을 형성하는 것을 포함할 수 있다. 이때, 상기 제1 서브 콘택 홀 및 상기 제1 게이트 콘택 홀은 서로 연결되어 하나의 연통 홀(communicating hole)을 이룰 수 있다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 제조 공정이 간단해지고 집적도를 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성 및 집적도가 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 기판 내에 PMOSFET 영역과 NMOSFET 영역을 정의하는 것; 제1 및 제2 게이트 전극들을 형성하는 것, 상기 제1 및 제2 게이트 전극들은 서로 평행하게 연장되면서 상기 PMOSFET 영역과 상기 NMOSFET 영역을 가로지르고; 상기 제1 및 제2 게이트 전극들을 덮는 층간 절연막을 형성하는 것; 상기 층간 절연막을 패터닝하여, 상기 제1 게이트 전극 상에 제1 서브 콘택 홀을 형성하는 것, 평면적 관점에서 상기 제1 서브 콘택 홀은 상기 PMOSFET 및 NMOSFET 영역들 사이에 위치하고; 및 상기 층간 절연막을 패터닝하여, 상기 제2 게이트 전극의 상면을 노출하는 제1 게이트 콘택 홀을 형성하는 것을 포함할 수 있다. 이때, 상기 제1 서브 콘택 홀 및 상기 제1 게이트 콘택 홀은 서로 연결되어 하나의 연통 홀(communicating hole)을 이룰 수 있다.
상기 반도체 소자의 제조 방법은, 상기 제2 게이트 전극을 사이에 두고 상기 제1 게이트 전극과 이격된 제3 게이트 전극을 형성하는 것; 및 상기 층간 절연막을 패터닝하여, 상기 제3 게이트 전극 상에 제2 서브 콘택 홀을 형성하는 것을 더 포함하되, 평면적 관점에서 상기 제2 서브 콘택 홀은 상기 PMOSFET 및 NMOSFET 영역들 사이에 위치하고, 상기 제1 및 제2 서브 콘택 홀들은 각각 서로 다른 포토 마스크로 형성되고, 상기 제1 및 제2 서브 콘택 홀들 및 상기 제1 게이트 콘택 홀은 서로 연결되어 하나의 상기 연통 홀을 이룰 수 있다.
상기 반도체 소자의 제조 방법은, 상기 제3 게이트 전극을 사이에 두고 상기 제2 게이트 전극과 이격된 제4 게이트 전극을 형성하는 것; 및 상기 층간 절연막을 패터닝하여, 상기 제4 게이트 전극 상에 제3 서브 콘택 홀을 형성하는 것을 더 포함하되, 상기 제1 및 제3 서브 콘택 홀들은 동일한 포토 마스크를 이용하여 동시에 형성되고, 상기 제2 서브 콘택 홀을 형성하는 것은: 상기 제1 및 제3 서브 콘택 홀들을 형성한 후에, 상기 기판 상에 상기 제1 및 제3 서브 콘택 홀들을 채우는 제1 마스크 막을 형성하는 것; 및 상기 제1 마스크 막 및 상기 층간 절연막을 패터닝하여, 평면적 관점에서 상기 제1 및 제3 서브 콘택 홀들 사이에 상기 제2 서브 콘택 홀을 형성하는 것을 포함할 수 있다.
상기 제1 게이트 콘택 홀을 형성하는 것은: 상기 제2 서브 콘택 홀들을 형성한 후에, 상기 기판 상에 상기 제2 서브 콘택 홀을 채우는 제2 마스크 막을 형성하는 것; 및 상기 제2 마스크 막, 상기 제1 마스크 막, 및 상기 층간 절연막을 패터닝하여, 상기 제2 게이트 전극의 상면을 노출시키는 것을 포함할 수 있다.
상기 제1 및 제2 서브 콘택 홀들은 상기 제1 및 제3 게이트 전극들의 상면들을 노출하지 않을 수 있다.
평면적 관점에서, 상기 연통 홀은 상기 제1 내지 제3 게이트 전극들을 가로지를 수 있다.
상기 반도체 소자의 제조 방법은, 상기 제1 게이트 전극의 양 측에 소스/드레인 영역들을 형성하는 것, 상기 소스/드레인 영역들은 상기 PMOSFET 영역 또는 상기 NMOSFET 영역 내에 위치하고; 및 상기 제1 게이트 전극의 양 측에 상기 소스/드레인 영역들과 연결되는 연결 도전 패턴들을 형성하는 것을 더 포함하되, 평면적 관점에서, 상기 제1 서브 콘택 홀은 상기 PMOSFET 영역 또는 상기 NMOSFET 영역과 중첩되도록 연장되는 일 부분을 포함하고, 상기 제1 서브 콘택 홀의 상기 일 부분은 상기 연결 도전 패턴들 중 적어도 하나의 상면을 노출할 수 있다.
상기 반도체 소자의 제조 방법은, 상기 제1 게이트 전극 및/또는 상기 제2 게이트 전극의 양 측에 소스/드레인 영역들을 형성하는 것, 상기 소스/드레인 영역들은 상기 PMOSFET 영역 또는 상기 NMOSFET 영역 내에 위치하고; 상기 제1 게이트 전극 및/또는 상기 제2 게이트 전극의 양 측에 상기 소스/드레인 영역들과 연결되는 연결 도전 패턴들을 형성하는 것; 및 상기 층간 절연막을 패터닝하여, 적어도 하나의 상기 연결 도전 패턴들의 상면을 노출하는 소스/드레인 콘택 홀을 형성하는 것을 더 포함하되, 상기 소스/드레인 콘택 홀은 상기 제1 서브 콘택 홀과 동시에 형성될 수 있다.
상기 반도체 소자의 제조 방법은, 상기 제1 게이트 전극을 사이에 두고 상기 제2 게이트 전극과 이격된 제5 게이트 전극을 형성하는 것; 상기 층간 절연막을 패터닝하여, 상기 제5 게이트 전극의 상면을 노출하는 제2 게이트 콘택 홀을 형성하는 것; 상기 기판 상에, 상기 제1 서브 콘택 홀, 및 상기 제1 및 제2 게이트 콘택 홀들을 채우는 도전막을 형성하는 것; 및 상기 도전막을 평탄화하여, 상기 제1 서브 콘택 홀, 및 상기 제1 및 제2 게이트 콘택 홀들 내에 각각 제1 서브 콘택, 및 제1 및 제2 게이트 콘택들을 형성하는 것을 더 포함하되, 상기 제1 서브 콘택, 및 상기 제1 및 제2 게이트 콘택들은 일체로 하나의 연결 콘택을 이루며, 상기 연결 콘택은, 상기 제2 게이트 전극과 상기 제5 게이트 전극을 전기적으로 연결시킬 수 있다.
상기 반도체 소자의 제조 방법은, 상기 PMOSFET 영역과 상기 NMOSFET 영역 상에, 활성 패턴들을 정의하는 소자 분리막들을 형성하는 것을 더 포함하고, 상기 제1 내지 제3 게이트 전극들은 상기 활성 패턴들을 가로지르도록 형성될 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 내에 PMOSFET 영역과 NMOSFET 영역을 정의하는 것; 상기 PMOSFET 영역과 상기 NMOSFET 영역을 가로지르는 복수개의 게이트 전극들을 형성하는 것, 상기 복수개의 게이트 전극들은 게이트 전극 그룹을 이루고; 상기 게이트 전극 그룹을 덮는 층간 절연막을 형성하는 것; 상기 층간 절연막을 패터닝하여, 상기 게이트 전극 그룹 상에 상기 게이트 전극 그룹을 가로지르는 서브 콘택 홀을 형성하는 것, 평면적 관점에서 상기 서브 콘택 홀은 상기 PMOSFET 및 NMOSFET 영역들 사이에 위치하고; 및 상기 층간 절연막을 패터닝하여, 상기 게이트 전극 그룹의 양 측의 제1 및 제2 게이트 전극들의 상면들을 노출하는 제1 및 제2 게이트 콘택 홀들을 각각 형성하는 것을 포함할 수 있다. 이때, 상기 서브 콘택 홀 및 상기 제1 및 제2 게이트 콘택 홀들은 서로 연결되어 하나의 연통 홀을 이룰 수 있다.
상기 서브 콘택 홀은 상기 게이트 전극 그룹의 게이트 전극들의 상면들을 노출하지 않으며, 상기 제1 및 제2 게이트 콘택 홀들의 깊이는 상기 서브 콘택 홀의 깊이보다 더 깊을 수 있다.
상기 게이트 콘택 홀들을 형성하는 것은, 상기 층간 절연막을 패터닝하여, 상기 제1 및 제2 게이트 전극들 사이의 제3 게이트 전극의 상면을 노출하는 제3 게이트 콘택을 형성하는 것을 포함하고, 상기 제1 내지 제3 게이트 콘택 홀들은 동시에 형성될 수 있다.
상기 반도체 소자의 제조 방법은, 각각의 상기 복수개의 게이트 전극들의 양 측에 소스/드레인 영역들을 형성하는 것, 상기 소스/드레인 영역들은 상기 PMOSFET 영역 또는 상기 NMOSFET 영역 내에 위치하고; 및 각각의 상기 복수개의 게이트 전극들의 양 측에 상기 소스/드레인 영역들과 연결되는 연결 도전 패턴들을 형성하는 것을 더 포함하되, 평면적 관점에서, 상기 서브 콘택 홀은, 상기 게이트 전극 그룹을 가로지르도록 일 방향으로 연장되는 제1 부분, 및 상기 PMOSFET 영역 또는 상기 NMOSFET 영역과 중첩되도록 상기 일 방향과 교차하는 방향으로 연장되는 제2 부분을 포함하며, 상기 서브 콘택 홀의 상기 제2 부분은 상기 연결 도전 패턴들 중 적어도 하나의 상면을 노출할 수 있다.
평면적 관점에서, 상기 서브 콘택 홀은 상기 제1 게이트 전극에서 상기 제2 게이트 전극으로 연장되면서 상기 제1 및 제2 게이트 콘택 홀들과 모두 중첩될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, PMOSFET 영역과 NMOSFET 영역을 포함하는 기판; 상기 기판의 상면에 평행한 제1 방향으로 연장되면서, 상기 PMOSFET 영역과 상기 NMOSFET 영역을 가로지르는 제1 및 제2 게이트 전극들; 상기 제1 게이트 전극 및/또는 상기 제2 게이트 전극의 양 측에 제공되는 소스/드레인 영역들; 상기 제1 게이트 전극 및/또는 상기 제2 게이트 전극의 양 측에 상기 소스/드레인 영역들과 연결되는 연결 도전 패턴들; 상기 연결 도전 패턴들 상에 배치되어, 상기 소스/드레인 영역들과 전기적으로 연결되는 소스/드레인 콘택들; 및 평면적 관점에서, 상기 PMOSFET 및 NMOSFET 영역들 사이에서 상기 제1 및 제2 게이트 전극들을 가로지르는 연결 콘택을 포함하되, 상기 연결 콘택은: 상기 제1 게이트 전극과 수직적으로 이격되어, 상기 제1 게이트 전극을 가로지르는 서브 콘택; 및 상기 제2 게이트 전극의 상면과 접하면서 상기 서브 콘택과 연결되는 제1 게이트 콘택을 포함하고, 상기 소스/드레인 콘택들의 바닥면들 및 상면들은 각각 상기 서브 콘택의 바닥면 및 상면과 동일한 레벨에 위치할 수 있다.
상기 반도체 소자는, 상기 제1 게이트 전극을 사이에 두고 상기 제2 게이트 전극과 이격된 제3 게이트 전극을 더 포함하되, 상기 연결 콘택은, 상기 제3 게이트 전극의 상면과 접하면서 상기 서브 콘택과 연결되는 제2 게이트 콘택을 더 포함하며, 상기 서브 콘택과 상기 제1 및 제2 게이트 콘택들은 동일한 물질을 포함하고, 서로 연결되어 일체로 상기 연결 콘택을 이루고, 상기 연결 콘택은, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 전기적으로 연결시킬 수 있다.
상기 반도체 소자는, 상기 제1 게이트 전극의 양 측에 제공되는 소스/드레인 영역들; 상기 제1 게이트 전극의 양 측에 상기 소스/드레인 영역들과 연결되는 연결 도전 패턴들을 더 포함하되, 평면적 관점에서, 상기 서브 콘택은, 상기 제1 게이트 전극을 가로지르며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 부분, 및 상기 PMOSFET 영역 또는 상기 NMOSFET 영역과 중첩되도록 상기 제1 방향으로 연장되는 제2 부분을 포함하고, 상기 서브 콘택은 상기 제2 부분을 통해 상기 연결 도전 패턴과 연결될 수 있다.
상기 반도체 소자는, 상기 제1 게이트 전극의 일 측에 상기 PMOSFET 영역 및 상기 NMOSFET 영역에 제공되는 소스/드레인 영역들; 상기 제1 게이트 전극의 상기 일 측에 상기 배치되어, 소스/드레인 영역들과 전기적으로 연결되는 소스/드레인 콘택들; 및 상기 서브 콘택 상에 제공되어, 상기 제1 방향으로 연장되는 바(bar) 형태의 도전 라인을 더 포함하되, 평면적 관점에서, 상기 도전 라인은 제1 내지 제3 비아들을 통해 각각 상기 제1 서브 콘택, 상기 PMOSFET 영역 상의 상기 소스/드레인 콘택, 및 상기 NMOSFET 영역 상의 상기 소스/드레인 콘택과 전기적으로 연결되며, 상기 제2 게이트 전극은 상기 연결 콘택 및 상기 도전 라인을 통해 상기 소스/드레인 영역들과 전기적으로 연결될 수 있다.
상기 제1 및 제2 게이트 전극들 사이에 하나 이상의 게이트 전극들이 제공되고, 평면적 관점에서, 상기 서브 콘택은 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 하나 이상의 게이트 전극들을 가로지를 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 서로 이격된 게이트 전극들을 서로 연결시켜주는 연결 콘택을 소스/드레인 콘택들과 동시에 형성할 수 있다. 따라서, 서로 이격된 게이트 전극들간의 연결을 위한 추가적인 비아 및 도전 라인들의 형성이 불필요하므로, 반도체 소자의 제조 공정이 더욱 간단해지고, 반도체 소자의 고집적화에 유리할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 제1 로직 셀의 평면도이다.
도 3a 내지 도 3f는 각각 도 2의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선, 및 F-F'선에 따른 단면도들이다.
도 4, 6, 8, 및 10은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 1의 제1 로직 셀의 평면도들이다.
도 5a, 7a, 9a, 및 11a은 각각 도 4, 6, 8, 및 10의 A-A'에 따른 단면도들이다.
도 5b, 7b, 9b, 및 11b는 각각 도 4, 6, 8, 및 10의 B-B'에 따른 단면도들이다.
도 9c 및 11c는 각각 도 8 및 10의 C-C'에 따른 단면도들이다.
도 9d 및 도 11d는 각각 도 8 및 10의 D-D'에 따른 단면도들이다.
도 9e 및 도 11e는 각각 도 8 및 10의 E-E'에 따른 단면도들이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 제1 로직 셀의 평면도이다.
도 13a 내지 도 13f는 각각 도 12의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선, 및 F-F'선에 따른 단면도들이다.
도 14 및 도 16는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 1의 제1 로직 셀의 평면도들이다.
도 15는 도 14의 A-A'에 따른 단면도이다.
도 17은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 기판 상에 제공된 복수의 로직 셀들(C1, C2, C3, C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 복수의 트랜지스터들을 포함할 수 있다. 일 예로, 상기 반도체 소자는 제1 로직 셀(C1), 상기 제1 로직 셀(C1)과 제1 방향으로 이격된 제2 로직 셀(C2), 상기 제1 로직 셀(C1)과 상기 제1 방향에 교차하는 제2 방향으로 이격된 제3 로직 셀(C3), 및 상기 제2 로직 셀(C2)과 상기 제2 방향으로 이격된 제4 로직 셀(C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 제1 소자 분리막(ST1)에 의하여 분리된 활성 영역들을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은, 상기 소자분리막(ST)에 의해 분리된 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다.
일 예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제1 방향으로 이격될 수 있다. 상기 제1 로직 셀(C1)의 PMOSFET 영역(PR)은 상기 제2 로직 셀(C2)의 PMOSFET 영역(PR)과 상기 제1 방향으로 인접할 수 있다. 이하, 본 명세서에서 로직 셀은 하나의 논리 동작을 하기 위한 단위를 지칭할 수 있다. 로직 셀들의 개수는 4개로 도시되었으나 이에 한정되지 않는다.
실시예 1
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 제1 로직 셀(C1)의 평면도이다. 도 3a 내지 도 3f는 각각 도 2의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선, 및 F-F'선에 따른 단면도들이다. 이하에서, 도 1의 제1 로직 셀(C1)을 참조하여 본 발명의 실시예들이 설명되나, 상기 제1 로직 셀(C1) 이외의 로직 셀들도 상기 제1 로직 셀(C1)과 동일하거나 이에 상응하는 구조를 가질 수 있다.
도 2 및 도 3a 내지 도 3f를 참조하면, 기판(100) 상에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제1 소자 분리막(ST1)이 제공될 수 있다. 나아가, 상기 제1 로직 셀(C1)은 상기 제1 소자 분리막(ST1)에 의하여 인접 로직 셀들(C2, C3, C4)과 분리될 수 있다. 상기 제1 소자 분리막(ST1)은 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다.
상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제1 소자 분리막(ST1)을 사이에 두고 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 이격될 수 있다. 일 실시예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 각각 하나의 영역으로 도시되어 있으나, 이와 달리, 상기 제1 소자 분리막(ST1)에 의하여 분리된 복수의 영역들을 포함할 수 있다.
상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 복수의 활성 패턴들(FN)이 제공될 수 있다. 상기 활성 패턴들(FN)은 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 활성 패턴들(FN)의 각각의 양 측에 상기 제2 방향(D2)으로 연장되는 제2 소자 분리막들(ST2)이 배치될 수 있다. 일 실시예에서, 상기 복수의 활성 패턴들(FN)의 상부에 복수의 핀 부분들이 각각 제공될 수 있다. 일 예로, 상기 핀 부분들은, 상기 제2 소자 분리막들(ST2) 사이로 돌출된 핀(fin) 형상을 가질 수 있다.
상기 활성 패턴들(FN)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 3개씩 도시되었으나, 이에 한정되지 않는다. 상기 제1 소자 분리막(ST1)과 상기 제2 소자 분리막들(ST2)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 상기 제1 소자 분리막(ST1)의 두께는 상기 제2 소자 분리막들(ST2)의 두께보다 두꺼울 수 있다. 이 경우, 상기 제2 소자 분리막들(ST2)은 상기 제1 소자 분리막(ST1)과 별도의 공정에 의하여 형성될 수 있다. 다른 실시예에서, 상기 제2 소자 분리막들(ST2)은 상기 제1 소자 분리막(ST1)과 동시에 형성되고 실질적으로 동일한 두께를 가질 수 있다. 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 상기 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 실리콘 산화막을 포함할 수 있다.
상기 제1 로직 셀(C1)은 제1 회로 영역(R1) 및 제2 회로 영역(R2)을 포함할 수 있다. 상기 제1 및 제2 회로 영역들(R1, R2)은 각각 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 포함할 수 있다. 일 예로, 상기 제1 회로 영역(R1)은 먹스(MUX, Multiplexer) 셀의 일부일 수 있고, 상기 제2 회로 영역(R2)은 플립플롭(Flip Flop) 셀의 일부일 수 있다.
상기 활성 패턴들(FN) 상에 상기 활성 패턴들(FN)과 교차하여 상기 제1 방향(D1)으로 연장되는 게이트 전극들(G1-G11)이 제공될 수 있다. 상기 게이트 전극들(G1-G11)은 상기 제1 회로 영역(R1)에 배치되는 제1 내지 제6 게이트 전극들(G1-G6), 및 상기 제2 회로 영역(R2)에 배치되는 제7 내지 제11 게이트 전극들(G7-G11)을 포함할 수 있다. 상기 게이트 전극들(G1-G11)은 상기 제2 방향(D2)으로 서로 이격될 수 있다.
상기 게이트 전극들(G1-G11)의 각각은 상기 제1 방향(D1)으로 연장되어 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 가로지를 수 있다. 상기 게이트 전극들(G1-G11)의 각각의 아래에 게이트 절연 패턴(GI)이 제공될 수 있고, 상기 게이트 전극들(G1-G11)의 각각의 위에 캐핑 패턴(GP)이 제공될 수 있다. 상기 게이트 전극들(G1-G11)의 각각의 양 측에 게이트 스페이서들(GS)이 제공될 수 있다. 상기 게이트 전극들(G1-G11)을 덮는 제1 내지 제4 층간 절연막들(110, 120, 130, 140)이 제공될 수 있다.
상기 게이트 전극들(G1-G11)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 캐핑 패턴(GP) 및 상기 게이트 스페이서들(GS)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제1 내지 제4 층간 절연막들(110, 120, 130, 140)은 각각 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 게이트 전극들(G1-G11)의 각각의 양 측에 위치하는 상기 활성 패턴들(FN)에 소스/드레인 영역들(SD)이 제공될 수 있다. 도 3b, 3c 및 3f에 도시된 바와 같이, 상기 소스/드레인 영역들(SD)은 상기 활성 패턴들(FN) 내에 한정될 수 있으나, 이와 달리 상기 기판(100)의 상부, 즉, 상기 제2 소자 분리막들(ST2) 사이로 연장될 수 있다. 상기 PMOSFET 영역(PR) 내의 상기 소스/드레인 영역들(SD)은 p형 불순물 영역들일 수 있고, 상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)은 n형 불순물 영역들일 수 있다. 상기 게이트 전극들(G1-G11)의 각각의 아래에 위치하고, 상기 게이트 전극들(G1-G11)의 각각과 중첩하는 상기 핀 부분들은 채널 영역으로 이용될 수 있다.
일 실시예에 따르면, 상기 게이트 전극들(G1-G11)의 각각의 양 측에 연결 도전 패턴들(TS)이 제공될 수 있다. 상기 PMOSFET 영역(PR)에서, 상기 제2 소자 분리막들(ST2)을 사이에 두고 상기 제1 방향(D1)으로 상호 이격된 소스/드레인 영역들(SD)은, 상기 연결 도전 패턴들(TS)에 의하여 서로 전기적으로 연결될 수 있다. 즉, 상기 연결 도전 패턴들(TS)은 상기 활성 패턴들(FN)을 공통적으로 덮으며 상기 제1 방향(D1)으로 이격된 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다. 상기 연결 도전 패턴들(TS)은 상기 소스/드레인 영역들(SD)에 직접 접할 수 있다. 상기 연결 도전 패턴들(TS)은 금속-실리사이드를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴들(TS)은 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다. 상기 연결 도전 패턴들(TS)은 금속층을 더 포함할 수 있다. 일 예로, 상기 금속층은 티타늄, 탄탈륨, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴들(TS)은 금속-실리사이드 층 및 상기 금속-실리사이드 층 상의 금속층을 포함할 수 있다.
상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)도 동일한 방식으로 상기 연결 도전 패턴들(TS)에 의하여 연결될 수 있다. 즉, 상기 NMOSFET 영역(NR) 내에서, 상기 제2 소자 분리막들(ST2)에 의하여 상기 제1 방향(D1)으로 상호 이격된 소스/드레인 영역들(SD)은 상기 연결 도전 패턴들(TS)에 의하여 상호 연결될 수 있다. 상기 연결 도전 패턴들(TS)은 상기 제1 층간 절연막(110) 내에 제공될 수 있다.
상기 연결 도전 패턴들(TS) 상에 소스/드레인 콘택들(SDC)이 제공될 수 있다. 일 예로, 평면적 관점에서, 상기 소스/드레인 콘택들(SDC)은 각각의 상기 게이트 전극들(G1-G11)의 양 측에 제공될 수 있다. 각각의 상기 소스/드레인 콘택들(SDC)은 상기 연결 도전 패턴(TS)의 상면을 덮으며 상기 제1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다. 도시되지 않았지만, 상기 상기 소스/드레인 콘택들(SDC) 중 일부는 상기 PMOSFET 영역(PR)의 상기 소스/드레인 영역들(SD)과 상기 NMOSFET 영역(NR)의 상기 소스/드레인 영역들(SD)을 연결하도록 상기 제1 소자 분리막(ST1) 상으로 연장될 수 있다.
상기 소스/드레인 콘택들(SDC)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 이때, 상기 연결 도전 패턴들(TS)은 상기 소스/드레인 콘택들(SDC)과 다른 물질을 포함할 수 있다. 일 예로, 상기 소스/드레인 콘택들(SDC)은 텅스텐을 포함할 수 있고, 상기 연결 도전 패턴들(TS)은 금속 ?실리사이드를 포함할 수 있다.
상기 제1 로직 셀(C1)은 상기 PMOSFET 영역(PR)의 외곽에 제공되는 제1 배선(PW1), 및 상기 NMOSFET 영역(NR)의 외곽에 제공되는 제2 배선(PW2)을 포함할 수 있다. 일 예로, 상기 PMOSFET 영역(PR) 상의 상기 제1 배선(PW1)은 드레인 전압(Vdd), 즉, 파워 전압이 제공되는 통로일 수 있다. 일 예로, 상기 NMOSFET 영역(NR) 상의 상기 제2 배선(PW2)은 소스 전압(Vss), 즉, 접지 전압이 제공되는 통로일 수 있다.
상기 제1 및 제2 배선들(PW1, PW2)은 상기 제2 방향(D2)으로 연장하며, 상기 제2 방향(D2)으로 인접한 로직 셀들 사이에 공유될 수 있다. 일 예로, 상기 제1 배선(PW1)은 상기 제1 로직 셀(C1)과 상기 제3 로직 셀(C3) 사이에 공유될 수 있다. 나아가, 상기 제1 배선(PW1)은 상기 제1 로직 셀(C1)의 상기 PMOSFET 영역(PR)과 상기 제2 로직 셀(C2)의 상기 PMOSFET 영역(PR) 사이에 공유될 수 있다.
일 실시예에 따르면, 상기 제7 및 제8 게이트 전극들(G7, G8) 사이의 상기 PMOSFET 영역(PR) 상의 상기 소스/드레인 콘택(SDC) 상에 제2 비아(V2)가 제공될 수 있다. 이로써, 상기 제7 및 제8 게이트 전극들(G7, G8) 사이의 상기 소스/드레인 영역(SD)은 상기 연결 도전 패턴(TS), 상기 소스/드레인 콘택(SDC) 및 상기 제2 비아(V2)를 통하여 상기 제1 배선(PW1)에 전기적으로 연결될 수 있다. 유사하게, NMOSFET 영역(NR) 상의 상기 소스/드레인 영역(SD) 역시 상기 제2 배선(PW2)에 전기적으로 연결될 수 있다.
도 2, 도 3a, 도 3b 및 도 3c를 다시 참조하면, 상기 제1 회로 영역(R1) 상에, 상기 제1 내지 제6 게이트 전극들(G1-G6)을 가로지르는 제1 연결 콘택(CC1)이 제공될 수 있다. 상기 제1 연결 콘택(CC1)은 상기 제2 방향(D2)으로 연장되는 바(bar) 형태일 수 있다. 상기 제1 연결 콘택(CC1)은 상기 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR) 사이의 상기 제1 소자 분리막(ST1) 상에 제공될 수 있다. 상기 제1 연결 콘택(CC1)은 상기 제1 층간 절연막(110) 상의 상기 제2 층간 절연막(120) 내에 제공될 수 있다.
상기 제1 연결 콘택(CC1)은 제1 내지 제3 서브 콘택들(CA1-CA3) 및 제1 내지 제3 게이트 콘택들(CB1-CB3)을 포함할 수 있다. 상기 제1 내지 제3 서브 콘택들(CA1-CA3) 및 상기 제1 내지 제3 게이트 콘택들(CB1-CB3)은 서로 교번적으로 상기 제1 내지 제6 게이트 전극들(G1-G6) 상에 배치될 수 있다. 일 예로, 상기 제1 내지 제3 게이트 콘택들(CB1-CB3)은 상기 제1, 제3 및 제5 게이트 전극들(G1, G3, G5) 상에 각각 배치될 수 있고, 상기 제1 내지 제3 서브 콘택들(CA1-CA3)은 상기 제2, 제4 및 제6 게이트 전극들(G2, G4, G6) 상에 각각 배치될 수 있다.
상기 제1 내지 제3 서브 콘택들(CA1-CA3)은 상기 제1 층간 절연막(110) 상에 제공될 수 있다. 따라서, 상기 제1 내지 제3 서브 콘택들(CA1-CA3)은 상기 제2, 제4 및 제6 게이트 전극들(G2, G4, G6)의 상면들로부터 수직적으로 이격될 수 있다. 한편, 상기 제1 내지 제3 게이트 콘택들(CB1-CB3)은 상기 제1 층간 절연막(110)을 관통하여 상기 제1, 제3 및 제5 게이트 전극들(G1, G3, G5)의 상면들과 각각 접할 수 있다. 일 단면의 관점에서, 상기 제1 내지 제3 서브 콘택들(CA1-CA3) 및 상기 제1 내지 제3 게이트 콘택들(CB1-CB3)의 상면들은 실질적으로 동일 레벨에 위치할 수 있다. 그러나, 상기 제1 내지 제3 서브 콘택들(CA1-CA3)의 바닥면들은 상기 제1 내지 제3 게이트 콘택들(CB1-CB3)의 바닥면들보다 더 높은 레벨에 위치할 수 있다. 나아가, 상기 제1 내지 제3 서브 콘택들(CA1-CA3)은 후술할 소스/드레인 콘택들(SDC)과 동일한 레벨에 위치할 수 있다. 구체적으로, 상기 제1 내지 제3 서브 콘택들(CA1-CA3)의 바닥면들 및 상면들은 각각 상기 소스/드레인 콘택들(SDC)의 바닥면들 및 상면들과 동일한 레벨에 위치할 수 있다. 이는, 상기 제1 내지 제3 서브 콘택들(CA1-CA3)이 상기 소스/드레인 콘택들(SDC)과 함께 형성될 수 있기 때문이다.
상기 제1 내지 제3 서브 콘택들(CA1-CA3) 및 상기 제1 내지 제3 게이트 콘택들(CB1-CB3)은 동일한 물질을 포함할 수 있고, 서로 연결되어 일체(one body)로서 상기 제1 연결 콘택(CC1)을 이룰 수 있다. 상기 제1 내지 제3 서브 콘택들(CA1-CA3) 및 상기 제1 내지 제3 게이트 콘택들(CB1-CB3)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제1 내지 제3 서브 콘택들(CA1-CA3) 및 상기 제1 내지 제3 게이트 콘택들(CB1-CB3)은 상기 소스/드레인 콘택들(SDC)과 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제3 서브 콘택(CA3)은 상기 제2 방향(D2)으로 연장되는 제1 부분(P1) 및 상기 제1 방향(D1)으로 연장되는 제2 부분(P2)을 포함할 수 있다. 평면적 관점에서, 상기 제1 부분(P1)은 상기 제6 게이트 전극(G6)을 가로지를 수 있다. 상기 제2 부분(P2)은 상기 제1 부분(P1)의 일 말단에서부터 상기 PMOSFET 영역(PR)과 중첩되도록 연장될 수 있다. 특히, 상기 제2 부분(P2)은 상기 PMOSFET 영역(PR)에 형성된 상기 연결 도전 패턴들(TS) 중 어느 하나와 수직적으로 중첩될 수 있다. 상기 제2 부분(P2)은 상기 어느 하나의 연결 도전 패턴(TS)의 상면과 접촉할 수 있다. 이로써 상기 제3 서브 콘택(CA3)은 상기 제2 부분(P2) 및 상기 어느 하나의 연결 도전 패턴(TS)을 통해 상기 제6 및 제7 게이트 전극들(G6, G7) 사이의 상기 소스/드레인 영역들(SD)과 연결될 수 있다.
상기 제1 연결 콘택(CC1) 상에 제1 도전 라인(CBL1)이 배치될 수 있다. 상기 제1 연결 콘택(CC1) 및 상기 제1 도전 라인(CBL1) 사이에 제1 비아(V1)가 배치될 수 있다. 상기 제1 도전 라인(CBL1)은 상기 제1 비아(V1)를 통해 상기 제1 연결 콘택(CC1)과 전기적으로 연결될 수 있다. 이로써, 상기 제1 도전 라인(CBL1)은 상기 제1 연결 콘택(CC1)에 신호를 인가할 수 있다. 상기 제2 층간 절연막(120) 상에 제3 및 제4 층간 절연막들(130, 140)이 순차적으로 적층될 수 있다. 상기 제1 비아(V1)는 상기 제3 층간 절연막(130) 내에 제공되고, 상기 제1 도전 라인(CBL1)은 상기 제4 층간 절연막(140) 내에 제공될 수 있다.
일 실시예에 따르면, 상기 제2 및 제4 게이트 전극들(G2, G5)은 제4 및 제5 게이트 콘택들(CB4, CB5)과 각각 접할 수 있다. 상기 제2 및 제4 게이트 전극들(G2, G5) 상에 제2 및 제3 도전 라인들(CBL2, CBL3)가 각각 배치될 수 있다. 상기 제2 게이트 전극(G2)은 상기 제4 게이트 콘택(CB4) 및 비아(미도시)를 통해 상기 제2 도전 라인(CBL2)과 연결될 수 있으며, 상기 제4 게이트 전극(G4)은 상기 제5 게이트 콘택(CB5) 및 비아(미도시)를 통해 상기 제3 도전 라인(CBL3)과 연결될 수 있다.
상기 제1 연결 콘택(CC1)은 상기 제1 내지 제3 게이트 콘택들(CB1-CB3)을 통해 상기 제1, 제3 및 제5 게이트 전극들(G1, G3, G5)과 연결될 수 있다. 그 결과, 상기 제1, 제3 및 제5 게이트 전극들(G1, G3, G5)은 등전위 상태일 수 있다. 이에 따라, 상기 제1 연결 콘택(CC1)을 통하여, 상기 제2, 제4 및 제6 게이트 전극들(G2, G4, G6)을 제외하고 상기 제1, 제3 및 제5 게이트 전극들(G1, G3, G5)에만 동일한 신호를 인가할 수 있다. 또한, 상기 제3 서브 콘택(CA3)의 상기 제2 부분(P2)을 통해, 상기 제1 연결 콘택(CC1)은 상기 소스/드레인 영역들(SD)에도 상기 동일한 신호를 인가할 수 있다.
나아가, 상기 제1 연결 콘택(CC1)의 상기 제1 내지 제3 서브 콘택들(CA1-CA3)은 상기 소스/드레인 콘택들(SDC)과 동일한 레벨에 형성되면서, 상기 제1 내지 제3 게이트 콘택들(CB1-CB3)의 사이를 잇는 다리 역할을 할 수 있다. 즉, 상기 제1 내지 제3 게이트 콘택들(CB1-CB3)의 사이를 잇는 추가적인 비아들 및 도전 라인들을 형성할 필요가 없다. 또한 상술한 바와 같이, 상기 제1 내지 제3 서브 콘택들(CA1-CA3)은 상기 소스/드레인 콘택들(SDC)과 함께 형성될 수 있기 때문에 추가적인 공정을 필요로 하지 않을 수 있다. 결론적으로, 본 발명의 실시예들에 따른 상기 제1 연결 콘택(CC1)을 통해, 반도체 소자의 제조 공정이 더욱 간단해지고, 반도체 소자의 고집적화에 유리할 수 있다.
앞서 설명한 제1 연결 콘택(CC1)은 본 발명의 일 실시예에 따른 하나의 예시일 수 있다. 즉, 상기 제1 내지 제3 게이트 콘택들(CB1-CB3) 및 상기 제1 내지 제3 서브 콘택들(CA1-CA3)은 각각 3개씩 도시되었으나, 이에 한정되지 않는다. 또한, 상기 제1 내지 제3 서브 콘택들(CA1-CA3) 중 어느 하나는 두 개 이상의 게이트 전극들을 가로지르며 상기 제2 방향(D2)으로 연장될 수 있다.
도 2, 도 3d, 도 3e 및 도 3f를 참조하면, 상기 제2 회로 영역(R2) 상에, 상기 제7 내지 제9 게이트 전극들(G7-G9)을 가로지르는 제2 연결 콘택(CC2)이 제공될 수 있다. 나아가, 상기 제10 및 제11 게이트 전극들(G10, G11)을 가로지르는 제3 연결 콘택(CC3)이 제공될 수 있다. 상기 제2 및 제3 연결 콘택들(CC2, CC3)은 상기 제2 방향(D2)으로 연장되는 바(bar) 형태일 수 있다. 상기 제2 및 제3 연결 콘택들(CC2, CC3)은 상기 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR) 사이의 상기 제1 소자 분리막(ST1) 상에 제공될 수 있다. 상기 제2 및 제3 연결 콘택들(CC2, CC3)은 앞서 설명한 제1 연결 콘택(CC1)과 유사할 수 있으며, 따라서 앞서 제1 연결 콘택(CC1)과의 차이점을 중심으로 설명한다.
먼저, 상기 제2 연결 콘택(CC2)은 제4 서브 콘택(CA4), 및 상기 제4 서브 콘택(CA4)의 양단에 제공된 제6 및 제7 게이트 콘택들(CB6, CB7)을 포함할 수 있다. 상기 제6 및 제7 게이트 콘택들(CB6, CB7)은 상기 제7 및 제9 게이트 전극들(G7, G9) 상에 각각 배치될 수 있고, 상기 제4 서브 콘택(CA4)은 상기 제8 게이트 전극(G8) 상에 배치될 수 있다. 이때, 상기 제6 및 제7 게이트 콘택들(CB6, CB7)은 상기 제1 층간 절연막(110)을 관통하여 상기 제7 및 제9 게이트 전극들(G7, G9)의 상면들과 접할 수 있다. 상기 제4 서브 콘택(CA4)은 상기 제8 게이트 전극(G8)의 상면으로부터 수직적으로 이격될 수 있다.
상기 제2 연결 콘택(CC2)은 상기 제6 및 제7 게이트 콘택들(CB6, CB7)을 통해 상기 제7 및 제9 게이트 전극들(G7, G9)과 연결될 수 있다. 그 결과, 상기 제7 및 제9 게이트 전극들(G7, G9)은 등전위 상태일 수 있다. 도시되진 않았지만, 앞서 도 3a를 참조하여 설명한 상기 제1 연결 콘택(CC1)과 마찬가지로, 상기 제2 연결 콘택(CC2) 상에 비아(미도시) 및 도전 라인(미도시)이 제공될 수 있다. 이에 따라, 상기 제2 연결 콘택(CC2)을 통하여, 상기 제8 게이트 전극(G8)을 제외하고 상기 제7 및 제9 게이트 전극들(G7, G9)에만 동일한 신호를 인가할 수 있다.
일 실시예에 따르면, 상기 제2 연결 콘택(CC2) 및 상기 제7 내지 제9 게이트 전극들(G7-G9)은 크로스 커플(Cross Couple) 구조를 구현할 수 있다. 상기 크로스 커플 구조는, 상기 PMOSFET 영역(PR)에 제공된 제1 및 제2 트렌지스터들, 상기 NMOSFET 영역(NR) 상에 제공된 제3 및 제4 트렌지스터들 및 이들을 교차하여 연결하는 연결 구조체를 포함할 수 있다. 일 예로, 상기 PMOSFET 영역(PR) 상의 상기 제8 게이트 전극(G8)은 상기 제1 트렌지스터의 게이트일 수 있고, 상기 PMOSFET 영역(PR) 상의 상기 제9 게이트 전극(G9)은 상기 제2 트렌지스터의 게이트일 수 있고, 상기 NMOSFET 영역(NR) 상의 상기 제7 게이트 전극(G7)은 상기 제3 트렌지스터의 게이트일 수 있고, 및 상기 NMOSFET 영역(NR) 상의 상기 제8 게이트 전극(G8)은 상기 제4 트렌지스터의 게이트일 수 있다. 이때, 상기 제1 및 제4 트렌지스터들은 상기 제8 게이트 전극(G8)을 공통 게이트로 공유함으로써 서로 연결될 수 있고, 상기 제2 및 제3 트렌지스터들은 상기 제2 연결 콘택(CC2)을 통해 서로 연결될 수 있다. 이로써, 상기 제1 및 제4 트렌지스터들의 게이트들에 상기 제8 게이트 전극(G8)을 통해 동일한 제1 신호를 인가할 수 있고, 상기 제2 및 제3 트렌지스터들의 게이트들에 상기 제2 연결 콘택(CC2)을 통해 동일한 제2 신호를 인가할 수 있다.
상기 제3 연결 콘택(CC3)은 제5 서브 콘택(CA5), 및 상기 제5 서브 콘택(CA5)의 일 말단에 제공된 제8 게이트 콘택(CB8)을 포함할 수 있다. 상기 제8 게이트 콘택(CB8)은 상기 제11 게이트 전극(G11) 상에 배치될 수 있고, 상기 제5 서브 콘택(CA5)은 상기 제10 게이트 전극(G10) 상에 배치될 수 있다. 이때, 상기 제8 게이트 콘택(CB8)은 상기 제1 층간 절연막(110)을 관통하여 상기 제11 게이트 전극(G11)의 상면과 접할 수 있다. 상기 제5 서브 콘택(CA5)은 상기 제10 게이트 전극(G10)의 상면으로부터 수직적으로 이격될 수 있다.
상기 제5 서브 콘택(CA5)의 다른 말단 상에, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 가로지르는 제4 도전 라인(CBL4)이 배치될 수 있다. 상기 제4 도전 라인(CBL4)은 상기 제1 방향(D1)으로 연장되는 바(bar) 형태일 수 있다. 상기 제5 서브 콘택(CA5) 및 상기 제4 도전 라인(CBL4) 사이에 제3 비아(V3)가 배치될 수 있다. 상기 제4 도전 라인(CBL4)은 상기 제3 비아(V3)를 통해 상기 제3 연결 콘택(CC3)과 전기적으로 연결될 수 있다.
한편, 상기 제4 도전 라인(CBL4)은 제4 비아(V4)를 통해 상기 PMOSFET 영역(PR) 상의 소스/드레인 콘택(SDC)의 상면과 연결 수 있고, 또한 제5 비아(V5)를 통해 상기 NMOSFET 영역(NR) 상의 소스/드레인 콘택(SDC)의 상면과 접할 수 있다. 즉, 상기 제11 게이트 전극(G11)은 상기 제3 연결 콘택(CC3)을 통해 상기 제9 및 제10 게이트 전극(G9, G10) 사이의 상기 소스/드레인 영역들(SD)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 따른 상기 제3 연결 콘택(CC3)을 통하여, 추가적인 비아들 및 도전 라인들을 형성할 필요 없이, 최단 경로로 상기 제11 게이트 전극(G11)과, 이와 상기 제10 게이트 전극(G10)을 사이에 두고 이격된 상기 소스/드레인 영역들(SD)을 전기적으로 연결시킬 수 있다.
일 실시예에 따르면, 상기 제3 연결 콘택(CC3), 상기 제11 게이트 전극(G11), 및 상기 제9 및 제10 게이트 전극(G9, G10) 사이의 상기 소스/드레인 영역들(SD)은 버퍼(Buffer) 셀을 구현할 수 있다.
실시예 1: 제조방법
도 4, 6, 8, 및 10은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 1의 제1 로직 셀(C1)의 평면도들이다. 도 5a, 7a, 9a, 및 11a은 각각 도 4, 6, 8, 및 10의 A-A'에 따른 단면도들이고, 도 5b, 7b, 9b, 및 11b는 각각 도 4, 6, 8, 및 10의 B-B'에 따른 단면도들이고, 도 9c 및 11c는 각각 도 8 및 10의 C-C'에 따른 단면도들이고, 도 9d 및 도 11d는 각각 도 8 및 10의 D-D'에 따른 단면도들이고, 도 9e 및 도 11e는 각각 도 8 및 10의 E-E'에 따른 단면도들이다.
도 4, 도 5a 및 도 5b를 참조하면, 기판(100) 상에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제1 소자 분리막(ST1)이 형성될 수 있다. 나아가, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 복수의 활성 패턴들(FN)을 정의하는 제2 소자 분리막들(ST2)이 형성될 수 있다. 상기 기판(100)은 일 예로, 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있고, 일 예로, 실리콘 산화막을 포함할 수 있다.
상기 제1 및 제2 소자 분리막들(ST1, ST2)은 각각 제3 방향(D3)과 반대되는 방향으로의 깊이(depth)를 가질 수 있다. 상기 제3 방향(D3)은, 제1 방향(D1) 및 제2 방향(D2)에 모두 수직하는 방향으로, 상기 기판(100)의 상면에 수직한 방향일 수 있다. 일 예로, 상기 제2 소자 분리막들(ST2)은 상기 제1 소자 분리막(ST1)보다 얕은 깊이를 가질 수 있다. 이 경우, 상기 제2 소자 분리막들(ST2)은 상기 제1 소자 분리막(ST1)과 별도의 공정에 의하여 형성될 수 있다. 다른 예로, 상기 제2 소자 분리막들(ST2)은 상기 제1 소자 분리막(ST1)과 동시에 형성될 수 있고, 이때 상기 제2 소자 분리막들(ST2)은 상기 제1 소자 분리막(ST1)과 실질적으로 동일한 깊이를 가질 수 있다.
상기 활성 패턴들(FN)은 상기 제2 방향(D2)으로 연장되는 상기 제2 소자 분리막들(ST2) 사이로 돌출된 핀 부분들을 포함할 수 있다. 상기 복수의 활성 패턴들(FN)은 상기 제2 방향(D2)으로 연장될 수 있다.
상기 기판(100) 상에 상기 활성 패턴들(FN)과 교차하여 상기 제1 방향(D1)으로 연장되는 게이트 전극들(G1-G11)이 형성될 수 있다. 상기 게이트 전극들(G1-G11)은, 상기 제1 로직 셀(C1)의 제1 회로 영역(R1)에 형성되는 제1 내지 제6 게이트 전극들(G1-G6), 및 제2 회로 영역(R2)에 형성되는 제7 내지 제11 게이트 전극들(G7-G11)을 포함할 수 있다. 상기 게이트 전극들(G1-G11)은 상기 제2 방향(D2)으로 서로 이격될 수 있다.
각각의 상기 게이트 전극들(G1-G11)과 상기 기판(100) 사이에 게이트 절연 패턴(GI)이 형성될 수 있다. 각각의 상기 게이트 전극들(G1-G11) 상에 캐핑 패턴(GP)이 형성될 수 있다. 상기 게이트 전극들(G1-G11), 상기 게이트 절연 패턴(GI), 및 상기 캐핑 패턴(GP)을 형성하는 것은, 상기 기판(100) 상에 게이트 절연막, 게이트 막, 및 캐핑막을 형성한 후, 패터닝 공정을 수행하여 형성될 수 있다. 상기 게이트 절연막은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 게이트 막은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 캐핑막은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연막, 상기 게이트 막, 및 상기 캐핑막은 화학 기상 증착 및/또는 스퍼터링 공정에 의하여 형성될 수 있다. 더하여, 각각의 상기 게이트 전극들(G1-G11)의 양 측에 게이트 스페이서들(GS)이 형성될 수 있다. 상기 게이트 스페이서들(GS)은 상기 게이트 전극들(G1-G11)을 덮는 스페이서 막을 형성한 후, 상기 스페이서 막을 이방성 식각하여 형성될 수 있다. 상기 스페이서 막은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극들(G1-G11)이 형성된 결과물 상에 이온 주입 공정이 수행되어, 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은, 각각의 상기 게이트 전극들(G1-G11)의 양 측의 상기 활성 패턴들(FN) 내에 형성될 수 있다. 상기 게이트 전극들(G1-G11) 아래에 배치되어 상기 게이트 전극들(G1-G11)과 각각 중첩하는 상기 활성 패턴들(FN)의 상기 핀 부분들에는 상기 소스/드레인 영역들(SD)이 형성되지 않을 수 있다. 상기 PMOSFET 영역(PR)에서, 상기 소스/드레인 영역들(SD)은 p형 불순물을 주입하여 형성될 수 있고, 상기 NMOSFET 영역(NR)에서, 상기 소스/드레인 영역들(SD)은 n형 불순물을 주입하여 형성될 수 있다.
상기 기판(100) 상에 상기 게이트 전극들(G1-G11)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 상기 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)과 연결되는 연결 도전 패턴들(TS)이 형성될 수 있다. 상기 연결 도전 패턴들(TS)을 형성하는 것은, 상기 제1 층간 절연막(110)을 관통하여 상기 게이트 전극들(G1-G11)의 각각의 양 측의 상기 활성 패턴들(FN)을 노출하는 리세스 영역들을 형성하는 것, 상기 리세스 영역들을 채우는 도전 물질을 형성하는 것, 및 상기 제1 층간 절연막(110)이 노출될 때까지 상기 도전 물질을 평탄화하는 것을 포함할 수 있다. 상기 연결 도전 패턴들(TS)은 금속-실리사이드를 포함할 수 있다. 일 예로 상기 연결 도전 패턴들(TS)은 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다. 상기 연결 도전 패턴들(TS)은 금속층을 더 포함할 수 있다. 일 예로, 상기 금속층은 티타늄, 탄탈륨, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴들(TS)은 금속-실리사이드 층 및 상기 금속-실리사이드 층 상의 금속층을 포함할 수 있다.
상기 PMOSFET 영역(PR)에서, 각각의 상기 연결 도전 패턴들(TS)은 상기 제2 소자 분리막(ST2)을 사이에 두고 상기 제1 방향(D1)으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다. 상기 NMOSFET 영역(NR)의 상기 소스/드레인 영역들(SD)도 동일한 방식으로 상기 연결 도전 패턴들(TS)에 의하여 연결될 수 있다. 즉, 상기 NMOSFET 영역(NR)에서, 각각의 상기 연결 도전 패턴들(TS)은 상기 제2 소자 분리막(ST2)을 사이에 두고 상기 제1 방향(D1)으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다. 상기 연결 도전 패턴들(TS)의 상면들은 상기 게이트 전극들(G1-G11)의 상면들보다 더 높은 레벨에 위치할 수 있다.
도 6, 도 7a 및 도 7b를 참조하면, 상기 연결 도전 패턴들(TS)이 형성된 결과물 상에 제2 층간 절연막(120)이 형성될 수 있다. 상기 제2 층간 절연막(120)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
제1 포토 마스크(미도시)를 이용해 상기 제2 층간 절연막(120)을 패터닝하여, 제1 서브 콘택 홀들(CAH1) 및 제1 소스/드레인 콘택 홀들(SDH1)이 형성될 수 있다. 즉, 상기 제1 서브 콘택 홀들(CAH1) 및 제1 소스/드레인 콘택 홀들(SDH1)은 제1 포토 공정으로 동시에 형성될 수 있다. 상기 제2 층간 절연막(120)의 패터닝은 상기 제1 층간 절연막(110)의 상면 및 상기 연결 도전 패턴들(TS)의 상면이 노출될 때까지 수행될 수 있다.
일 실시예에 따르면, 상기 제1 서브 콘택 홀들(CAH1)은 상기 제2, 제6 및 제10 게이트 전극들(G2, G6, G10) 상에 각각 형성될 수 있다. 상기 제1 소스/드레인 콘택 홀들(SDH1)은 각각의 게이트 전극들(G1-G11)의 일 측의 상기 연결 도전 패턴들(TS)을 노출할 수 있다.
나아가, 상기 제1 서브 콘택 홀들(CAH1)은 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR) 사이의 상기 제1 소자 분리막(ST1) 상에 형성될 수 있다. 상기 제1 서브 콘택 홀들(CAH1)은 상기 제2, 제6 및 제10 게이트 전극들(G2, G6, G10)을 각각 가로지르며 상기 제2 방향(D2)으로 연장될 수 있다. 상기 제1 소스/드레인 콘택 홀들(SDH1)은 상기 연결 도전 패턴들(TS)의 상면을 따라 상기 제1 방향(D1)으로 연장될 수 있다.
일 실시예에 따르면, 상기 제6 게이트 전극(G6) 상의 상기 제1 서브 콘택 홀(CAH1)은 상기 제2 방향(D2)으로 연장되는 제1 홀 부분(HP1) 및 상기 제1 방향(D1)으로 연장되는 제2 홀 부분(HP2)을 포함할 수 있다. 평면적 관점에서, 상기 제1 홀 부분(HP1)은 상기 제6 게이트 전극(G6)을 가로지를 수 있다. 상기 제2 홀 부분(HP2)은 상기 제1 홀 부분(HP1)의 일 말단에서부터 상기 PMOSFET 영역(PR)과 중첩되도록 연장될 수 있다. 특히, 상기 제2 홀 부분(HP2)은 상기 PMOSFET 영역(PR)에 형성된 상기 연결 도전 패턴들(TS) 중 어느 하나의 상면을 노출할 수 있다. 구체적으로, 상기 제2 홀 부분(HP2)은 상기 제6 및 제7 게이트 전극들(G6, G7) 사이의 상기 연결 도전 패턴(TS)의 상면을 노출할 수 있다.
도 8, 및 도 9a 내지 도 9e를 참조하면, 상기 제2 층간 절연막(120) 상에 상기 제1 서브 콘택 홀들(CAH1) 및 상기 제1 소스/드레인 콘택 홀들(SDH1)을 채우는 제1 마스크 막(M1)이 형성될 수 있다. 상기 제1 마스크 막(M1)은 일 예로, 에스오에이치(SOH) 물질을 포함할 수 있다.
제2 포토 마스크(미도시)를 이용해 상기 제1 마스크 막(M1)을 패터닝하여, 제2 서브 콘택 홀들(CAH2) 및 제2 소스/드레인 콘택 홀들(SDH2)이 형성될 수 있다. 상기 제2 포토 마스크는 앞서 설명한 제1 포토 마스크와 다른 마스크로, 상기 제1 및 제2 포토 마스크들은 서로 다른 레티클 및/또는 서로 다른 노광 공정으로 형성될 수 있다. 상기 제2 서브 콘택 홀들(CAH2) 및 제2 소스/드레인 콘택 홀들(SDH2)은 제2 포토 공정으로 동시에 형성될 수 있다. 상기 제1 마스크 막(M1)을 패터닝 하는 동안 상기 제2 층간 절연막(120)도 함께 패터닝될 수 있다. 상기 제1 마스크 막(M1)의 패터닝은 상기 제1 층간 절연막(110)의 상면 및 상기 연결 도전 패턴들(TS)의 상면이 노출될 때까지 수행될 수 있다.
도시되진 않았지만, 상기 제1 마스크 막(M1)은 상기 제2 서브 콘택 홀들(CAH2) 및 상기 제2 소스/드레인 콘택 홀들(SDH2)을 제외하고 기판 전면을 덮고 있는 상태이다. 다만 도 8을 다시 참조하면, 상기 제1 및 제2 포토 마스크들을 서로 구별하기 위해, 상기 제1 마스크 막(M1)을 상기 제1 서브 콘택 홀들(CAH1) 및 상기 제1 소스/드레인 콘택 홀들(SDH1) 내에만 도시하였다.
일 실시예에 따르면, 상기 제2 서브 콘택 홀들(CAH2)은 상기 제4 및 제8 게이트 전극들(G4, G8) 상에 각각 형성될 수 있다. 상기 제2 소스/드레인 콘택 홀들(SDH2)은 각각의 게이트 전극들(G1-G11)의 다른 일 측의 상기 연결 도전 패턴들(TS)을 노출할 수 있다.
나아가, 상기 제2 서브 콘택 홀들(CAH2)은 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR) 사이의 상기 제1 소자 분리막(ST1) 상에 형성될 수 있다. 평면적 관점에서, 상기 제2 서브 콘택 홀들(CAH2)은 상기 제1 서브 콘택 홀들(CAH1)의 사이에 각각 형성될 수 있으며, 상기 제2 소스/드레인 콘택 홀들(SDH2)은 상기 제1 소스/드레인 콘택 홀들(SDH1)의 사이에 각각 형성될 수 있다. 즉, 상기 제1 및 제2 서브 콘택 홀들(CAH1, CAH2)은 서로 다른 포토 마스크를 이용해 교번적으로 형성될 수 있고, 상기 제1 및 제2 소스/드레인 콘택 홀들(SDH1, SDH2)도 서로 다른 포토 마스크를 이용해 교번적으로 형성될 수 있다. 이로써, 포토 공정의 최소 패터닝 피치의 한계를 극복할 수 있으며, 고집적화된 반도체 소자의 구현이 가능하다.
그 외, 상기 제2 서브 콘택 홀들(CAH2) 및 상기 제2 소스/드레인 콘택 홀들(SDH2)에 관한 구체적인 설명은 앞서 도 6, 도 7a 및 도 7b를 참조하여 설명한 상기 제1 서브 콘택 홀들(CAH1) 및 상기 제1 소스/드레인 콘택 홀들(SDH1)에 관한 설명과 유사할 수 있다.
도 10, 및 도 11a 내지 도 11e를 참조하면, 먼저 상기 제1 마스크 막(M1) 상에 상기 제2 서브 콘택 홀들(CAH2) 및 상기 제2 소스/드레인 콘택 홀들(SDH2)을 채우는 제2 마스크 막(M2)이 형성될 수 있다. 상기 제2 마스크 막(M2)은 일 예로, 에스오에이치(SOH) 물질을 포함할 수 있다.
제3 포토 마스크(미도시)를 이용해 상기 제2 마스크 막(M2)을 패터닝하여, 제1 게이트 콘택 홀들(CBH1)이 형성될 수 있다. 상기 제3 포토 마스크는 앞서 설명한 제1 및 제2 포토 마스크들과 다른 마스크일 수 있다. 즉, 상기 제1 게이트 콘택 홀들(CBH1)은 제3 포토 공정으로 형성될 수 있다. 상기 제2 마스크 막(M2)을 패터닝 하는 동안 상기 제1 마스크 막(M1) 및 상기 제2 층간 절연막(120)도 함께 패터닝될 수 있다. 상기 제2 마스크 막(M2)의 패터닝은 상기 제1, 제3, 제5 및 제11 게이트 전극들(G1, G3, G5, G11)의 상면들이 노출될 때까지 수행될 수 있다.
상기 제1 게이트 콘택 홀들(CBH1)은 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR) 사이의 상기 제1 소자 분리막(ST1) 상에 형성될 수 있다. 나아가, 상기 제1 회로 영역(R1) 상에서, 상기 제1 게이트 콘택 홀들(CBH1)은 상기 제1 및 제2 서브 콘택 홀들(CAH1, CAH2)과 연결되도록 형성될 수 있다. 즉, 상기 제1 회로 영역(R1) 상에 제1 연통 홀(CH1)이 형성될 수 있으며, 상기 제1 연통 홀(CH1)은 상기 제1 게이트 콘택 홀들(CBH1) 및 상기 제1 및 제2 서브 콘택 홀들(CAH1, CAH2)을 포함할 수 있다. 일 예로, 상기 제1 연통 홀(CH1)은, 3개의 상기 제1 게이트 콘택 홀들(CBH1), 2개의 상기 제1 서브 콘택 홀들(CAH1) 및 1개의 상기 제2 서브 콘택 홀(CAH2)을 포함할 수 있다. 평면적 관점에서, 상기 제1 연통 홀(CH1)은 상기 제2 방향(D2)으로 연장되면서 상기 제1 내지 제6 게이트 전극들(G1-G6)을 가로지를 수 있다. 또한, 상기 제2 회로 영역(R2) 상에서, 상기 제1 게이트 콘택 홀(CBH1)은 상기 제10 게이트 전극(G10) 상의 상기 제1 서브 콘택 홀(CAH1)과 연결되도록 형성될 수 있다. 즉, 상기 제2 회로 영역(R2) 상에 제3 연통 홀(CH3)이 형성될 수 있다. 평면적 관점에서, 상기 제3 연통 홀(CH3)은 상기 제2 방향(D2)으로 연장되면서 상기 제10 및 제11 게이트 전극들(G10, G11)을 가로지를 수 있다.
이어서, 상기 제2 마스크 막(M2) 상에 상기 제1 게이트 콘택 홀들(CBH1)을 채우는 제3 마스크 막(M3)이 형성될 수 있다. 상기 제3 마스크 막(M3)은 일 예로, 에스오에이치(SOH) 물질을 포함할 수 있다.
제4 포토 마스크(미도시)를 이용해 상기 제3 마스크 막(M3)을 패터닝하여, 제2 게이트 콘택 홀들(CBH2)이 형성될 수 있다. 상기 제4 포토 마스크는 앞서 설명한 제1 내지 제3 포토 마스크들과 다른 마스크일 수 있다. 즉, 상기 제2 게이트 콘택 홀들(CBH2)은 제4 포토 공정으로 형성될 수 있다. 상기 제3 마스크 막(M3)을 패터닝 하는 동안 상기 제1 및 제2 마스크 막들(M1, M2) 및 상기 제2 층간 절연막(120)도 함께 패터닝될 수 있다. 상기 제3 마스크 막(M3)의 패터닝은 상기 제2, 제4, 제7 및 제9 게이트 전극들(G2, G4, G7, G9)의 상면들이 노출될 때까지 수행될 수 있다.
도시되진 않았지만, 상기 제1 내지 제3 마스크 막들(M1, M2, M3)은 상기 제2 게이트 콘택 홀들(CBH2)을 제외하고 기판 전면을 덮고 있는 상태이다. 다만 도 10을 다시 참조하면, 상기 제1 내지 제4 포토 마스크들을 서로 구별하기 위해, 각각의 홀들에 대해 이들을 직접적으로 채우는 마스크 막을 도시하였다. 예를 들어, 상기 제2 마스크 막(M2)은 상기 제2 서브 콘택 홀들(CAH2) 및 상기 제2 소스/드레인 콘택 홀들(SDH2) 내에만 도시하였고, 상기 제3 마스크 막(M3)은 상기 제1 게이트 콘택 홀들(CBH1) 내에만 도시하였다.
상기 제2 게이트 콘택 홀들(CBH2)은 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR) 사이의 상기 제1 소자 분리막(ST1) 상에 형성될 수 있다. 상기 제2 방향(D2)으로의 평면적 관점에서, 상기 제2 게이트 콘택 홀들(CBH2)은 상기 제1 게이트 콘택 홀들(CBH1)의 사이에 각각 형성될 수 있다. 즉, 상기 제1 및 제2 게이트 콘택 홀들(CBH1, CBH2)은 서로 다른 포토 마스크를 이용해 교번적으로 형성될 수 있다. 이로써, 포토 공정의 최소 패터닝 피치의 한계를 극복할 수 있으며, 고집적화된 반도체 소자의 구현이 가능하다.
나아가, 상기 제2 회로 영역(R2) 상에서, 상기 제8 게이트 전극(G8) 상의 상기 제2 서브 콘택 홀(CAH2)의 양 단에 상기 제2 게이트 콘택 홀들(CBH2)이 형성될 수 있고, 이때 상기 제2 게이트 콘택 홀들(CBH2)은 상기 제2 서브 콘택 홀(CAH2)과 연결되도록 형성될 수 있다. 즉, 상기 제2 회로 영역(R2) 상에 제2 연통 홀(CH2)이 형성될 수 있으며, 상기 제2 연통 홀(CH2)은 상기 제2 게이트 콘택 홀들(CBH2) 및 상기 제2 서브 콘택 홀(CAH2)을 포함할 수 있다. 평면적 관점에서, 상기 제2 연통 홀(CH2)은 상기 제2 방향(D2)으로 연장되면서 상기 제7 내지 제9 게이트 전극들(G7-G9)을 가로지를 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 내지 제3 연통 홀들(CH1, CH2, CH3)은 상기 제2 층간 절연막(120)을 패터닝하여 형성되는 제1 및 제2 소스/드레인 콘택 홀들(SDH1, SDH2)과 함께 형성될 수 있다. 상기 제1 내지 제3 연통 홀들(CH1, CH2, CH3)은 서로 이격된 게이트 전극들을 연결시켜주는 제1 내지 제3 연결 콘택들(CC1, CC2, CC3)을 정의할 수 있다. 따라서, 서로 이격된 게이트 전극들간의 연결을 위한 추가적인 비아 및 도전 라인들의 형성이 불필요하므로, 반도체 소자의 제조 공정이 더욱 간단해지고, 반도체 소자의 고집적화에 유리할 수 있다.
도 2 및 도 3a 내지 도 3f를 다시 참조하면, 먼저 상기 제1 내지 제3 마스크 막들(M1, M2, M3)이 제거될 수 있다. 상기 제1 내지 제3 마스크 막들(M1, M2, M3)을 제거하는 것은, 애싱 및/또는 스트립 공정을 이용하여 수행될 수 있다. 이 후, 상기 제2 층간 절연막(120) 상에 상기 제1 내지 제3 연통 홀들(CH1, CH2, CH3) 및 상기 제1 및 제2 소스/드레인 콘택 홀들(SDH1, SDH2)을 채우는 도전막이 형성될 수 있다. 상기 도전막은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 제2 층간 절연막(120)이 노출될 때까지 상기 도전막을 평탄화하여, 상기 제1 내지 제3 연통 홀들(CH1, CH2, CH3) 및 상기 제1 및 제2 소스/드레인 콘택 홀들(SDH1, SDH2) 내에 제1 내지 제3 연결 콘택들(CC1, CC2, CC3) 및 소스/드레인 콘택들(SDC)이 각각 형성될 수 있다.
구체적으로, 상기 제1 연결 콘택(CC1)은 서로 일체로 연결된 제1 내지 제3 서브 콘택들(CA1-CA3) 및 제1 내지 제3 게이트 콘택들(CB1-CB3)을 포함할 수 있다. 제2 연결 콘택(CC2)은 서로 일체로 연결된 제4 서브 콘택(CA4), 및 상기 제4 서브 콘택(CA4)의 양단에 형성된 제6 및 제7 게이트 콘택들(CB6, CB7)을 포함할 수 있다. 제3 연결 콘택(CC3)은 서로 일체로 연결된 제5 서브 콘택(CA5), 및 상기 제4 서브 콘택(CA4)의 일 말단에 형성된 제8 게이트 콘택(CB8)을 포함할 수 있다.
이어서, 상기 제2 층간 절연막(120) 상에 상기 제1 내지 제3 연결 콘택들(CC1, CC2, CC3) 및 상기 소스/드레인 콘택들(SDC)을 덮는 제3 층간 절연막(130) 및 제4 층간 절연막(140)이 순차적으로 형성될 수 있다. 상기 제3 층간 절연막(130)을 관통하는 비아들(V1-V6), 상기 제4 층간 절연막(140) 내의 도전 라인들(CBL1-CBL4), 및 배선들(PW1, PW2)이 형성될 수 있다.
실시예 2
도 12는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 제1 로직 셀(C1)의 평면도이다. 도 13a 내지 도 13f는 각각 도 12의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선, 및 F-F'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 2 및 도 3a 내지 도 3f를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 본 발명의 개념을 설명하기 위한 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 12, 도 13a, 도 13b 및 도 13c를 참조하면, 제1 회로 영역(R1) 상에, 제1 내지 제6 게이트 전극들(G1-G6)을 가로지르는 제1 연결 콘택(CC1)이 제공될 수 있다. 상기 제1 연결 콘택(CC1)은 제1 서브 콘택(CA1) 및 제1 내지 제3 게이트 콘택들(CB1-CB3)을 포함할 수 있다.
상기 제1 서브 콘택(CA1)은 제2 방향(D2)으로 연장되면서 상기 제1 내지 제6 게이트 전극들(G1-G6)을 가로지를 수 있다. 일 실시예에 따르면, 상기 제1 서브 콘택(CA1)은, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 사이에서 상기 제2 방향(D2)으로 연장되는 제1 부분(P1), 및 상기 제1 부분(P1)의 일 말단에서부터 상기 PMOSFET 영역(PR)과 중첩되도록 상기 제1 방향(D1)으로 연장되는 제2 부분(P2)을 포함할 수 있다. 상기 제2 부분(P2)은 어느 하나의 연결 도전 패턴(TS)의 상면과 접촉할 수 있다.
상기 제1 내지 제3 게이트 콘택들(CB1-CB3)은 상기 제1 서브 콘택(CA1)으로부터 상기 기판(100)을 향하여 수직적으로 연장될 수 있다. 상기 제1 내지 제3 게이트 콘택들(CB1-CB3)은 상기 제1 층간 절연막(110)을 관통하여 상기 제1, 제3 및 제5 게이트 전극들(G1, G3, G5)의 상면들과 각각 접할 수 있다. 일 단면의 관점에서, 상기 제1 서브 콘택(CA1)의 바닥면은 상기 제1 내지 제3 게이트 콘택들(CB1-CB3)의 바닥면들보다 더 높은 레벨에 위치할 수 있다.
도 12, 도 13d, 도 13e 및 도 13f를 참조하면, 제2 회로 영역(R2) 상에, 제7 내지 제9 게이트 전극들(G7-G9)을 가로지르는 제2 연결 콘택(CC2)이 제공될 수 있다. 나아가, 제10 및 제11 게이트 전극들(G10, G11)을 가로지르는 제3 연결 콘택(CC3)이 제공될 수 있다.
먼저, 상기 제2 연결 콘택(CC2)은 제2 서브 콘택(CA2), 및 상기 제2 서브 콘택(CA2)으로부터 상기 기판(100)을 향하여 수직적으로 연장된 제6 및 제7 게이트 콘택들(CB6, CB7)을 포함할 수 있다. 상기 제2 서브 콘택(CA2)은 제2 방향(D2)으로 연장되면서 상기 제7 내지 제9 게이트 전극들(G7-G9)을 가로지를 수 있다. 상기 제6 및 제7 게이트 콘택들(CB6, CB7)은 상기 제1 층간 절연막(110)을 관통하여 상기 제7 및 제9 게이트 전극들(G7, G9)의 상면들과 접할 수 있다.
상기 제3 연결 콘택(CC3)은 제3 서브 콘택(CA3), 및 상기 제3 서브 콘택(CA3)으로부터 상기 기판(100)을 향하여 수직적으로 연장된 제8 게이트 콘택(CB8)을 포함할 수 있다. 상기 제3 서브 콘택(CA3)은 제2 방향(D2)으로 연장되면서 상기 제10 및 제11 게이트 전극들(G10, G11)을 가로지를 수 있다. 상기 제8 게이트 콘택(CB8)은 상기 제1 층간 절연막(110)을 관통하여 상기 제11 게이트 전극(G11)의 상면과 접할 수 있다.
그 외 상기 제1 내지 제3 연결 콘택들(CC1, CC2, CC3)에 대한 구체적인 설명은 앞서 도 2 및 도 3a 내지 도 3f를 참조하여 설명한 제1 내지 제3 연결 콘택들(CC1, CC2, CC3)과 각각 유사할 수 있다.
실시예 2: 제조 방법
도 14 및 도 16는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 1의 제1 로직 셀(C1)의 평면도들이다. 도 15는 도 14의 A-A'에 따른 단면도이다. 도 14의 B-B'선에 따른 단면도는 앞서 도 7b와 동일할 수 있다. 도 16의 A-A'선, B-B'선, C-C'선, D-D'선 및 E-E'선에 따른 단면도들은 앞서 도 11a 내지 도 11e와 각각 동일할 수 있다. 본 실시예에서는, 앞서 도 4 내지 도 11a를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 본 발명의 개념을 설명하기 위한 반도체 소자의 제조 방법과 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 14, 도 7b 및 도 15를 참조하면, 도 4, 도 5a 및 도 5b를 참조하여 설명한 결과물 상에 제2 층간 절연막(120)이 형성될 수 있다. 제1 포토 마스크(미도시)를 이용해 상기 제2 층간 절연막(120)을 패터닝하여, 제1 서브 콘택 홀들(CAH1) 및 제1 소스/드레인 콘택 홀들(SDH1)이 형성될 수 있다.
일 실시예에 따르면, 제1 회로 영역(R1) 상에 형성된 제1 내지 제6 게이트 전극들(G1-G6)은 게이트 전극 그룹을 이룰 수 있다. 앞서 도 6, 도 7a 및 도 7b를 참조하여 설명한 제1 회로 영역(R1) 상의 제1 서브 콘택 홀들(CAH1)과는 달리, 본 실시예에 따른 제1 서브 콘택 홀(CAH1)은 상기 제1 회로 영역(R1) 상에 일체로 형성될 수 있다. 구체적으로, 상기 제1 회로 영역(R1) 상의 상기 제1 서브 콘택 홀(CAH1)은 제2 방향(D2)으로 연장되면서 상기 게이트 전극 그룹을 가로지를 수 있다. 나아가, 상기 제1 서브 콘택 홀(CAH1)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에서 상기 제2 방향(D2)으로 연장되는 제1 홀 부분(HP1), 및 상기 제1 홀 부분(HP1)의 일 말단에서부터 상기 PMOSFET 영역(PR)과 중첩되도록 제1 방향(D1)으로 연장되는 제2 홀 부분(HP2)을 포함할 수 있다.
나아가, 앞서 도 6, 도 7a 및 도 7b를 참조하여 설명한 제2 회로 영역(R2) 상의 제1 서브 콘택 홀(CAH1)과는 달리, 본 실시예에 따른 상기 제2 회로 영역(R2) 상의 제1 서브 콘택 홀(CAH1)은 두 개 이상의 게이트 전극들(예를 들어, 제10 및 제11 게이트 전극들(G10, G11))을 가로지르도록 형성될 수 있다.
도 16, 및 도 11a 내지 도 11e를 참조하면, 먼저 앞서 도 8, 및 도 9a 내지 도 9e를 참조하여 설명한 바와 같이 제1 마스크 막(M1)이 형성될 수 있다. 이어서, 상기 제1 마스크 막(M1)을 제2 포토 마스크(미도시)를 이용해 패터닝하여, 제2 서브 콘택 홀들(CAH2) 및 제2 소스/드레인 콘택 홀들(SDH2)이 형성될 수 있다. 이때, 상기 제2 서브 콘택 홀(CAH2)은 두 개 이상의 게이트 전극들(예를 들어, 제7 내지 제9 게이트 전극들(G7-G9))을 가로지르도록 형성될 수 있다.
다음으로, 상기 제1 마스크 막(M1) 상에 상기 제2 서브 콘택 홀들(CAH2) 및 상기 제2 소스/드레인 콘택 홀들(SDH2)을 채우는 제2 마스크 막(M2)이 형성될 수 있다. 상기 제2 마스크 막(M2)을 제3 포토 마스크(미도시)를 이용해 패터닝하여, 제1 게이트 콘택 홀들(CBH1)이 형성될 수 있다. 상기 제1 게이트 콘택 홀들(CBH1)은, 상기 제1 서브 콘택 홀들(CAH1) 내에 중첩되도록 형성될 수 있다. 즉, 상기 제1 서브 콘택 홀들(CAH1)의 일부들을 더 식각하여, 제1, 제3, 제5, 및 제11 게이트 전극들(G1, G3, G5, G11)의 상면들이 노출되도록 할 수 있다.
이어서, 상기 제2 마스크 막(M2) 상에 상기 제1 게이트 콘택 홀들(CBH1)을 채우는 제3 마스크 막(M3)이 형성될 수 있다. 제4 포토 마스크(미도시)를 이용해 상기 제3 마스크 막(M3)을 패터닝하여, 제2 게이트 콘택 홀들(CBH2)이 형성될 수 있다. 상기 제2 회로 영역(R2) 상의 상기 제2 게이트 콘택 홀들(CBH2)은 상기 제2 서브 콘택 홀들(CAH2) 내에 중첩되도록 형성될 수 있다. 즉, 상기 제2 서브 콘택 홀들(CAH2)의 일부들을 더 식각하여, 제7 및 제9 게이트 전극들(G7, G9)의 상면들이 노출되도록 할 수 있다.
상기 제1 및 제2 게이트 콘택 홀들(CBH1, CBH2)은 상기 제1 및 제2 서브 콘택 홀들(CAH1, CAH2)과 연결되도록 형성될 수 있다. 즉, 상기 제1 회로 영역(R1) 상에 제1 연통 홀(CH1)이 형성될 수 있으며, 상기 제1 연통 홀(CH1)은 1개의 제1 서브 콘택 홀(CAH1) 및 상기 제1 서브 콘택 홀(CAH1) 내에 형성된 3개의 제1 게이트 콘택 홀들(CBH1)을 포함할 수 있다. 상기 제2 회로 영역(R2) 상에 제2 및 제3 연통 홀들(CH2, CH3)이 형성될 수 있다. 상기 제2 연통 홀(CH2)은 1개의 제2 서브 콘택 홀(CAH2) 및 상기 제2 서브 콘택 홀(CAH2) 내에 형성된 2개의 제2 게이트 콘택 홀들(CBH2)을 포함할 수 있다. 상기 제3 연통 홀(CH3)은 1개의 제1 서브 콘택 홀(CAH1) 및 상기 제1 서브 콘택 홀(CAH1) 내에 형성된 1개의 제1 게이트 콘택 홀(CBH1)을 포함할 수 있다.
도 12, 도 3a, 도 3b 및 도 3c를 다시 참조하면, 먼저 상기 제1 내지 제3 마스크 막들(M1, M2, M3)이 제거될 수 있다. 이후, 상기 제1 내지 제3 연통 홀들(CH1, CH2, CH3) 및 상기 제1 및 제2 소스/드레인 콘택 홀들(SDH1, SDH2) 내에 제1 내지 제3 연결 콘택들(CC1, CC2, CC3) 및 소스/드레인 콘택들(SDC)이 각각 형성될 수 있다.
구체적으로, 상기 제1 연결 콘택(CC1)은 서로 일체로 연결된 제1 서브 콘택(CA1) 및 제1 내지 제3 게이트 콘택들(CB1-CB3)을 포함할 수 있다. 제2 연결 콘택(CC2)은 서로 일체로 연결된 제2 서브 콘택(CA2), 및 상기 제2 서브 콘택(CA2) 내에 형성된 제6 및 제7 게이트 콘택들(CB6, CB7)을 포함할 수 있다. 제3 연결 콘택(CC3)은 서로 일체로 연결된 제3 서브 콘택(CA3), 및 상기 제3 서브 콘택(CA3) 내에 형성된 제8 게이트 콘택(CB8)을 포함할 수 있다.
이어서, 상기 제2 층간 절연막(120) 상에 상기 제1 내지 제3 연결 콘택들(CC1, CC2, CC3) 및 상기 소스/드레인 콘택들(SDC)을 덮는 제3 층간 절연막(130) 및 제4 층간 절연막(140)이 순차적으로 형성될 수 있다. 상기 제3 층간 절연막(130)을 관통하는 비아들(V1-V6), 상기 제4 층간 절연막(140) 내의 도전 라인들(CBL1-CBL4), 및 배선들(PW1, PW2)이 형성될 수 있다.
적용예
도 17은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 17을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 상기 컨트롤러(1110) 또는 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.

Claims (10)

  1. 기판 내에 PMOSFET 영역과 NMOSFET 영역을 정의하는 것;
    제1 게이트 전극, 제2 게이트 전극 및 제3 게이트 전극을 형성하는 것, 상기 제1 내지 제3 게이트 전극들은 서로 평행하게 연장되면서 상기 PMOSFET 영역과 상기 NMOSFET 영역을 가로지르고, 상기 제3 게이트 전극은 상기 제2 게이트 전극을 사이에 두고 상기 제1 게이트 전극과 이격되며;
    상기 제1 내지 제3 게이트 전극들을 덮는 층간 절연막을 형성하는 것;
    상기 층간 절연막을 패터닝하여, 상기 제1 게이트 전극 상에 제1 서브 콘택 홀을 형성하는 것;
    상기 층간 절연막을 패터닝하여, 상기 제3 게이트 전극 상에 제2 서브 콘택 홀을 형성하는 것, 평면적 관점에서 상기 제1 및 제2 서브 콘택 홀들은 상기 PMOSFET 및 NMOSFET 영역들 사이에 위치하고; 및
    상기 층간 절연막을 패터닝하여, 상기 제2 게이트 전극의 상면을 노출하는 제1 게이트 콘택 홀을 형성하는 것을 포함하되,
    상기 제1 및 제2 서브 콘택 홀들은 각각 서로 다른 포토 마스크로 형성되고,
    상기 제1 및 제2 서브 콘택 홀들 및 상기 제1 게이트 콘택 홀은 서로 연결되어 하나의 연통 홀(communicating hole)을 이루는 반도체 소자의 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 제3 게이트 전극을 사이에 두고 상기 제2 게이트 전극과 이격된 제4 게이트 전극을 형성하는 것; 및
    상기 층간 절연막을 패터닝하여, 상기 제4 게이트 전극 상에 제3 서브 콘택 홀을 형성하는 것을 더 포함하되,
    상기 제1 및 제3 서브 콘택 홀들은 동일한 포토 마스크를 이용하여 동시에 형성되고,
    상기 제2 서브 콘택 홀을 형성하는 것은:
    상기 제1 및 제3 서브 콘택 홀들을 형성한 후에, 상기 기판 상에 상기 제1 및 제3 서브 콘택 홀들을 채우는 제1 마스크 막을 형성하는 것; 및
    상기 제1 마스크 막 및 상기 층간 절연막을 패터닝하여, 평면적 관점에서 상기 제1 및 제3 서브 콘택 홀들 사이에 상기 제2 서브 콘택 홀을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 게이트 콘택 홀을 형성하는 것은:
    상기 제2 서브 콘택 홀들을 형성한 후에, 상기 기판 상에 상기 제2 서브 콘택 홀을 채우는 제2 마스크 막을 형성하는 것; 및
    상기 제2 마스크 막, 상기 제1 마스크 막, 및 상기 층간 절연막을 패터닝하여, 상기 제2 게이트 전극의 상면을 노출시키는 것을 포함하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 및 제2 서브 콘택 홀들은 상기 제1 및 제3 게이트 전극들의 상면들을 노출하지 않는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    평면적 관점에서, 상기 연통 홀은 상기 제1 내지 제3 게이트 전극들을 가로지르는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 게이트 전극의 양 측에 소스/드레인 영역들을 형성하는 것, 상기 소스/드레인 영역들은 상기 PMOSFET 영역 또는 상기 NMOSFET 영역 내에 위치하고; 및
    상기 제1 게이트 전극의 양 측에 상기 소스/드레인 영역들과 연결되는 연결 도전 패턴들을 형성하는 것을 더 포함하되,
    평면적 관점에서, 상기 제1 서브 콘택 홀은 상기 PMOSFET 영역 또는 상기 NMOSFET 영역과 중첩되도록 연장되는 일 부분을 포함하고,
    상기 제1 서브 콘택 홀의 상기 일 부분은 상기 연결 도전 패턴들 중 적어도 하나의 상면을 노출하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 게이트 전극의 양 측에 소스/드레인 영역들을 형성하는 것, 상기 소스/드레인 영역들은 상기 PMOSFET 영역 또는 상기 NMOSFET 영역 내에 위치하고;
    상기 제1 게이트 전극의 양 측에 상기 소스/드레인 영역들과 연결되는 연결 도전 패턴들을 형성하는 것; 및
    상기 층간 절연막을 패터닝하여, 적어도 하나의 상기 연결 도전 패턴들의 상면을 노출하는 소스/드레인 콘택 홀을 형성하는 것을 더 포함하되,
    상기 소스/드레인 콘택 홀은 상기 제1 서브 콘택 홀과 동시에 형성되는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 게이트 전극을 사이에 두고 상기 제2 게이트 전극과 이격된 제5 게이트 전극을 형성하는 것;
    상기 층간 절연막을 패터닝하여, 상기 제5 게이트 전극의 상면을 노출하는 제2 게이트 콘택 홀을 형성하는 것;
    상기 기판 상에, 상기 제1 및 제2 서브 콘택 홀들, 및 상기 제1 및 제2 게이트 콘택 홀들을 채우는 도전막을 형성하는 것; 및
    상기 도전막을 평탄화하여, 상기 제1 및 제2 서브 콘택 홀들, 및 상기 제1 및 제2 게이트 콘택 홀들 내에 각각 제1 및 제2 서브 콘택들, 및 제1 및 제2 게이트 콘택들을 형성하는 것을 더 포함하되,
    상기 제1 및 제2 서브 콘택들, 및 상기 제1 및 제2 게이트 콘택들은 일체로 하나의 연결 콘택을 이루며,
    상기 연결 콘택은, 상기 제2 게이트 전극과 상기 제5 게이트 전극을 전기적으로 연결시키는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 PMOSFET 영역과 상기 NMOSFET 영역 상에, 활성 패턴들을 정의하는 소자 분리막들을 형성하는 것을 더 포함하고,
    상기 제1 내지 제3 게이트 전극들은 상기 활성 패턴들을 가로지르도록 형성되는 반도체 소자의 제조 방법.
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