KR102277334B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자는, 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되는 제1 게이트 구조체 및 제2 게이트 구조체, 상기 제1 방향으로 연장되고 상기 제1 및 제2 게이트 구조체들 사이에 제공되는 제3 게이트 구조체, 상기 제1 게이트 구조체에 연결되고 상기 제2 방향에 따른 제1 폭을 갖는 제1 콘택, 상기 제2 게이트 구조체에 연결되고 상기 제2 방향에 따른 제2 폭을 갖는 제2 콘택, 및 상기 제3 게이트 구조체에 연결되고 상기 제2 방향에 따른 제3 폭을 갖는 제3 콘택을 포함한다. 상기 제1 콘택, 상기 제2 콘택, 및 상기 제3 콘택은 상기 제2 방향을 따라 서로 정렬되어 하나의 열을 이룬다. 상기 제1 폭 및 상기 제2 폭은 상기 제3 폭보다 크다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICES AND METHOD OF FORMING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 복수의 스탠다드 셀들(standard cells)을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 집적도 향상이 용이한 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 성능 감소가 최소화되는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 비아 콘택들의 배치가 자유로운 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 반도체 소자는, 제1 방향으로 연장되고, 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되는 제1 게이트 구조체 및 제2 게이트 구조체; 상기 제1 방향으로 연장되고, 상기 제1 및 제2 게이트 구조체들 사이에 제공되는 제3 게이트 구조체; 상기 제1 게이트 구조체에 연결되고, 상기 제2 방향에 따른 제1 폭을 갖는 제1 콘택; 상기 제2 게이트 구조체에 연결되고, 상기 제2 방향에 따른 제2 폭을 갖는 제2 콘택; 및 상기 제3 게이트 구조체에 연결되고, 상기 제2 방향에 따른 제3 폭을 갖는 제3 콘택을 포함할 수 있다. 상기 제1 콘택, 상기 제2 콘택, 및 상기 제3 콘택은 상기 제2 방향을 따라 서로 정렬되어 하나의 열을 이룰 수 있다. 상기 제1 폭 및 상기 제2 폭은 상기 제3 폭보다 클 수 있다.
본 발명에 따른 반도체 소자는, 상기 제1 및 제2 게이트 구조체들 중 적어도 하나의 일 측에 제공되고, 상기 제1 방향으로 연장되는 더미 게이트 구조체를 더 포함할 수 있다. 상기 더미 게이트 구조체는 상기 제1 내지 제3 게이트 구조체들 사이에 제공되지 않을 수 있다.
일 실시예에 따르면, 상기 제1 콘택은 상기 제1 방향에 따른 제4 폭을 갖고, 상기 제2 콘택은 상기 제1 방향에 따른 제5 폭을 갖고, 상기 제3 콘택은 상기 제1 방향에 따른 제6폭을 가질 수 있다. 상기 제4 폭, 상기 제5 폭, 및 상기 제6 폭은 서로 동일할 수 있다.
일 실시예에 따르면, 상기 제3 게이트 구조체 및 상기 제3 콘택은 각각 복수 개로 제공될 수 있다. 복수 개의 상기 제3 콘택들은 복수 개의 상기 제3 게이트 구조체들에 각각 연결될 수 있다.
본 발명에 따른 반도체 소자는, 상기 제1 및 제2 게이트 구조체들 중 적어도 하나의 일 측에 제공되고, 상기 제1 방향으로 연장되는 더미 게이트 구조체를 더 포함할 수 있다. 상기 더미 게이트 구조체는 상기 제1 내지 제3 게이트 구조체들 사이에 제공되지 않을 수 있다.
본 발명에 따른 반도체 소자는, 상기 제1 콘택, 상기 제2 콘택, 및 상기 제3 콘택에 각각 연결되는 비아 콘택들을 더 포함할 수 있다. 상기 비아 콘택들은 상기 제1 콘택, 상기 제2 콘택, 및 상기 제3 콘택을 통하여 상기 제1 게이트 구조체, 상기 제2 게이트 구조체, 및 상기 제3 게이트 구조체에 전압을 인가할 수 있다.
일 실시예에 따르면, 상기 제1 폭은 상기 제2 폭과 동일할 수 있다.
일 실시예에 따르면, 상기 제1 폭은 상기 제2 폭과 다를 수 있다.
본 발명에 따른 반도체 소자는, 상기 제1 및 제2 게이트 구조체들 중 하나를 사이에 두고 상기 제3 게이트 구조체로부터 상기 제2 방향으로 이격되고, 상기 제1 방향으로 연장되는 제4 게이트 구조체를 더 포함할 수 있다. 상기 제1 및 제2 콘택들 중 하나는 상기 제2 방향으로 연장되어, 상기 제1 및 제2 게이트 구조체들 중 하나와 상기 제4 게이트 구조체에 공통적으로 연결될 수 있다.
일 실시예에 따르면, 상기 제1 내지 제3 콘택들의 상면들은 상기 기판으로부터 동일한 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 제1 내지 제3 콘택들은 동일한 물질로 이루어질 수 있다.
본 발명에 따른 반도체 소자는 기판에 활성 패턴들을 정의하는 소자분리막을 더 포함할 수 있다. 상기 활성 패턴들은 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격되고, 상기 활성 패턴들의 각각은 상기 소자분리막에 의해 노출되는 상부를 포함할 수 있다. 상기 제1 내지 제3 게이트 구조체들은 상기 기판 상에 제공되어 상기 활성 패턴들을 가로지를 수 있다.
본 발명에 따른 반도체 소자는, 상기 제1 내지 제3 게이트 구조체들 각각의 양 측의 상기 활성 패턴들에 제공되는 소스/드레인 영역들; 및 상기 소스/드레인 영역들에 연결되는 소스/드레인 콘택들을 더 포함할 수 있다. 상기 소스/드레인 콘택들의 상면들은 상기 제1 내지 제3 콘택들의 상면들과 상기 기판으로부터 동일한 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 소스/드레인 콘택들은 상기 제1 내지 제3 콘택들과 동일한 물질로 이루어질 수 있다.
본 발명에 따른 반도체 소자는, 제1 방향으로 연장되고, 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되는 제1 게이트 구조체 및 제2 게이트 구조체; 상기 제1 방향으로 연장되고, 상기 제1 및 제2 게이트 구조체들 사이에 제공되는 제3 게이트 구조체; 상기 제1 내지 제3 게이트 구조체들 아래에 배치되어, 상기 제1 내지 제3 게이트 구조체들을 가로지르는 활성 패턴들; 상기 제1 내지 제3 게이트 구조체들 각각의 양 측의 상기 활성 패턴들에 제공되는 소스/드레인 영역들; 상기 소스/드레인 영역들에 연결되는 소스/드레인 콘택들; 상기 제1 게이트 구조체에 연결되고, 상기 제2 방향에 따른 제1 폭을 갖는 제1 콘택; 상기 제2 게이트 구조체에 연결되고, 상기 제2 방향에 따른 제2 폭을 갖는 제2 콘택; 및 상기 제3 게이트 구조체에 연결되고, 상기 제2 방향에 따른 제3 폭을 갖는 제3 콘택을 포함할 수 있다. 상기 소스/드레인 콘택들의 상면들은 상기 제1 내지 제3 콘택들의 상면들과 상기 기판으로부터 동일한 레벨에 위치하고, 상기 제1 콘택, 상기 제2 콘택, 및 상기 제3 콘택은 상기 제2 방향으로 서로 정렬되어 하나의 열을 이룰 수 있다. 상기 제1 폭 및 상기 제2 폭은 상기 제3 폭보다 클 수 있다.
일 실시예에 따르면, 상기 소스/드레인 콘택들 및 상기 제1 내지 제3 콘택들은 서로 동일한 물질로 이루어질 수 있다.
일 실시예에 따르면, 상기 제1 콘택은 상기 제1 방향에 따른 제4 폭을 갖고, 상기 제2 콘택은 상기 제1 방향에 따른 제5 폭을 갖고, 상기 제3 콘택은 상기 제1 방향에 따른 제6폭을 가질 수 있다. 상기 제4 폭, 상기 제5 폭, 및 상기 제6 폭은 서로 동일할 수 있다.
본 발명에 따른 반도체 소자는, 상기 제1 및 제2 게이트 구조체들 중 적어도 하나의 일 측에 제공되고, 상기 제1 방향으로 연장되는 더미 게이트 구조체를 더 포함할 수 있다. 상기 더미 게이트 구조체는 상기 제1 내지 제3 게이트 구조체들 사이에 제공되지 않을 수 있다.
일 실시예에 따르면, 상기 제3 게이트 구조체 및 상기 제3 콘택은 각각 복수 개로 제공될 수 있다. 복수 개의 상기 제3 콘택들은 복수 개의 상기 제3 게이트 구조체들에 각각 연결될 수 있다.
본 발명에 따른 반도체 소자는 상기 제1 콘택, 상기 제2 콘택, 및 상기 제3 콘택에 각각 연결되는 비아 콘택들을 더 포함할 수 있다. 상기 비아 콘택들은 상기 제1 콘택, 상기 제2 콘택, 및 상기 제3 콘택을 통하여 상기 제1 게이트 구조체, 상기 제2 게이트 구조체, 및 상기 제3 게이트 구조체에 전압을 인가할 수 있다.
본 발명의 개념에 따르면, 기판 상에 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향을 따라 연속적으로 배열되는 게이트 구조체들에 각각 연결되는 게이트 콘택들은, 상기 제2 방향을 따라 서로 정렬되어 하나의 열을 이루도록 배치될 수 있다. 상기 게이트 콘택들은 상기 열의 일단 및 타단에 배치되는 한 쌍의 게이트 콘택들, 및 상기 한 쌍의 게이트 콘택들 사이에 배치되는 나머지 게이트 콘택들을 포함할 수 있다. 상기 한 쌍의 게이트 콘택들 각각의 제2 방향에 따른 폭은, 상기 나머지 게이트 콘택들 각각의 상기 제2 방향에 따른 폭보다 클 수 있다. 상기 게이트 구조체들 사이에 더미 게이트 구조체가 개재되지 않음에 따라, 상기 제2 방향으로 셀 면적의 증가가 최소화되어 반도체 소자의 집적도 향상이 용이할 수 있다. 또한, 상기 게이트 콘택들이 상기 제2 방향을 따라 서로 정렬되어 하나의 열을 이루도록 배치됨에 따라, 상기 제1 방향으로 서로 인접한 활성 영역들의 면적 감소가 최소화되어 반도체 소자의 성능 감소가 최소화될 수 있다. 더하여, 상기 한 쌍의 게이트 콘택들 각각의 상기 폭이, 상기 나머지 게이트 콘택들 각각의 상기 폭보다 크게 형성됨에 따라, 상기 게이트 콘택들 상에 제공되는 비아 콘택들의 배치가 상대적으로 자유로울 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 제1 로직 셀(C1)의 평면도이다.
도 3a, 도 3b, 및 도 3c는 각각 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 4는 도 2의 제1 내지 제3 콘택들(CT1, CT2, CT3)을 설명하기 위한 평면도이다.
도 5, 도 7, 및 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 1의 제1 로직 셀(C1)의 평면도들이다.
도 6a, 도 8a, 도 10a는 각각 도 5, 도 7, 및 도 9의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 6b, 도 8b, 도 10b는 각각 도 5, 도 7, 및 도 9의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 6c, 도 8c, 도 10c는 각각 도 5, 도 7, 및 도 9의 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 제1 로직 셀(C1)의 평면도이다.
도 12a, 도 12b, 및 도 12c는 각각 도 11의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 기판 상에 제공된 복수의 로직 셀들(C1, C2, C3, C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 복수의 트랜지스터들을 포함할 수 있다. 일 예로, 상기 반도체 소자는 제1 로직 셀(C1), 상기 제1 로직 셀(C1)로부터 제1 방향(D1)으로 이격된 제2 로직 셀(C2), 상기 제1 로직 셀(C1)로부터 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 이격된 제3 로직 셀(C3), 및 상기 제3 로직 셀(C3)로부터 상기 제1 방향(D1)으로 이격된 제4 로직 셀(C4)을 포함할 수 있다. 상기 제4 로직 셀(C4)은 상기 제2 로직 셀(C2)로부터 상기 제2 방향(D2)으로 이격될 수 있다. 서로 인접하는 상기 로직 셀들(C1, C2, C3, C4) 사이에 셀 바운더리(cell boundary, CB)가 정의될 수 있다.
상기 로직 셀들(C1, C2, C3, C4)의 각각은 소자 분리막(ST)에 의하여 분리된 활성 영역들을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4) 각각의 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 소자 분리막(ST)에 의해 분리될 수 있다.
일 예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제1 방향(D1)으로 이격될 수 있다. 상기 제1 로직 셀(C1)의 상기 PMOSFET 영역(PR)은 상기 제2 로직 셀(C2)의 상기 PMOSFET 영역(PR)과 상기 제1 방향(D1)으로 인접할 수 있다. 이하, 본 명세서에서 로직 셀은 하나의 불린 논리 기능(Boolean logic function, 일 예로, INVERTER, AND, OR, NAND, NOR 등) 또는 하나의 저장 기능(storage function, 일 예로, FLIP-FLOP)을 수행하기 위한 단위를 지칭할 수 있다. 로직 셀들의 개수는 4개로 도시되었으나 이에 한정되지 않는다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 제1 로직 셀(C1)의 평면도이다. 도 3a, 도 3b, 및 도 3c는 각각 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 도 4는 도 2의 제1 내지 제3 콘택들(CT1, CT2, CT3)을 설명하기 위한 평면도이다. 이하에서, 도 1의 제1 로직 셀(C1)을 참조하여 본 발명의 실시예들이 설명되나, 상기 제1 로직 셀(C1) 이외의 로직 셀들도 상기 제1 로직 셀(C1)과 동일하거나 이에 상응하는 구조를 가질 수 있다.
도 1, 도 2, 도 3a, 도 3b, 및 도 3c를 참조하면, 상기 제1 로직 셀(C1)은 소자 분리막(ST)에 의하여 분리된 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 포함할 수 있다. 상기 제1 로직 셀(C1)은 상기 소자 분리막(ST)에 의하여 인접 로직 셀들(C2, C3, C4)과 분리될 수 있다. 상기 소자 분리막(ST)은 PMOSFET 영역(PR)과 NMOSFET 영역(NR)사이를 분리하는 제1 소자 분리막(ST1), 상기 제1 로직 셀(C1)을 인접 로직 셀들(C2, C3, C4)과 분리하는 제2 소자 분리막(ST2)을 포함할 수 있다. 상기 제1 소자 분리막(ST1)과 상기 제2 소자 분리막(ST2)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 상기 소자 분리막(ST)은 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 일 예로, 상기 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다.
일 실시예에 따르면, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제1 소자 분리막(ST1)을 사이에 두고 상기 제1 방향(D1)으로 이격될 수 있다. 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 각각 하나의 영역으로 도시되어 있으나, 이와 달리, 상기 제1 소자 분리막(ST1)에 의하여 분리된 복수의 영역들을 포함할 수 있다.
상기 제1 로직 셀(C1)은 상기 기판(100) 상에 제공되고 상기 제2 방향(D2)으로 연장되는 복수의 활성 패턴들(AP)을 포함할 수 있다. 상기 활성 패턴들(AP)은 상기 제1 방향(D1)을 따라 배열될 수 있다. 일 실시예에 따르면, 상기 활성 패턴들(AP)의 각각의 양 측에 상기 제2 방향(D2)으로 연장되는 제3 소자 분리막(ST3)이 배치될 수 있다. 일 실시예에 따르면, 상기 활성 패턴들(AP)의 각각은 상기 제3 소자 분리막(ST3)에 의해 노출된 상부 영역(이하, 활성 핀(AF))을 가질 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 일 예로, 상기 활성 패턴들(AP)의 상면들은 상기 제3 소자분리막(ST3)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 제1, 제2, 및 제3 소자 분리막들(ST1, ST2, ST3)은 각각 상기 기판(100)의 상면에 수직한 방향으로의 깊이(depth)를 가질 수 있다. 일 실시예에 따르면, 상기 제3 소자분리막(ST3)은 상기 제1 및 제2 소자 분리막들(ST1, ST2)보다 얕은 깊이를 가질 수 있다. 이 경우, 상기 제3 소자 분리막(ST3)은 상기 제1 및 제2 소자 분리막들(ST1, ST2)과 별도의 공정에 의하여 형성될 수 있다. 다른 실시예에 따르면, 상기 제3 소자 분리막(ST3)은 상기 제1 및 제2 소자 분리막들(ST1, ST2)과 동시에 형성될 수 있고, 실질적으로 동일한 깊이를 가질 수 있다.
상기 활성 패턴들(AP)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 제공될 수 있다. 도시된 바와 같이, 상기 활성 패턴들(AP)은 각 활성 영역들(PR, NR) 상에 각각 3개씩 배치될 수 있으나, 이에 한정되지 않는다.
상기 활성 패턴들(AP) 상에 상기 활성 패턴들(AP)과 교차하여 상기 제1 방향(D1)으로 연장되는 게이트 구조체들(GS)이 제공될 수 있다. 상기 게이트 구조체들(GS)은 상기 제1 방향(D1)으로 연장되어 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 가로지를 수 있고, 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 게이트 구조체들(GS)의 각각은, 상기 기판(100) 상에 차례로 적층된 게이트 절연 패턴(GI), 게이트 전극(GE), 및 캐핑 패턴(CAP)을 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 게이트 전극(GE)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 캐핑 패턴(CAP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 게이트 구조체들(G)의 각각의 양 측벽들 상에 게이트 스페이서들(GSP)이 제공될 수 있다. 상기 게이트 스페이서들(GSP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 게이트 구조체들(GS)은 상기 제2 방향(D2)으로 서로 이격된 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2), 및 상기 제1 게이트 구조체(GS1)와 상기 제2 게이트 구조체(GS2) 사이에 배치되는 적어도 하나의 제3 게이트 구조체(GS3)를 포함할 수 있다. 일 실시예에 따르면, 상기 제3 게이트 구조체(GS3)는 복수 개로 제공될 수 있다. 일 예로, 도 2에 도시된 바와 같이, 상기 제1 및 제2 게이트 구조체들(GS1, GS2) 사이에 두 개의 제3 게이트 구조체(GS3)가 제공될 수 있으나, 상기 제1 및 제2 게이트 구조체들(GS1, GS2) 사이에 제공되는 상기 제3 게이트 구조체(GS3)의 수는 이에 한정되지 않는다. 상기 제1 내지 제3 게이트 구조체들(GS1, GS2, GS3)은 상기 제2 방향(D2)을 따라 연속적으로 배열될 수 있다. 즉, 도 2에 도시된 바와 같이, 상기 게이트 구조체들(GS)이 적어도 하나의 더미 게이트 구조체(DG)를 포함하는 경우, 상기 더미 게이트 구조체(DG)는 상기 제1 내지 제3 게이트 구조체들(GS1, GS2, GS3) 사이에 제공되지 않을 수 있다. 본 명세서에서, 상기 더미 게이트 구조체(DG)는 상기 게이트 구조체들(GS) 중 게이트 전압이 인가되지 않는 게이트 구조체(GS)로 정의될 수 있다.
상기 게이트 구조체들(GS) 각각의 양 측의 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 제공될 수 있다. 도 3a에 도시된 바와 같이, 상기 소스/드레인 영역들(SD)은 상기 활성 핀들(AF) 내에 한정될 수 있으나, 이와 달리, 상기 제3 소자 분리막들(ST3) 사이의 상기 기판(100) 내부로 연장될 수 있다. 상기 PMOSFET 영역(PR) 내의 상기 소스/드레인 영역들(SD)은 p형 불순물 영역들일 수 있고, 상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)은 n형 불순물 영역들일 수 있다. 상기 게이트 구조체들(GS)의 각각의 아래에 위치하고, 상기 게이트 구조체들(GS)의 각각과 중첩하는 상기 활성 패턴들(AP)의 부분들(일 예로, 상기 활성 핀들(AF)의 부분들)은 채널 영역(CR)으로 이용될 수 있다.
상기 게이트 구조체들(GS) 각각의 양 측에 연결 도전 패턴들(120)이 제공될 수 있다. 상기 PMOSFET 영역(PR)에서, 상기 연결 도전 패턴들(120)의 각각은, 상기 제3 소자분리막(ST3)을 사이에 두고 상기 제1 방향(D1)으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 전기적으로 연결할 수 있다. 상기 연결 도전 패턴들(120)은 상기 소스/드레인 영역들(SD)에 직접 접할 수 있다. 상기 NMOSFET 영역(NR)의 상기 소스/드레인 영역들(SD)도 동일한 방식으로 상기 연결 도전 패턴들(120)에 의하여 연결될 수 있다. 즉, 상기 NMOSFET 영역(NR)에서, 상기 연결 도전 패턴들(120)의 각각은 상기 제1 방향(D1)으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 전기적으로 연결할 수 있다.
상기 연결 도전 패턴들(120)은 금속-실리사이드를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴들(120)은 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다. 상기 연결 도전 패턴들(120)은 금속층을 더 포함할 수 있다. 일 예로, 상기 금속층은 티타늄, 탄탈륨, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴들(120)은 금속-실리사이드 층 및 상기 금속-실리사이드 층 상의 금속층을 포함할 수 있다.
상기 기판(100) 상에 상기 게이트 구조체들(GS) 및 상기 연결 도전 패턴들(120)을 덮는 제1 층간 절연막(110)이 제공될 수 있다. 일 실시예에 따르면, 상기 연결 도전 패턴들(120)의 상면들은 상기 제1 층간 절연막(110)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 게이트 구조체들(GS)의 각각의 양 측에 소스/드레인 콘택들(140)이 제공될 수 있다. 상기 소스/드레인 콘택들(140)은 상기 연결 도전 패턴들(120)을 통하여 상기 게이트 구조체들(GS) 각각의 양 측의 상기 소스/드레인 영역들(SD)과 연결될 수 있다. 상기 소스/드레인 콘택들(CA2)은 다양한 형상을 가질 수 있다. 일 예로, 평면적 관점에서, 상기 소스/드레인 콘택들(140) 중 일부는 상기 제1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다. 도시되지 않았지만, 상기 소스/드레인 콘택들(140) 중 일부는 상기 PMOSFET 영역(PR)의 상기 소스/드레인 영역들(SD)과 상기 NMOSFET 영역(NR)의 상기 소스/드레인 영역들(SD)을 연결하도록 상기 소자 분리막(ST) 상으로 연장될 수 있다. 상기 소스/드레인 콘택들(140)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 상기 연결 도전 패턴들(120)은 생략될 수 있고, 이 경우, 상기 소스/드레인 콘택들(140)은 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)과 직접 접할 수 있다. 상기 소스/드레인 콘택들(140)을 통하여 상기 소스/드레인 영역들(SD)에 소스 전압 또는 드레인 전압이 인가될 수 있다.
상기 게이트 구조체들(GS) 상에, 상기 게이트 구조체들(GS)과 전기적으로 연결되는 게이트 콘택들(CT)이 제공될 수 있다. 상기 게이트 콘택들(CT)은 상기 게이트 구조체들(GS) 중 대응하는 게이트 구조체들(GS)에 각각 연결될 수 있다. 상기 게이트 콘택들(CT)의 각각은 상기 대응하는 게이트 구조체들(GS) 각각의 상기 게이트 전극(GE)의 상면과 접할 수 있다. 상기 게이트 콘택들(CT)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 콘택들(CT)을 통하여 상기 게이트 구조체들(GS)에 게이트 전압이 인가될 수 있다. 도 2에 도시된 바와 같이, 상기 게이트 구조체들(GS)이 적어도 하나의 상기 더미 게이트 구조체(DG)를 포함하는 경우, 상기 게이트 콘택들(CT)은 상기 더미 게이트 구조체(DG)와 전기적으로 연결되지 않을 수 있다. 즉, 상기 더미 게이트 구조체(DG) 상에는 상기 더미 게이트 구조체(DG)와 전기적으로 연결되는 게이트 콘택(CT)이 제공되지 않을 수 있다.
상기 게이트 콘택들(CT)은 상기 제1 게이트 구조체(GS1)에 연결되는 제1 콘택(CT1), 상기 제2 게이트 구조체(GS2)에 연결되는 제2 콘택(CT2), 및 상기 제3 게이트 구조체(GS3)에 연결되는 제3 콘택(CT3)을 포함할 수 있다. 상기 제3 게이트 구조체(GS3)가 복수 개로 제공되는 경우, 상기 제3 콘택(CT3)도 복수 개로 제공될 수 있다. 이 경우, 복수 개의 상기 제3 콘택들(CT3)은 복수 개의 상기 제3 게이트 구조체들(GS3)에 각각 연결될 수 있다. 평면적 관점에서, 상기 제1 콘택(CT1), 상기 제2 콘택(CT2), 및 상기 제3 콘택(CT3)은 상기 제2 방향(D2)으로 서로 정렬되어 하나의 열을 이룰 수 있다. 상기 제1 콘택(CT1), 상기 제2 콘택(CT2), 및 상기 제3 콘택(CT3)은 서로 동일한 물질로 이루어질 수 있다. 일 예로, 상기 제1 콘택(CT1), 상기 제2 콘택(CT2), 및 상기 제3 콘택(CT3)은, 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
도 4를 참조하면, 상기 제1 콘택(CT1)은 상기 제2 방향(D2)에 따른 제1 폭(W1)을 가질 수 있고, 상기 제2 콘택(CT2)은 상기 제2 방향(D2)에 따른 제2 폭(W2)을 가질 수 있다. 상기 제3 콘택(CT3)은 상기 제2 방향(D2)에 따른 제3 폭(W3)을 가질 수 있다. 상기 제1 폭(W1) 및 상기 제2 폭(W2)은 상기 제3 폭(W3)보다 클 수 있다. 일 실시예에 따르면, 상기 제1 폭(W1)은 상기 제2 폭(W2)과 같은 수 있으나, 다른 실시예에 따르면, 상기 제1 폭(W1)은 상기 제2 폭(W2)과 다를 수 있다.
더하여, 상기 제1 콘택(CT1)은 상기 제1 방향(D1)에 따른 제4 폭(W4)을 가질 수 있고, 상기 제2 콘택(CT2)은 상기 제1 방향(D1)에 따른 제5 폭(W5)을 가질 수 있다. 상기 제3 콘택(CT3)은 상기 제1 방향(D1)에 따른 제6 폭(W6)을 가질 수 있다. 상기 제4 폭(W4), 상기 제5 폭(W5), 및 상기 제6 폭(W6)은 서로 동일할 수 있다.
도 1, 도 2, 도 3a, 도 3b, 및 도 3c를 다시 참조하면, 상기 소스/드레인 콘택들(140) 및 상기 게이트 콘택들(CT)의 상면들은 상기 기판(100)으로부터 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 상기 제1 콘택(CT1), 상기 제2 콘택(CT2), 및 상기 제3 콘택(CT3)의 상면들은 상기 기판(100)으로부터 서로 동일한 레벨에 위치할 수 있고, 상기 소스/드레인 콘택들(140)의 상기 상면들과 상기 기판(100)으로부터 동일한 레벨에 위치할 수 있다.
상기 제1 층간 절연막(110) 상에 상기 소스/드레인 콘택들(140) 및 상기 게이트 콘택들(CT)을 덮는 제2 층간 절연막(130)이 제공될 수 있다. 상기 제2 층간 절연막(130)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 소스/드레인 콘택들(140) 및 상기 게이트 콘택들(CT)의 상기 상면들은 상기 제2 층간 절연막(130)의 상면과 실질적으로 동일 레벨에 위치할 수 있다. 즉, 상기 제1 콘택(CT1), 상기 제2 콘택(CT2), 및 상기 제3 콘택(CT3)의 상기 상면들은, 상기 제2 층간 절연막(130)의 상면과 실질적으로 동일 레벨에 위치할 수 있다.
상기 제2 층간 절연막(130) 상에 제3 층간 절연막(150)이 제공될 수 있고, 상기 제3 층간 절연막(150) 내에 비아 콘택들(VC)이 제공될 수 있다. 상기 게이트 콘택들(CT)은 대응하는 비아 콘택들(VC)에 각각 연결될 수 있다. 상기 제3 층간 절연막(150) 상에 제4 층간 절연막(160)이 제공될 수 있고, 상기 제4 층간 절연막(160) 내에 도전 라인들(170)이 제공될 수 있다. 상기 게이트 콘택들(CT)은 상기 대응하는 비아 콘택들(VC)을 통하여 상기 도전 라인들(170)에 연결될 수 있다. 도시되지 않았지만, 상기 소스/드레인 콘택들(140)도 대응하는 비아 콘택들(미도시)을 통하여 도전 라인들(미도시)에 연결될 수 있다. 상기 제3 층간 절연막(150) 및 상기 제4 층간 절연막(160)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 비아 콘택들(VC) 및 상기 도전 라인들(170)은 도전 물질을 포함할 수 있다.
본 발명의 개념에 따르면, 상기 제1 게이트 구조체(GS1), 상기 제2 게이트 구조체(GS2), 및 상기 제3 게이트 구조체(GS3)에 각각 연결되는 상기 제1 콘택(CT1), 상기 제2 콘택(CT2), 및 상기 제3 콘택(CT3)은 상기 제2 방향(D2)을 따라 서로 정렬되어 하나의 열을 이루도록 배치될 수 있고, 상기 제1 콘택(CT1)의 상기 제1 폭(W1), 및 상기 제2 콘택(CT2)의 상기 제2 폭(W2)은 상기 제3 콘택(CT3)의 상기 제3 폭(W3)보다 클 수 있다. 상기 제1 게이트 구조체(GS1), 상기 제2 게이트 구조체(GS2), 및 상기 제3 게이트 구조체(GS3) 사이에 상기 더미 게이트 구조체(DG)가 개재되지 않음에 따라, 상기 제2 방향(D2)으로 셀 면적의 증가가 최소화되어 반도체 소자의 집적도 향상이 용이할 수 있다. 또한, 상기 제1 콘택(CT1), 상기 제2 콘택(CT2), 및 상기 제3 콘택(CT3)이 상기 제2 방향(D2)을 따라 서로 정렬되어 하나의 열을 이루도록 배치됨에 따라, 상기 제1 방향(D1)으로 서로 인접한 상기 활성 영역들(NR, PR)의 면적 감소가 최소화되어 반도체 소자의 성능 감소가 최소화될 수 있다. 더하여, 상기 제1 콘택(CT1)의 상기 제1 폭(W1), 및 상기 제2 콘택(CT2)의 상기 제2 폭(W2)이 상기 제3 콘택(CT3)의 상기 제3 폭(W3)보다 크게 형성됨에 따라, 상기 제1 내지 제3 콘택들(CT1, CT2, CT3) 상에 제공되는 상기 비아 콘택들(VC)의 배치가 상대적으로 자유로울 수 있다.
도 5, 도 7, 및 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 1의 제1 로직 셀(C1)의 평면도들이다. 도 6a, 도 8a, 도 10a는 각각 도 5, 도 7, 및 도 9의 Ⅰ-Ⅰ'에 따른 단면도들이고, 도 6b, 도 8b, 도 10b는 각각 도 5, 도 7, 및 도 9의 Ⅱ-Ⅱ'에 따른 단면도들이다. 도 6c, 도 8c, 도 10c는 각각 도 5, 도 7, 및 도 9Ⅲ-Ⅲ'에 따른 단면도들이다.
도 5, 및 도 6a 내지 도 6c를 참조하면, 기판(100) 상에 제1 소자 분리막(ST1) 및 제2 소자 분리막(ST2)이 형성될 수 있다. 상기 기판(100)은 일 예로, 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 상기 제1 소자 분리막(ST1)은 상기 제1 방향(D1)으로 연장되어 제1 로직 셀(C1)의 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 분리할 수 있다. 상기 제2 소자 분리막(ST2)은 상기 제1 방향(D1)으로 연장되어 상기 제1 로직 셀(C1)과 인접 셀들을 분리할 수 있다. 상기 제1 소자 분리막(ST1) 및 상기 제2 소자 분리막(ST2)은 상기 기판(100)의 상면에 수직한 방향으로의 깊이를 가질 수 있고, 일 예로, 상기 제2 소자 분리막(ST2)의 깊이는 상기 제1 소자 분리막(ST1)의 깊이보다 클 수 있다. 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있다.
상기 기판(100) 상에 제3 소자 분리막(ST3)이 형성될 수 있다. 상기 제3 소자 분리막(ST3)은 상기 제1 방향(D1)으로 연장되어 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR)에 활성 패턴들(AP)을 정의할 수 있다. 일 예로, 상기 활성 패턴들(AP)의 각각은 상기 제3 소자 분리막(ST3)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 가질 수 있다. 상기 제3 소자 분리막(ST3)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있다. 상기 제3 소자 분리막(ST3)은 상기 기판(100)의 상면에 수직한 방향으로의 깊이를 가질 수 있고, 상기 제3 소자 분리막(ST3)의 상기 깊이는 상기 제1 및 제2 소자 분리막들(ST1, ST2)의 상기 깊이들보다 작을 수 있다. 다른 실시예에 따르면, 상기 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)은 동시에 형성되어 동일한 깊이를 가질 수 있다. 상기 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)은 실리콘 산화막을 포함할 수 있다.
상기 기판(100) 상에 상기 활성 패턴들(AP)과 교차하여 상기 제2 방향(D2)으로 연장되는 게이트 구조체들(GS)이 형성될 수 있다. 상기 게이트 구조체들(GS)의 각각은, 상기 기판(100) 상에 차례로 적층된 게이트 절연 패턴(GI), 게이트 전극(GE), 및 캐핑 패턴(CAP)을 포함할 수 있다. 상기 게이트 구조체들(GS)을 형성하는 것은, 일 예로, 상기 기판(100) 상기 게이트 절연막(미도시), 게이트 전극막(미도시), 및 캐핑막(미도시)을 차례로 형성하는 것, 및 상기 캐핑막, 상기 게이트 전극막, 및 상기 게이트 절연막을 순차로 패터닝하여 상기 캐핑 패턴(CAP), 상기 게이트 전극(GE), 및 상기 게이트 절연 패턴(GI)을 형성하는 것을 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 게이트 전극(GE)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 캐핑 패턴(CAP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연막, 상기 게이트 전극막, 및 상기 캐핑막은 화학 기상 증착 및/또는 스퍼터링 공정에 의하여 형성될 수 있다.
상기 게이트 구조체들(GS)의 각각의 양 측벽들 상에 게이트 스페이서들(GSP)이 형성될 수 있다. 상기 게이트 스페이서들(GSP)은 상기 게이트 구조체들(GS)을 덮는 스페이서 막(미도시)을 형성한 후, 상기 스페이서 막을 이방성 식각하여 형성될 수 있다. 상기 스페이서 막은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 게이트 구조체들(GS)은 상기 제2 방향(D2)으로 서로 이격된 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2), 및 상기 제1 게이트 구조체(GS1)와 상기 제2 게이트 구조체(GS2) 사이에 배치되는 적어도 하나의 제3 게이트 구조체(GS3)를 포함할 수 있다. 상기 제1 내지 제3 게이트 구조체들(GS1, GS2, GS3)은 상기 제2 방향(D2)을 따라 연속적으로 배열될 수 있다. 즉, 도 5에 도시된 바와 같이, 상기 게이트 구조체들(GS)이 적어도 하나의 더미 게이트 구조체(DG)를 포함하는 경우, 상기 더미 게이트 구조체(DG)는 상기 제1 내지 제3 게이트 구조체들(GS1, GS2, GS3) 사이에 제공되지 않을 수 있다. 상기 더미 게이트 구조체(DG)는 상기 게이트 구조체들(GS) 중 게이트 전압이 인가되지 않는 게이트 구조체(GS)로 정의될 수 있다.
상기 게이트 구조체들(GS)이 형성된 결과물 상에 이온 주입 공정이 수행되어 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 게이트 구조체들(GS)의 각각의 양 측의 상기 활성 패턴들(AP)에 형성될 수 있다. 상기 PMOSFET 영역(PR)에서, 상기 소스/드레인 영역들(SD)은 p형 불순물을 주입하여 형성될 수 있고, 상기 NMOSFET 영역(NR)에서, 상기 소스/드레인 영역들(SD)은 n형 불순물을 주입하여 형성될 수 있다. 상기 게이트 구조체들(GS)의 각각의 아래에 배치되어 상기 게이트 구조체들(GS)의 각각과 중첩하는 상기 활성 패턴들(AP)의 부분들에는 상기 소스/드레인 영역들(SD)이 형성되지 않을 수 있다. 상기 게이트 구조체들(GS)의 각각의 아래에 배치되어 상기 게이트 구조체들(GS)의 각각과 중첩하는 상기 활성 패턴들(AP)의 상기 부분들은 채널 영역(CR)으로 이용될 수 있다.
상기 기판(100) 상에 상기 게이트 구조체들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 상기 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)과 연결되는 연결 도전 패턴들(120)이 형성될 수 있다. 상기 연결 도전 패턴들(120)을 형성하는 것은, 상기 제1 층간 절연막(110)을 관통하여 상기 게이트 구조체들(GS)의 각각의 양 측의 상기 활성 패턴들(AP)을 노출하는 리세스 영역들(R1)을 형성하는 것, 및 상기 리세스 영역들(R1)을 채우는 도전 물질을 형성하는 것, 및 상기 제1 층간 절연막(110)이 노출될 때까지 상기 도전 물질을 평탄화하는 것을 포함할 수 있다. 상기 연결 도전 패턴들(120)은 금속-실리사이드를 포함할 수 있다. 일 예로 상기 연결 도전 패턴들(120)은 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다. 상기 연결 도전 패턴들(120)은 금속층을 더 포함할 수 있다. 일 예로, 상기 금속층은 티타늄, 탄탈륨, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴들(120)은 금속-실리사이드 층 및 상기 금속-실리사이드 층 상의 금속층을 포함할 수 있다.
상기 PMOSFET 영역(PR)에서, 상기 연결 도전 패턴들(120)의 각각은 상기 제3 소자 분리막(ST3)을 사이에 두고 상기 제1 방향(D1)으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다. 상기 NMOSFET 영역(NR)의 상기 소스/드레인 영역들(SD)도 동일한 방식으로 상기 연결 도전 패턴들(120)에 의하여 연결될 수 있다. 즉, 상기 NMOSFET 영역(NR)에서, 상기 연결 도전 패턴들(120)의 각각은 상기 제3 소자 분리막(ST3)을 사이에 두고 상기 제1 방향(D1)으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다. 상기 연결 도전 패턴들(120)은 상기 게이트 구조체들(GS)의 상면들보다 높은 상면을 가지도록 형성될 수 있다.
도 7, 및 도 8a 내지 도 8c를 참조하면, 상기 연결 도전 패턴들(120)이 형성된 결과물 상에 제2 층간 절연막(130)이 형성될 수 있다. 상기 제2 층간 절연막(130)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 제2 층간 절연막(130)을 패터닝하여 상기 게이트 구조체들(GS) 각각의 양 측의 상기 연결 도전 패턴들(120)을 노출하는 소스/드레인 콘택 홀들(142)이 형성될 수 있다. 상기 소스/드레인 콘택 홀들(142) 각각은 상기 연결 도전 패턴들(120) 각각의 상면을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 도시되지 않았지만, 상기 소스/드레인 콘택 홀들(142) 중 일부는 상기 소자 분리막(ST) 상으로 연장되어, 상기 PMOSFET 영역(PR)의 상기 연결 도전 패턴들(120) 중 하나, 상기 NMOSFET 영역(NR)의 연결 도전 패턴들(120) 중 하나, 및 상기 소자 분리막(ST)의 상면을 노출할 수 있다. 일부 실시예들에 따르면, 상기 연결 도전 패턴들(120)을 형성하는 것을 생략될 수 있다. 이 경우, 상기 소스/드레인 콘택 홀들(142)은 상기 제1 층간 절연막(110)을 관통하여 상기 게이트 구조체들(GS) 각각의 양 측의 상기 소스/드레인 영역들(SD)을 노출하도록 형성될 수 있다.
상기 제2 층간 절연막(130) 상에 상기 소스/드레인 콘택 홀들(142)을 채우는 마스크 막(ML)이 형성될 수 있다. 상기 마스크 막(ML)은 일 예로, 에스오에이치(SOH) 물질을 포함할 수 있다.
상기 마스크막(ML), 상기 제2 층간 절연막(130), 및 상기 제1 층간 절연막(110)의 적어도 일부를 패터닝하여, 상기 게이트 구조체들(GS)을 노출하는 게이트 콘택 홀들(H)이 형성될 수 있다. 상기 게이트 콘택 홀들(H) 각각은 상기 게이트 구조체들(GS) 중 대응하는 게이트 구조체들(GS) 각각의 상기 게이트 전극(GE)을 노출할 수 있다. 도 7에 도시된 바와 같이, 상기 게이트 구조체들(GS)이 적어도 하나의 상기 더미 게이트 구조체(DG)를 포함하는 경우, 상기 더미 게이트 구조체(DG) 상에는 상기 더미 게이트 구조체(DG)를 노출하는 게이트 콘택 홀(H)이 제공되지 않을 수 있다.
상기 게이트 콘택 홀들(H)은 상기 제1 게이트 구조체(GS1)를 노출하는 제1 콘택 홀(H1), 상기 제2 게이트 구조체(GS2)를 노출하는 제2 콘택 홀(H2), 및 상기 제3 게이트 구조체(GS3)를 노출하는 제3 콘택 홀(H3)을 포함할 수 있다. 평면적 관점에서, 상기 제1 콘택 홀(H1), 상기 제2 콘택 홀(H2), 및 상기 제3 콘택 홀(H3)은 상기 제2 방향(D2)으로 서로 정렬되어 하나의 열을 이룰 수 있다. 상기 제1 콘택 홀(H1) 및 상기 제2 콘택 홀(H2)은 상기 제3 콘택 홀(H3)보다 상기 제2 방향(D2)으로 더 길게 연장될 수 있다. 상기 제1 내지 제3 콘택 홀들(H1, H2, H3)의 상기 제1 방향(D1)에 따른 폭들은 실질적으로 서로 동일할 수 있다.
도 9, 및 도 10a 내지 도 10c를 참조하면, 먼저, 상기 마스크 막(ML)이 제거될 수 있다. 상기 마스크 막(ML)을 제거하는 것은, 애싱 및/또는 스트립 공정을 이용하여 수행될 수 있다. 이 후, 상기 제2 층간 절연막(130) 상에 상기 소스/드레인 콘택 홀들(142) 및 상기 게이트 콘택 홀들(H)을 채우는 도전막이 형성될 수 있다. 상기 도전막은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 제2 층간 절연막(130)이 노출될 때까지 상기 도전막을 평탄화하여, 상기 소스/드레인 콘택 홀들(142) 및 상기 게이트 콘택 홀들(H) 내에 소스/드레인 콘택들(140) 및 게이트 콘택들(CT)이 각각 형성될 수 있다.
상기 게이트 콘택들(CT)은 상기 제1 게이트 구조체(GS1)에 연결되는 제1 콘택(CT1), 상기 제2 게이트 구조체(GS2)에 연결되는 제2 콘택(CT2), 및 상기 제3 게이트 구조체(GS3)에 연결되는 제3 콘택(CT3)을 포함할 수 있다. 평면적 관점에서, 상기 제1 콘택(CT1), 상기 제2 콘택(CT2), 및 상기 제3 콘택(CT3)은 상기 제2 방향(D2)으로 서로 정렬되어 하나의 열을 이룰 수 있다. 도 4를 참조하여 설명한 바와 같이, 상기 제1 콘택(CT1)의 상기 제1 폭(W1) 및 상기 제2 콘택(CT2)의 상기 제2 폭(W2)은 상기 제3 콘택(CT3)의 상기 제3 폭(W3)보다 클 수 있다. 일 실시예에 따르면, 상기 제1 폭(W1)은 상기 제2 폭(W2)과 같은 수 있으나, 다른 실시예에 따르면, 상기 제1 폭(W1)은 상기 제2 폭(W2)과 다를 수 있다. 더하여, 상기 제1 콘택(CT1)의 상기 제4 폭(W4), 상기 제2 콘택(CT2)의 상기 제5 폭(W5), 및 상기 제3 콘택(CT3)의 상기 제6 폭(W6)은 서로 동일할 수 있다.
상기 평탄화 공정에 의해, 상기 소스/드레인 콘택들(140)의 상면들 및 상기 게이트 콘택들(CT)의 상면들은 상기 기판(100)으로부터 동일한 레벨에 위치할 수 있다. 즉, 상기 제1 콘택(CT1), 상기 제2 콘택(CT2), 및 상기 제3 콘택(CT3)의 상면들은 상기 기판(100)으로부터 서로 동일한 레벨에 위치할 수 있고, 상기 소스/드레인 콘택들(140)의 상기 상면들과 상기 기판(100)으로부터 동일한 레벨에 위치할 수 있다.
도 2, 및 도 3a 내지 도 3c를 다시 참조하면, 상기 제2 층간 절연막(130) 상에 상기 소스/드레인 콘택들(140) 및 상기 게이트 콘택들(CT)을 덮는 제3 층간 절연막(150)이 형성될 수 있다. 상기 제3 층간 절연막(150) 내에 상기 제3 층간 절연막(150)을 관통하는 비아 콘택들(VC)이 형성될 수 있다. 상기 게이트 콘택들(CT)은 대응하는 비아 콘택들(VC)에 각각 연결될 수 있다. 상기 제3 층간 절연막(150) 상에 상기 비아 콘택들(VC)을 덮는 제4 층간 절연막(160)이 형성될 수 있고, 상기 제4 층간 절연막(160) 내에 상기 제4 층간 절연막(160)을 관통하여 상기 비아 콘택들(VC)에 연결되는 도전 라인들(170)이 형성될 수 있다. 상기 게이트 콘택들(CT)은 상기 대응하는 비아 콘택들(VC)을 통하여 상기 도전 라인들(170)에 연결될 수 있다. 도시되지 않았지만, 상기 소스/드레인 콘택들(140)도 대응하는 비아 콘택들(미도시)을 통하여 도전 라인들(미도시)에 연결될 수 있다. 상기 제3 층간 절연막(150) 및 상기 제4 층간 절연막(160)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 비아 콘택들(VC) 및 상기 도전 라인들(170)은 도전 물질을 포함할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 제1 로직 셀(C1)의 평면도이다. 도 12a, 도 12b, 및 도 12c는 각각 도 11의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 도 1, 도 2, 및 도 3a 내지 도 3c를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 1, 도 11, 도 12a, 도 12b, 및 도 12c를 참조하면, 상기 제1 로직 셀(C1)은 기판(100) 상에 제공되고 상기 제2 방향(D2)으로 연장되는 복수의 활성 패턴들(AP)을 포함할 수 있다. 상기 활성 패턴들(AP)은 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 활성 패턴들(AP) 상에 상기 활성 패턴들(AP)과 교차하여 상기 제1 방향(D1)으로 연장되는 게이트 구조체들(GS)이 제공될 수 있다.
상기 게이트 구조체들(GS)은 상기 제2 방향(D2)으로 서로 이격된 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2), 및 상기 제1 게이트 구조체(GS1)와 상기 제2 게이트 구조체(GS2) 사이에 배치되는 적어도 하나의 제3 게이트 구조체(GS3)를 포함할 수 있다. 일 실시예에 따르면, 상기 제3 게이트 구조체(GS3)는 복수 개로 제공될 수 있다. 일 예로, 도 11에 도시된 바와 같이, 상기 제1 및 제2 게이트 구조체들(GS1, GS2) 사이에 두 개의 제3 게이트 구조체(GS3)가 제공될 수 있으나, 상기 제1 및 제2 게이트 구조체들(GS1, GS2) 사이에 제공되는 상기 제3 게이트 구조체(GS3)의 수는 이에 한정되지 않는다.
본 실시예에 따르면, 상기 게이트 구조체들(GS)은 상기 제1 및 제2 게이트 구조체들(GS1, GS2) 중 하나를 사이에 두고, 상기 제3 게이트 구조체(GS3)로부터 상기 제2 방향(D2)으로 이격되는 제4 게이트 구조체(GS4)를 더 포함할 수 있다. 상기 제1 내지 제4 게이트 구조체들(GS1, GS2, GS3, GS4)은 상기 제2 방향(D2)을 따라 연속적으로 배열될 수 있다. 즉, 도 11에 도시된 바와 같이, 상기 게이트 구조체들(GS)이 적어도 하나의 더미 게이트 구조체(DG)를 포함하는 경우, 상기 더미 게이트 구조체(DG)는 상기 제1 내지 제4 게이트 구조체들(GS1, GS2, GS3, GS4) 사이에 제공되지 않을 수 있다.
상기 게이트 구조체들(GS) 각각의 양 측의 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 제공될 수 있고, 상기 게이트 구조체들(GS) 각각의 양 측에 연결 도전 패턴들(120)이 제공될 수 있다. 상기 PMOSFET 영역(PR)에서, 상기 연결 도전 패턴들(120)의 각각은, 상기 제1 방향(D1)으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 전기적으로 연결할 수 있다. 상기 연결 도전 패턴들(120)은 상기 소스/드레인 영역들(SD)에 직접 접할 수 있다. 마찬가지로, 상기 NMOSFET 영역(NR)에서, 상기 연결 도전 패턴들(120)의 각각은 상기 제1 방향(D1)으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 전기적으로 연결할 수 있다. 상기 기판(100) 상에 상기 게이트 구조체들(GS) 및 상기 연결 도전 패턴들(120)을 덮는 제1 층간 절연막(110)이 제공될 수 있다. 일 실시예에 따르면, 상기 연결 도전 패턴들(120)의 상면들은 상기 제1 층간 절연막(110)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 게이트 구조체들(GS)의 각각의 양 측에 소스/드레인 콘택들(140)이 제공될 수 있다. 상기 소스/드레인 콘택들(140)은 상기 연결 도전 패턴들(120)을 통하여 상기 게이트 구조체들(GS) 각각의 양 측의 상기 소스/드레인 영역들(SD)과 연결될 수 있다. 일부 실시예들에 따르면, 상기 연결 도전 패턴들(120)은 생략될 수 있고, 이 경우, 상기 소스/드레인 콘택들(140)은 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)과 직접 접할 수 있다.
상기 게이트 구조체들(GS) 상에, 상기 게이트 구조체들(GS)과 전기적으로 연결되는 게이트 콘택들(CT)이 제공될 수 있다. 상기 게이트 콘택들(CT)은 상기 게이트 구조체들(GS) 중 대응하는 게이트 구조체들(GS)에 각각 연결될 수 있다. 상기 게이트 콘택들(CT)의 각각은 상기 대응하는 게이트 구조체들(GS) 각각의 상기 게이트 전극(GE)의 상면과 접할 수 있다. 도 11에 도시된 바와 같이, 상기 게이트 구조체들(GS)이 적어도 하나의 상기 더미 게이트 구조체(DG)를 포함하는 경우, 상기 더미 게이트 구조체(DG) 상에는 상기 더미 게이트 구조체(DG)와 전기적으로 연결되는 게이트 콘택(CT)이 제공되지 않을 수 있다.
상기 게이트 콘택들(CT)은 상기 제1 게이트 구조체(GS1)에 연결되는 제1 콘택(CT1), 상기 제2 게이트 구조체(GS2)에 연결되는 제2 콘택(CT2), 및 상기 제3 게이트 구조체(GS3)에 연결되는 제3 콘택(CT3)을 포함할 수 있다. 상기 제3 게이트 구조체(GS3)가 복수 개로 제공되는 경우, 상기 제3 콘택(CT3)도 복수 개로 제공될 수 있다. 이 경우, 복수 개의 상기 제3 콘택들(CT3)은 복수 개의 상기 제3 게이트 구조체들(GS3)에 각각 연결될 수 있다.
본 실시예에 따르면, 상기 제1 콘택(CT1) 및 상기 제2 콘택(CT2) 중 적어도 하나는 상기 제2 방향(D2)으로 연장되어, 상기 제1 및 제2 게이트 구조체들(GS1, GS2) 중 하나와 상기 제4 게이트 구조체(GS4)에 공통적으로 연결될 수 있다. 일 예로, 도 11에 도시된 바와 같이, 상기 제4 게이트 구조체(GS4)가 상기 제2 게이트 구조체(GS2)를 사이에 두고 상기 제3 게이트 구조체(GS3)로부터 상기 제2 방향(D2)으로 이격되는 경우, 상기 제2 콘택(CT2)은 상기 제2 게이트 구조체(GS2)와 상기 제4 게이트 구조체(GS4)에 공통적으로 연결될 수 있다.
일부 실시예들에 따르면, 도시된 바와 달리, 상기 제4 게이트 구조체(GS4)는 복수 개로 제공될 수 있다. 이 경우, 상기 제1 콘택(CT1) 및 상기 제2 콘택(CT2) 중 적어도 하나는 상기 제2 방향(D2)으로 연장되어, 상기 제1 및 제2 게이트 구조체들(GS1, GS2) 중 하나와 복수 개의 상기 제4 게이트 구조체들(GS4)에 공통적으로 연결될 수 있다.
평면적 관점에서, 상기 제1 콘택(CT1), 상기 제2 콘택(CT2), 및 상기 제3 콘택(CT3)은 상기 제2 방향(D2)으로 서로 정렬되어 하나의 열을 이룰 수 있다. 상기 제1 콘택(CT1), 상기 제2 콘택(CT2), 및 상기 제3 콘택(CT3)은 서로 동일한 물질로 이루어질 수 있다.
도 4를 참조하여 설명한 바와 같이, 상기 제1 콘택(CT1)의 상기 제1 폭(W1) 및 상기 제2 콘택(CT2)의 상기 제2 폭(W2)은 상기 제3 콘택(CT3)의 상기 제3 폭(W3)보다 클 수 있다. 본 실시예에 따르면, 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 클 수 있다. 더하여, 상기 제1 콘택(CT1)의 상기 제4 폭(W4), 상기 제2 콘택(CT2)의 상기 제5 폭(W5), 및 상기 제3 콘택(CT3)의 상기 제6 폭(W6)은 서로 동일할 수 있다.
상기 소스/드레인 콘택들(140) 및 상기 게이트 콘택들(CT)의 상면들은 상기 기판(100)으로부터 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 상기 제1 콘택(CT1), 상기 제2 콘택(CT2), 및 상기 제3 콘택(CT3)의 상면들은 상기 기판(100)으로부터 서로 동일한 레벨에 위치할 수 있고, 상기 소스/드레인 콘택들(140)의 상기 상면들과 상기 기판(100)으로부터 동일한 레벨에 위치할 수 있다.
상기 제1 층간 절연막(110) 상에 상기 소스/드레인 콘택들(140) 및 상기 게이트 콘택들(CT)을 덮는 제2 층간 절연막(130)이 제공될 수 있다. 상기 소스/드레인 콘택들(140) 및 상기 게이트 콘택들(CT)의 상기 상면들은 상기 제2 층간 절연막(130)의 상면과 실질적으로 동일 레벨에 위치할 수 있다.
상기 제2 층간 절연막(130) 상에 제3 층간 절연막(150)이 제공될 수 있고, 상기 제3 층간 절연막(150) 내에 비아 콘택들(VC)이 제공될 수 있다. 상기 게이트 콘택들(CT)은 대응하는 비아 콘택들(VC)에 각각 연결될 수 있다. 상기 제3 층간 절연막(150) 상에 제4 층간 절연막(160)이 제공될 수 있고, 상기 제4 층간 절연막(160) 내에 도전 라인들(170)이 제공될 수 있다. 상기 게이트 콘택들(CT)은 상기 대응하는 비아 콘택들(VC)을 통하여 상기 도전 라인들(170)에 연결될 수 있다. 도시되지 않았지만, 상기 소스/드레인 콘택들(140)도 대응하는 비아 콘택들(미도시)을 통하여 도전 라인들(미도시)에 연결될 수 있다.
본 발명의 개념에 따르면, 기판 상에 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향을 따라 연속적으로 배열되는 게이트 구조체들에 각각 연결되는 게이트 콘택들은, 상기 제2 방향을 따라 서로 정렬되어 하나의 열을 이루도록 배치될 수 있다. 상기 게이트 콘택들은 상기 열의 일단 및 타단에 배치되는 한 쌍의 게이트 콘택들, 및 상기 한 쌍의 게이트 콘택들 사이에 배치되는 나머지 게이트 콘택들을 포함할 수 있다. 상기 한 쌍의 게이트 콘택들 각각의 제2 방향에 따른 폭은, 상기 나머지 게이트 콘택들 각각의 상기 제2 방향에 따른 폭보다 클 수 있다. 상기 게이트 구조체들 사이에 더미 게이트 구조체가 개재되지 않음에 따라, 상기 제2 방향으로 셀 면적의 증가가 최소화되어 반도체 소자의 집적도 향상이 용이할 수 있다. 또한, 상기 게이트 콘택들이 상기 제2 방향을 따라 서로 정렬되어 하나의 열을 이루도록 배치됨에 따라, 상기 제1 방향으로 서로 인접한 활성 영역들의 면적 감소가 최소화되어 반도체 소자의 성능 감소가 최소화될 수 있다. 더하여, 상기 한 쌍의 게이트 콘택들 각각의 상기 폭이, 상기 나머지 게이트 콘택들 각각의 상기 폭보다 크게 형성됨에 따라, 상기 게이트 콘택들 상에 제공되는 비아 콘택들의 배치가 상대적으로 자유로울 수 있다.
이상에서, 상기 활성 패턴들(AP)은 핀 형상을 갖는 것으로 도시되었으나, 이와는 달리 다양한 변형이 가능하다.
도 13은 본 발명의 다른 실시예에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다. 본 실시예에 있어서, 상기 활성 패턴(AP)의 단면은 기판(100)에 인접한 넥 부분(NC)과 상기 넥 부분(NC)보다 넓은 폭의 바디 부분(BD)을 포함하는 오메가 형태(omega shaped)의 형상을 가질 수 있다. 상기 활성 패턴(AP) 상에 게이트 절연 패턴(GI) 및 게이트 전극(GE)이 차례로 제공될 수 있다. 상기 게이트 전극(GE)의 일부는 상기 활성 패턴(AP) 아래로 연장될 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다. 본 실시예에 있어서, 반도체 소자의 활성 패턴(AP)은 기판(100)으로부터 이격된 나노 와이어 형태일 수 있다. 상기 활성 패턴(AP) 상에 게이트 절연 패턴(GI) 및 게이트 전극(GE)이 차례로 제공될 수 있다. 상기 게이트 전극(GE)은 상기 활성 패턴(AP)과 상기 기판(100) 사이로 연장될 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 장치는 상기 기억 장치(1130) 내에 제공되거나, 상기 컨트롤러(1110), 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
C1, C2, C3, C4: 로직 셀들
PR: PMOSFET 영역 NR: NMOSFET 영역
100: 기판 ST, ST1, ST2, ST3: 소자 분리막
AP: 활성 패턴 AF: 활성 핀
SD: 소스/드레인 영역들
GS, GS1, GS2, GS3, GS4: 게이트 구조체들
GI: 게이트 절연 패턴 GE: 게이트 전극
CAP: 캐핑 패턴 GSP: 게이트 스페이서
110, 130, 150, 160: 층간 절연막 120: 연결 도전 패턴들
140: 소스/드레인 콘택들 CT, CT1, CT2, CT3: 게이트 콘택들
VC: 비아 콘택들 170: 도전 라인들
142: 소스/드레인 콘택 홀들 H, H1, H2, H3: 게이트 콘택 홀들

Claims (10)

  1. 제1 방향으로 연장되고, 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되는 제1 게이트 구조체 및 제2 게이트 구조체;
    상기 제1 방향으로 연장되고, 상기 제1 및 제2 게이트 구조체들 사이에 제공되는 제3 게이트 구조체;
    상기 제1 게이트 구조체에 연결되고, 상기 제2 방향에 따른 제1 폭을 갖는 제1 콘택, 상기 제1 콘택은 상기 제1 게이트 구조체와 수직적으로 중첩하고, 상기 제1 콘택의 하면은 상기 제1 게이트 구조체와 접촉하는 것;
    상기 제2 게이트 구조체에 연결되고, 상기 제2 방향에 따른 제2 폭을 갖는 제2 콘택, 상기 제2 콘택은 상기 제2 게이트 구조체와 수직적으로 중첩하고, 상기 제2 콘택의 하면은 상기 제2 게이트 구조체와 접촉하는 것; 및
    상기 제3 게이트 구조체에 연결되고, 상기 제2 방향에 따른 제3 폭을 갖는 제3 콘택, 상기 제3 콘택은 상기 제3 게이트 구조체와 수직적으로 중첩하고, 상기 제3 콘택의 하면은 상기 제3 게이트 구조체의 상면과 접촉하는 것을 포함하되,
    상기 제1 콘택, 상기 제2 콘택, 및 상기 제3 콘택은 상기 제2 방향을 따라 서로 정렬되어 하나의 열을 이루고,
    상기 제1 폭 및 상기 제2 폭은 상기 제3 폭보다 큰 반도체 소자.
  2. 청구항 1에 있어서,
    상기 제1 및 제2 게이트 구조체들 중 적어도 하나의 일 측에 제공되고, 상기 제1 방향으로 연장되는 더미 게이트 구조체를 더 포함하되,
    상기 더미 게이트 구조체는 상기 제1 내지 제3 게이트 구조체들 사이에 제공되지 않는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 제1 콘택은 상기 제1 방향에 따른 제4 폭을 갖고,
    상기 제2 콘택은 상기 제1 방향에 따른 제5 폭을 갖고,
    상기 제3 콘택은 상기 제1 방향에 따른 제6폭을 갖고,
    상기 제4 폭, 상기 제5 폭, 및 상기 제6 폭은 서로 동일한 반도체 소자.
  4. 청구항 1에 있어서,
    상기 제3 게이트 구조체 및 상기 제3 콘택은 각각 복수 개로 제공되고,
    복수 개의 상기 제3 콘택들은 복수 개의 상기 제3 게이트 구조체들에 각각 연결되는 반도체 소자.
  5. 청구항 4에 있어서,
    상기 제1 및 제2 게이트 구조체들 중 적어도 하나의 일 측에 제공되고, 상기 제1 방향으로 연장되는 더미 게이트 구조체를 더 포함하되,
    상기 더미 게이트 구조체는 상기 제1 내지 제3 게이트 구조체들 사이에 제공되지 않는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 제1 콘택, 상기 제2 콘택, 및 상기 제3 콘택에 각각 연결되는 비아 콘택들을 더 포함하되,
    상기 비아 콘택들은 상기 제1 콘택, 상기 제2 콘택, 및 상기 제3 콘택을 통하여 상기 제1 게이트 구조체, 상기 제2 게이트 구조체, 및 상기 제3 게이트 구조체에 전압을 인가하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 제1 및 제2 게이트 구조체들 중 하나를 사이에 두고 상기 제3 게이트 구조체로부터 상기 제2 방향으로 이격되고, 상기 제1 방향으로 연장되는 제4 게이트 구조체를 더 포함하되,
    상기 제1 및 제2 콘택들 중 하나는 상기 제2 방향으로 연장되어, 상기 제1 및 제2 게이트 구조체들 중 하나와 상기 제4 게이트 구조체에 공통적으로 연결되는 반도체 소자.
  8. 청구항 1에 있어서,
    기판을 더 포함하되,
    상기 제1 내지 제3 게이트 구조체들, 및 상기 제1 내지 제3 콘택들은 상기 기판 상에 배치되고,
    상기 제1 내지 제3 콘택들의 상면들은 상기 기판으로부터 동일한 레벨에 위치하는 반도체 소자.
  9. 청구항 1에 있어서,
    기판에 활성 패턴들을 정의하는 소자분리막을 더 포함하되,
    상기 활성 패턴들은 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격되고, 상기 활성 패턴들의 각각은 상기 소자분리막에 의해 노출되는 상부를 포함하고,
    상기 제1 내지 제3 게이트 구조체들은 상기 기판 상에 제공되어 상기 활성 패턴들을 가로지르는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 제1 내지 제3 게이트 구조체들 각각의 양 측의 상기 활성 패턴들에 제공되는 소스/드레인 영역들; 및
    상기 소스/드레인 영역들에 연결되는 소스/드레인 콘택들을 더 포함하되,
    상기 소스/드레인 콘택들의 상면들은 상기 제1 내지 제3 콘택들의 상면들과 상기 기판으로부터 동일한 레벨에 위치하는 반도체 소자.
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