KR102173638B1 - 반도체 소자 및 그 형성방법 - Google Patents

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Abstract

반도체 소자는, 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되는 제1 게이트 구조체 및 제2 게이트 구조체, 상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에 제공되고 상기 제1 방향으로 연장되는 더미 게이트 구조체, 상기 제1 게이트 구조체와 상기 더미 게이트 구조체 사이의 제1 소스/드레인 영역, 상기 제2 게이트 구조체와 상기 더미 게이트 구조체 사이의 제2 소스/드레인 영역, 상기 더미 게이트 구조체 상에 제공되고 상기 제2 방향으로 연장되어 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역을 연결하는 연결 콘택, 및 상기 연결 콘택 상에 제공되고 상기 연결 콘택을 통하여 상기 제1 및 제2 소스/드레인 영역들에 전압을 인가하는 공통 도전 라인을 포함한다.

Description

반도체 소자 및 그 형성방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 복수의 스탠다드 셀들(standard cells)을 포함하는 반도체 집적 회로 및 그 형성방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 제조 비용이 감소된 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조가 용이한 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 반도체 소자는, 제1 방향으로 연장되고, 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되는 제1 게이트 구조체 및 제2 게이트 구조체; 상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에 제공되고, 상기 제1 방향으로 연장되는 더미 게이트 구조체; 상기 제1 게이트 구조체와 상기 더미 게이트 구조체 사이의 제1 소스/드레인 영역; 상기 제2 게이트 구조체와 상기 더미 게이트 구조체 사이의 제2 소스/드레인 영역; 상기 더미 게이트 구조체 상에 제공되고, 상기 제2 방향으로 연장되어 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역을 연결하는 연결 콘택; 및 상기 연결 콘택 상에 제공되고, 상기 연결 콘택을 통하여 상기 제1 및 제2 소스/드레인 영역들에 전압을 인가하는 공통 도전 라인을 포함할 수 있다.
일 실시예에 따르면, 상기 연결 콘택은 상기 제2 방향을 따라 연장되는 수평 연장부; 및 상기 수평 연장부로부터 상기 제1 및 제2 소스/드레인 영역들의 각각의 상면으로 연장되는 수직 연장부들을 포함하되, 상기 수직 연장부들의 하면들은 상기 제1 및 제2 소스/드레인 영역들과 각각 접할 수 있다.
일 실시예에 따르면, 상기 수평 연장부의 하면은 상기 더미 게이트 구조체의 상면과 접할 수 있다.
일 실시예에 따르면, 상기 연결 콘택과 상기 공통 도전 라인 사이의 비아 콘택을 더 포함하되, 상기 공통 도전 라인은 상기 비아 콘택 및 상기 연결 콘택을 통하여, 상기 제1 및 제2 소스/드레인 영역들에 동일한 전압을 인가할 수 있다.
본 발명에 따른 반도체 소자는, 상기 제1 게이트 구조체와 상기 더미 게이트 구조체 사이에 제공되고, 상기 제1 소스/드레인 영역으로부터 상기 제1 방향으로 이격되는 제3 소스/드레인 영역; 상기 제2 게이트 구조체와 상기 더미 게이트 구조체 사이에 제공되고, 상기 제2 소스/드레인 영역으로부터 상기 제1 방향으로 이격되는 제4 소스/드레인 영역; 상기 제1 게이트 구조체와 상기 더미 게이트 구조체 사이에 제공되고, 상기 제3 소스/드레인 영역에 접하는 제1 콘택; 및 상기 제2 게이트 구조체와 상기 더미 게이트 구조체 사이에 제공되고, 상기 제4 소스/드레인 영역에 접하는 제2 콘택을 더 포함할 수 있다. 상기 제1 콘택 및 상기 제2 콘택의 상면들은 상기 연결 콘택의 상면과 동일 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 제1 콘택, 상기 제2 콘택, 및 상기 연결 콘택은 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 콘택 및 상기 제2 콘택은 상기 제1 방향으로 연장되는 바 형태를 가지고, 상기 연결 콘택으로부터 상기 제1 방향으로 이격될 수 있다.
일 실시예에 따르면, 상기 제1 콘택, 상기 제2 콘택, 및 상기 연결 콘택 각각은, 상기 제2 방향의 폭을 가질 수 있다. 상기 연결 콘택의 상기 폭은, 상기 제1 콘택의 상기 폭 및 상기 제2 콘택의 상기 폭보다 클 수 있다.
본 발명에 따른 반도체 소자는, 기판 상에 제공되고, 제1 방향으로 연장되는 더미 게이트 구조체; 상기 더미 게이트 구조체의 양 측에 배치되는 한 쌍의 트랜지스터들; 상기 더미 게이트 구조체의 상기 양 측에 배치되고, 상기 제1 방향을 따라 상기 한 쌍의 트랜지스터들에 인접하는 다른 한 쌍의 트랜지스터들; 상기 더미 게이트 구조체의 상면 상에 배치되고, 상기 더미 게이트 구조체의 양 측벽 상으로 연장되어 상기 한 쌍의 트랜지스터들에 공통적으로 연결되는 연결 콘택; 및 상기 더미 게이트 구조체의 상기 양 측에 배치되고, 상기 다른 한 쌍의 트랜지스터들 각각에 연결되는 제1 콘택 및 제2 콘택을 포함할 수 있다. 상기 제1 콘택 및 상기 제2 콘택의 상면들은 상기 연결 콘택의 상면과 동일 레벨에 위치할 수 있다.
본 발명에 따른 반도체 소자는, 상기 기판 상에 제공되는 복수의 로직 셀들을 포함하되, 상기 복수의 로직 셀들은 제1 로직 셀, 및 상기 제1 로직 셀로부터 상기 제1 방향으로 이격된 제2 로직 셀을 포함할 수 있다. 상기 더미 게이트 구조체는 상기 제1 로직 셀과 상기 제2 로직 셀을 가로지르도록 배치될 수 있다. 상기 제1 로직 셀은 상기 한 쌍의 트랜지스터들을 포함하고, 상기 제2 로직 셀은 상기 다른 한 쌍의 트랜지스터들을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 상기 연결 콘택의 상면과 접하는 비아 콘택; 및 상기 비아 콘택의 상면과 접하는 공통 도전 라인을 더 포함할 수 있다. 상기 공통 도전 라인은 상기 비아 콘택 및 상기 연결 콘택을 통하여, 상기 한 쌍의 트랜지스터들에 드레인 전압 또는 소스 전압을 인가할 수 있다.
본 발명에 따른 반도체 소자는, 상기 기판 상에 제공되는 복수의 로직 셀들을 포함하되, 상기 복수의 로직 셀들은 제1 로직 셀, 상기 제1 로직 셀로부터 상기 제1 방향에 교차하는 제2 방향으로 이격된 제2 로직 셀, 상기 제1 로직 셀로부터 상기 제1 방향으로 이격된 제3 로직 셀, 및 상기 제2 로직 셀로부터 상기 제1 방향으로 이격된 제4 로직 셀을 포함할 수 있다. 상기 더미 게이트 구조체는 상기 제1 로직 셀과 상기 제2 로직 셀 사이, 및 상기 제3 로직 셀과 상기 제4 로직 셀 사이에 배치될 수 있다. 상기 한 쌍의 트랜지스터들은 상기 제1 로직 셀 내의 제1 트랜지스터, 및 상기 제2 로직 셀 내의 제2 트랜지스터이고, 상기 다른 한 쌍의 트랜지스터들은 상기 제3 로직 셀 내의 제3 트랜지스터, 및 상기 제4 로직 셀 내의 제4 트랜지스터일 수 있다.
본 발명에 따른 반도체 소자는, 상기 연결 콘택의 상면과 접하는 비아 콘택; 및 상기 비아 콘택의 상면과 접하는 공통 도전 라인을 더 포함할 수 있다. 상기 공통 도전 라인은 상기 제1 로직 셀과 상기 제2 로직 셀에 의해 공유될 수 있다.
일 실시예에 따르면, 상기 공통 도전 라인은 상기 비아 콘택 및 상기 연결 콘택을 통하여, 상기 제1 트랜지스터 및 제2 트랜지스터에 동일한 전압을 인가할 수 있다.
일 실시예에 따르면, 상기 제1 콘택, 상기 제2 콘택, 및 상기 연결 콘택은 동일한 물질을 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 기판 상에 제1 방향으로 연장되는 더미 게이트 구조체를 형성하는 것; 상기 더미 게이트 구조체를 사이에 두고 서로 이격되는 한 쌍의 트랜지스터들을 형성하는 것; 상기 더미 게이트 구조체를 사이에 두고 서로 이격되고, 상기 제1 방향을 따라 상기 한 쌍의 트랜지스터들에 인접하는 다른 한 쌍의 트랜지스터들을 형성하는 것; 상기 기판 상에 상기 더미 게이트 구조체 및 상기 트랜지스터들을 덮는 층간 절연막을 형성하는 것; 상기 층간 절연막을 패터닝하여 상기 다른 한 쌍의 트랜지스터들의 각각의 일 단자를 노출하는 제1 홀 및 제2 홀을 형성하는 것; 상기 층간 절연막을 패터닝하여 상기 더미 게이트 구조체의 상면 및 상기 한 쌍의 트랜지스터들의 각각의 일 단자를 노출하는 제3 홀을 형성하는 것; 및 상기 제1 홀, 상기 제2 홀, 및 상기 제3 홀 내에 제1 콘택, 제2 콘택, 및 연결 콘택을 각각 형성하는 것을 포함할 수 있다. 상기 제1 홀, 상기 제2 홀, 및 상기 제3 홀은 별개의 포토 마스크를 이용하고 형성되고, 상기 제1 콘택, 상기 제2 콘택, 및 상기 연결 콘택의 상면들은 상기 기판으로부터 동일한 높이에 위치할 수 있다.
본 발명의 개념에 따르면, 하나의 더미 게이트 구조체를 사이에 두고 서로 이격되는 네 개의 소스/드레인 영역들에 전압을 인가하기 위해, 세 개의 콘택들이 배치될 수 있다. 이에 따라, 상기 콘택들을 형성하는 공정에서 포토 마스크의 수를 감소시킴으로써, 반도체 소자의 제조 비용을 낮출 수 있다. 더하여, 상기 콘택들은 별개의 포토 마스크를 이용하여 용이하게 형성될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 2는 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도이다.
도 3a, 도 3b, 도 3c, 및 도 3d는, 각각 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도들이다.
도 4a 내지 도 8a, 도 4b 내지 도 8b, 도 4c 내지 도 8c, 및 도 4d 내지 도 8d는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 대응하는 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다.
도 11은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 기판 상에 제공된 복수의 로직 셀들(C1, C2, C3, C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 복수의 트랜지스터들을 포함할 수 있다. 일 예로, 상기 반도체 소자는 제1 로직 셀(C1), 상기 제1 로직 셀(C1)로부터 제1 방향(D1)으로 이격된 제3 로직 셀(C3), 상기 제1 로직 셀(C1)로부터 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 이격된 제2 로직 셀(C2), 및 상기 제3 로직 셀(C3)로부터 상기 제2 방향(D2)으로 이격된 제4 로직 셀(C4)을 포함할 수 있다. 상기 제4 로직 셀(C4)은 상기 제2 로직 셀(C2)로부터 상기 제1 방향(D1)으로 이격될 수 있다. 서로 인접하는 상기 로직 셀들(C1, C2, C3, C4) 사이에 셀 바운더리(cell boundary, CB)가 정의될 수 있다.
상기 로직 셀들(C1, C2, C3, C4)의 각각은 소자 분리막(ST)에 의하여 분리된 활성 영역들을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4) 각각의 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 소자 분리막(ST)에 의해 분리될 수 있다.
일 예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제1 방향(D1)으로 이격될 수 있다. 상기 제1 로직 셀(C1)의 상기 PMOSFET 영역(PR)은 상기 제3 로직 셀(C3)의 상기 PMOSFET 영역(PR)과 상기 제1 방향(D1)으로 인접할 수 있다. 이하, 본 명세서에서 로직 셀은 하나의 불린 논리 기능(Boolean logic function, 일 예로, INVERTER, AND, OR, NAND, NOR 등) 또는 하나의 저장 기능(storage function, 일 예로, FLIP-FLOP)을 수행하기 위한 단위를 지칭할 수 있다. 로직 셀들의 개수는 4개로 도시되었으나 이에 한정되지 않는다.
도 2는 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도이다. 도 3a, 도 3b, 도 3c, 및 도 3d는, 각각 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도들이다. 이하에서, 제1 로직 셀(C1)을 기준으로 본 발명의 실시예들이 설명되나, 그 외의 로직 셀들(C2, C3, C4)도 상기 제1 로직 셀(C1)과 동일하거나 상응하는 구조를 가질 수 있다.
도 1, 도 2, 도 3a, 도 3b, 도 3c, 및 도 3d를 참조하면, 상기 제1 로직 셀(C1)은 소자 분리막(ST)에 의하여 분리된 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 포함할 수 있다. 상기 제1 로직 셀(C1)은 상기 소자 분리막(ST)에 의하여 인접 로직 셀들(C2, C3, C4)과 분리될 수 있다.
상기 소자 분리막(ST)은 PMOSFET 영역(PR)과 NMOSFET 영역(NR)사이를 분리하는 제1 소자 분리막(ST1), 상기 제1 로직 셀(C1)을 인접 로직 셀들(C2, C3, C4)과 분리하는 제2 소자 분리막(ST2)을 포함할 수 있다. 상기 제1 소자 분리막(ST1)과 상기 제2 소자 분리막(ST2)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 상기 소자 분리막(ST)은 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 일 예로, 상기 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다.
일 실시예에 따르면, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제1 소자 분리막(ST1)을 사이에 두고 상기 제1 방향(D1)으로 이격될 수 있다. 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은, 도 2에 도시된 바와 같이, 각각 복수 개로 제공될 수 있다. 복수 개의 상기 PMOSFET 영역들(PR)은 상기 제1 소자 분리막(ST1)에 의하여 서로 분리될 수 있고, 복수 개의 상기 NMOSFET 영역들(NR)도 상기 제1 소자분리막(ST1)에 의하여 서로 분리될 수 있다.
상기 제1 로직 셀(C1)은 상기 기판(100) 상에 제공되고 상기 제2 방향(D2)으로 연장되는 복수의 활성 패턴들(AP)을 포함할 수 있다. 상기 활성 패턴들(AP)은 상기 제1 방향(D1)을 따라 배열될 수 있다. 일 실시예에 따르면, 상기 활성 패턴들(AP)의 각각의 양 측에 상기 제2 방향(D2)으로 연장되는 제3 소자 분리막들(ST3)이 배치될 수 있다. 일 실시예에 따르면, 상기 활성 패턴들(AP)의 각각은 상기 제3 소자 분리막들(ST3)에 의해 노출된 상부 영역(이하, 활성 핀(AF))을 가질 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 일 예로, 상기 활성 패턴들(AP)의 상면들은 상기 제3 소자분리막들(ST3)의 상면들과 실질적으로 공면을 이룰 수 있다.
상기 제1, 제2, 및 제3 소자 분리막들(ST1, ST2, ST3)은 각각 상기 기판(100)의 상면에 수직한 방향으로의 깊이(depth)를 가질 수 있다. 일 실시예에 따르면, 상기 제3 소자분리막들(ST3)의 깊이는 상기 제1 및 제2 소자 분리막들(ST1, ST2)의 깊이보다 작을 수 있다. 이 경우, 상기 제3 소자 분리막들(ST3)은 상기 제1 및 제2 소자 분리막들(ST1, ST2)과 별도의 공정에 의하여 형성될 수 있다. 다른 실시예에 따르면, 상기 제3 소자 분리막들(ST3)은 상기 제1 및 제2 소자 분리막들(ST1, ST2)과 동시에 형성될 수 있고, 실질적으로 동일한 깊이를 가질 수 있다.
상기 활성 패턴들(AP)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 제공될 수 있다. 도시된 바와 같이, 상기 활성 패턴들(AP)은 각 활성 영역들(PR, NR) 상에 각각 3개씩 배치될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.
상기 활성 패턴들(AP) 상에 상기 활성 패턴들(AP)과 교차하여 상기 제1 방향(D1)으로 연장되는 게이트 구조체들(G)이 제공될 수 있다. 상기 게이트 구조체들(G)은 상기 제1 방향(D1)으로 연장되어 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 가로지를 수 있고, 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 게이트 구조체들(G)은 상기 제1 방향(D1)으로 연장되어, 상기 제1 로직 셀(C1)로부터 상기 제1 방향(D1)으로 인접하는 상기 제3 로직 셀(C3)을 가로지를 수 있다. 상기 게이트 구조체들(G)의 각각은, 상기 기판(100) 상에 차례로 적층된 게이트 절연 패턴(102), 게이트 전극(110), 및 캐핑 패턴(104)을 포함할 수 있다. 상기 게이트 절연 패턴(102)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 게이트 전극(110)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 캐핑 패턴(104)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 게이트 구조체들(G)의 각각은, 상기 게이트 전극(110)의 양 측에 제공되는 게이트 스페이서들(106)을 더 포함할 수 있다. 상기 게이트 스페이서들(106)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
서로 이웃하는 한 쌍의 상기 게이트 구조체들(G) 사이에 더미 게이트 구조체(DG)가 제공될 수 있다. 상기 더미 게이트 구조체(DG)는 상기 제1 방향(D1)으로 연장될 수 있다. 상기 한 쌍의 상기 게이트 구조체들(G)은, 상기 더미 게이트 구조체(DG)의 일 측에 배치되는 제1 게이트 구조체(G1) 및 상기 더미 게이트 구조체(DG)의 타 측에 배치되는 제2 게이트 구조체(G2)를 포함할 수 있다. 상기 제1 게이트 구조체(G1)와 상기 제2 게이트 구조체(G2)는 하나의 더미 게이트 구조체(DG)를 사이에 두고 서로 인접할 수 있다.
일 실시예에 따르면, 도 2에 도시된 바와 같이, 상기 더미 게이트 구조체(DG)는 상기 제1 방향(D1)으로 연장되어 상기 제1 로직 셀(C1) 및 상기 제3 로직 셀(C3)을 가로지를 수 있다. 즉, 상기 제1 게이트 구조체(G1), 상기 제2 게이트 구조체(G2), 및 상기 더미 게이트 구조체(DG)는 서로 인접하는 두 셀들(C1, C3)을 가로지르도록 배치될 수 있다. 이 경우, 상기 제1 게이트 구조체(G1), 상기 제2 게이트 구조체(G2), 및 상기 더미 게이트 구조체(DG)는 상기 두 셀들(C1, C3) 사이의 셀 바운더리(CB)를 가로지를 수 있다.
다른 실시예에 따르면, 도 2에 도시된 바와 같이, 상기 더미 게이트 구조체(DG)는, 상기 제1 로직 셀(C1), 및 상기 제1 로직 셀(C1)에 상기 제2 방향(D2)으로 인접하는 상기 제2 로직 셀(C2) 사이에 제공될 수 있다. 상기 더미 게이트 구조체(DG)는 상기 제1 방향(D1)으로 연장되어, 상기 제3 로직 셀(C3)과 상기 제4 로직 셀(C4) 사이에도 제공될 수 있다. 즉, 상기 더미 게이트 구조체(DG)는 상기 제1 로직 셀(C1)과 상기 제2 로직 셀(C2) 사이, 및 상기 제3 로직 셀(C3)과 상기 제4 로직 셀(C4) 사이의 셀 바운더리(CB) 상에 제공될 수 있다. 이 경우, 상기 제1 게이트 구조체(G1)는 상기 제1 방향(D1)으로 서로 인접하는 상기 제1 로직 셀(C1)과 상기 제3 로직 셀(C3)을 가로지를 수 있고, 상기 제2 게이트 구조체(G2)는 상기 제1 방향(D1)으로 서로 인접하는 상기 제2 로직 셀(C2)과 상기 제4 로직 셀(C4)을 가로질 수 있다.
상기 더미 게이트 구조체(DG)는 상기 게이트 구조체들(G) 각각과 동일한 물질을 포함할 수 있다. 일 예로, 상기 더미 게이트 구조체(DG)는 상기 기판(100) 상에 차례로 적층된 상기 게이트 절연 패턴(102), 더미 게이트 패턴(110D), 및 상기 캐핑 패턴(104)을 포함할 수 있다. 상기 더미 게이트 구조체(DG)는 상기 더미 게이트 패턴(110D) 양 측에 제공되는 상기 게이트 스페이서들(106)을 더 포함할 수 있다. 상기 더미 게이트 패턴(110D)은 일 예로, 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
상기 게이트 구조체들(G) 각각의 양 측의 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 제공될 수 있다. 도 3c에 도시된 바와 같이, 상기 소스/드레인 영역들(SD)은 상기 활성 핀들(AF) 내에 한정될 수 있으나, 이와 달리, 상기 제3 소자 분리막들(ST3) 사이로 연장될 수 있다. 상기 PMOSFET 영역(PR) 내의 상기 소스/드레인 영역들(SD)은 p형 불순물 영역들일 수 있고, 상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)은 n형 불순물 영역들일 수 있다. 상기 게이트 구조체들(G)의 각각의 아래에 위치하고, 상기 게이트 구조체들(G)의 각각과 중첩하는 상기 활성 패턴들(AP)의 부분들(일 예로, 상기 활성 핀들(AF)의 부분들)은 채널 영역으로 이용될 수 있다.
상기 소스/드레인 영역들(SD)은, 상기 제1 게이트 구조체(G1)의 양 측에 제공되는 제1 소스/드레인 영역들(SD1), 및 상기 제2 게이트 구조체(G2)의 양 측에 제공되는 제2 소스/드레인 영역들(SD2)을 포함할 수 있다. 상기 제1 게이트 구조체(G1) 및 상기 제1 소스/드레인 영역들(SD1)에 의해 제1 트랜지스터(TR1)가 정의될 수 있고, 상기 제2 게이트 구조체(G2) 및 상기 제2 소스/드레인 영역들(SD2)에 의해 제2 트랜지스터(TR2)가 정의될 수 있다. 상기 제1 트랜지스터(TR1) 및 상기 제2 트랜지스터(TR2)는 상기 더미 게이트 구조체(DG)를 사이에 두고 서로 인접할 수 있다.
상기 소스/드레인 영역들(SD)은, 상기 제1 게이트 구조체(G1)의 양 측에 제공되고 상기 제1 소스/드레인 영역들(SD1)로부터 상기 제1 방향(D1)으로 이격되는 제3 소스/드레인 영역들(SD3), 및 상기 제2 게이트 구조체(G2)의 양 측에 제공되고 상기 제2 소스/드레인 영역들(SD2)로부터 상기 제1 방향(D1)으로 이격되는 제4 소스/드레인 영역들(SD4)을 더 포함할 수 있다. 상기 제1 게이트 구조체(G1) 및 상기 제3 소스/드레인 영역들(SD3)에 의해 제3 트랜지스터(TR3)가 정의될 수 있고, 상기 제2 게이트 구조체(G2) 및 상기 제4 소스/드레인 영역들(SD4)에 의해 제4 트랜지스터(TR4)가 정의될 수 있다. 상기 제3 트랜지스터(TR3) 및 상기 제4 트랜지스터(TR4)는 상기 더미 게이트 구조체(DG)를 사이에 두고 서로 인접할 수 있다. 상기 제3 트랜지스터(TR3) 및 상기 제4 트랜지스터(TR4)는 각각 상기 제1 트랜지스터(TR1) 및 상기 제2 트랜지스터(TR2)로부터 상기 제1 방향(D1)으로 이격될 수 있다.
일 실시예에 따르면, 상기 제1 게이트 구조체(G1), 상기 제2 게이트 구조체(G2), 및 상기 더미 게이트 구조체(DG)는 서로 인접하는 두 셀들(C1, C3)을 가로지르도록 배치될 수 있다. 이 경우, 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 상기 제1 로직 셀(C1) 내에 제공될 수 있고, 상기 제3 및 제4 소스/드레인 영역들(SD3, SD4)은 상기 제3 로직 셀(C3) 내에 제공될 수 있다. 즉, 상기 제1 및 제2 트랜지스터들(TR1, TR2)은 상기 제1 로직 셀(C1) 내에 포함된 한 쌍의 트랜지스터들일 수 있고, 상기 제3 및 제4 트랜지스터들(TR3, TR4)은 상기 제3 로직 셀(C3) 내에 포함된 다른 한 쌍의 트랜지스터들일 수 있다. 상기 한 쌍의 트랜지스터들과 상기 다른 한 쌍의 트랜지스터들은, 상기 두 셀들(C1, C3) 사이의 셀 바운더리(CB)를 사이에 두고 서로 인접할 수 있다.
다른 실시예에 따르면, 상기 더미 게이트 구조체(DG)는 상기 제1 로직 셀(C1)과 상기 제2 로직 셀(C2) 사이, 및 상기 제3 로직 셀(C3)과 상기 제4 로직 셀(C4) 사이의 셀 바운더리(CB) 상에 제공될 수 있다. 상기 제1 게이트 구조체(G1)는 상기 제1 방향(D1)으로 서로 인접하는 상기 제1 로직 셀(C1)과 상기 제3 로직 셀(C3)을 가로지를 수 있고, 상기 제2 게이트 구조체(G2)는 상기 제1 방향(D1)으로 서로 인접하는 상기 제2 로직 셀(C2)과 상기 제4 로직 셀(C4)을 가로질 수 있다. 이 경우, 상기 제1 소스/드레인 영역들(SD1)은 상기 제1 로직 셀(C1) 내에 제공될 수 있고, 상기 제2 소스/드레인 영역들(SD2)은 상기 제2 로직 셀(C2) 내에 제공될 수 있다. 상기 제3 소스/드레인 영역들(SD3)은 상기 제3 로직 셀(C3) 내에 제공될 수 있고, 상기 제4 소스/드레인 영역들(SD4)은 상기 제4 로직 셀(C4) 내에 제공될 수 있다. 즉, 상기 제1 내지 제4 트랜지스터들(TR1, TR2, TR3, TR4)은 각각 상기 제1 내지 제4 로직 셀들(C1, C2, C3, C4) 내에 포함할 수 있다. 상기 제1 내지 제4 트랜지스터들(TR1, TR2, TR3, TR4)은 상기 제1 내지 제4 로직 셀들(C1, C2, C3, C4) 사이의 셀 바운더리(CB)를 사이에 두고 서로 인접할 수 있다.
상기 게이트 구조체들(G) 각각의 양 측에 소스/드레인 콘택들(156)이 제공될 수 있다. 상기 소스/드레인 콘택들(156)은 상기 소스/드레인 영역들(SD)에 전기적으로 연결될 수 있다. 일부 실시예들에 따르면, 상기 소스/드레인 콘택들(156)은 상기 소스/드레인 영역들(SD)에 직접 접할 수 있다. 상기 소스/드레인 콘택들(156) 중 적어도 하나는, 상기 제1 방향(D1)으로 서로 이격된 복수 개의 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다. 일 예로, 상기 소스/드레인 콘택들(156) 중 일부는 상기 PMOSFET 영역(PR) 내에서 상기 제1 방향(D1)으로 서로 이격된 소스/드레인 영역들(SD)을 서로 연결할 수 있다. 마찬가지로, 상기 소스/드레인 콘택들(156) 중 일부는 상기 NMOSFET 영역(NR) 내에서 상기 제1 방향(D1)으로 서로 이격된 소스/드레인 영역들(SD)을 서로 연결할 수 있다. 도시되지 않았지만, 상기 소스/드레인 콘택들(156) 중 일부는 상기 PMOSFET 영역(PR)의 소스/드레인 영역(SD)과 상기 NMOSFET 영역(NR)의 소스/드레인 영역(SD)을 연결하도록 상기 소자 분리막(ST) 상으로 연장될 수 있다. 상기 소스/드레인 콘택들(156)은 다양한 형상을 가질 수 있다. 일 예로, 평면적 관점에서, 상기 소스/드레인 콘택들(156) 중 일부는 상기 제1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다. 상기 소스/드레인 콘택들(156)은 일 예로, 도핑된 반도체, 금속, 금속 실리사이드, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
상기 더미 게이트 구조체(DG) 상에, 상기 제1 게이트 구조체(G1)와 상기 더미 게이트 구조체(DG) 사이의 상기 제1 소스/드레인 영역(SD1), 및 상기 제2 게이트 구조체(G2)와 상기 더미 게이트 구조체(DG) 사이의 상기 제2 소스/드레인 영역(SD2)을 연결하는 연결 콘택(150)이 제공될 수 있다. 상기 연결 콘택(150)은, 상기 더미 게이트 구조체(DG)의 상면 상에 제공되어 상기 제2 방향(D2)으로 연장되는 수평 연장부(HE), 및 상기 수평 연장부(HE)로부터 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2) 각각의 상면으로 연장되는 수직 연장부들(VE)을 포함할 수 있다. 상기 수직 연장부들(VE)은 상기 수평 연장부(HE)로부터 상기 더미 게이트 구조체(DG)의 양 측벽들 상으로 연장되어 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)에 각각 연결될 수 있다. 상기 수직 연장부들(VE)의 하면들은 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 각각 접할 수 있다. 일 실시예에 따르면, 상기 수평 연장부(HE)의 하면은 상기 더미 게이트 구조체(DG)의 상면과 접할 수 있다.
상기 연결 콘택(150)의 상면(150U)은 상기 소스/드레인 콘택들(156)의 상면들(156U)과 실질적으로 동일 레벨에 있을 수 있다. 상기 연결 콘택(150)은 상기 소스/드레인 콘택들(156)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 연결 콘택(150)은, 도핑된 반도체, 금속, 금속 실리사이드, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
상기 소스/드레인 콘택들(156)은, 상기 제1 게이트 구조체(G1)와 상기 더미 게이트 구조체(DG) 사이의 상기 제3 소스/드레인 영역(SD3)에 연결되는 제1 콘택(156a), 및 상기 제2 게이트 구조체(G2)와 상기 더미 게이트 구조체(DG) 사이의 상기 제4 소스/드레인 영역(SD4)에 연결되는 제2 콘택(156b)을 포함할 수 있다. 상기 제1 콘택(156a)은 상기 제1 게이트 구조체(G1)와 상기 더미 게이트 구조체(DG) 사이에 제공될 수 있고, 상기 제2 콘택(156b)은 상기 제2 게이트 구조체(G2)와 상기 더미 게이트 구조체(DG) 사이에 제공될 수 있다. 상기 제1 콘택(156a) 및 상기 제2 콘택(156b)은 일 예로, 상기 제1 방향(D1)으로 연장되는 바(bar) 형태일 수 있다. 상기 제1 콘택(156a)과 상기 제2 콘택(156b)은 상기 더미 게이트 구조체(DG)를 사이에 두고 서로 인접할 수 있다. 상기 제1 및 제2 콘택들(156a, 156b)은 상기 제1 방향(D1)을 따라 상기 연결 콘택(150)으로부터 이격될 수 있다.
상기 제1 콘택(156a), 상기 제2 콘택(156b), 및 상기 연결 콘택(150)은 상기 제2 방향(D2)에 따른 제1 폭(W1), 제2 폭(W2), 및 제3 폭(W3)을 각각 가질 수 있다. 상기 제1 폭(W1)과 상기 제2 폭(W2)은 실질적으로 동일할 수 있고, 상기 제3 폭(W3)은 상기 제1 폭(W1) 및 상기 제2 폭(W2)보다 클 수 있다.
일 실시예에 따르면, 상기 제1 게이트 구조체(G1), 상기 제2 게이트 구조체(G2), 및 상기 더미 게이트 구조체(DG)는 서로 인접하는 두 셀들(C1, C3)을 가로지르도록 배치될 수 있다. 이 경우, 상기 연결 콘택(150)은 상기 제1 로직 셀(C1) 내에 제공될 수 있고, 상기 제1 및 제2 콘택들(156a, 156b)은 상기 제3 로직 셀(C3) 내에 제공될 수 있다. 상기 제1 및 제2 콘택들(156a, 156b)은 상기 두 셀들(C1, C3) 사이의 셀 바운더리(CB)를 사이에 두고 상기 연결 콘택(150)에 인접할 수 있다.
상기 연결 콘택(150)은, 상기 더미 게이트 구조체(DG)를 사이에 두고 서로 인접하는 상기 제1 트랜지스터(TR1)와 상기 제2 트랜지스터(TR2)에 공통적으로 연결될 수 있다. 상기 연결 콘택(150)은 상기 제1 트랜지스터(TR1)의 일 단자와 상기 제2 트랜지스터(TR2)의 일 단자에 연결될 수 있다. 상기 제1 트랜지스터(TR1) 및 상기 제2 트랜지스터(TR2)는 상기 제1 로직 셀(C1) 내에 포함될 수 있다. 상기 제1 및 제2 콘택들(156a, 156b)은, 상기 더미 게이트 구조체(DG)를 사이에 두고 서로 인접하는 상기 제3 트랜지스터(TR3) 및 상기 제4 트랜지스터(TR4)에 각각 연결될 수 있다. 상기 제1 콘택(156a)은 상기 제3 트랜지스터(TR3)의 일 단자에 연결될 수 있고, 상기 제2 콘택(156b)은 상기 제4 트랜지스터(TR4)의 일 단자에 연결될 수 있다. 상기 제3 및 제4 트랜지스터들(TR3, TR4)은 상기 제3 로직 셀(C3) 내에 포함될 수 있다.
다른 실시예에 따르면, 상기 더미 게이트 구조체(DG)는 상기 제1 로직 셀(C1)과 상기 제2 로직 셀(C2) 사이, 및 상기 제3 로직 셀(C3)과 상기 제4 로직 셀(C4) 사이의 셀 바운더리(CB) 상에 제공될 수 있다. 상기 제1 게이트 구조체(G1)는 상기 제1 방향(D1)으로 서로 인접하는 상기 제1 로직 셀(C1)과 상기 제3 로직 셀(C3)을 가로지를 수 있고, 상기 제2 게이트 구조체(G2)는 상기 제1 방향(D1)으로 서로 인접하는 상기 제2 로직 셀(C2)과 상기 제4 로직 셀(C4)을 가로질 수 있다. 이 경우, 상기 연결 콘택(150)은 상기 제2 방향(D2)으로 서로 인접하는 상기 제1 로직 셀(C1)과 상기 제2 로직 셀(C2)에 의해 공유될 수 있다. 즉, 상기 연결 콘택(150)은 상기 제1 로직 셀(C1) 내에 제공되는 상기 제1 트랜지스터(TR1)와 상기 제2 로직 셀(C2) 내에 제공되는 상기 제2 트랜지스터(TR2)에 공통적으로 연결될 수 있다. 상기 연결 콘택(150)은 상기 제1 트랜지스터(TR1)의 일 단자와 상기 제2 트랜지스터(TR2)의 일 단자에 연결될 수 있다. 상기 제1 및 제2 콘택들(156a, 156b)은, 상기 제3 로직 셀(C3) 내에 제공되는 상기 제3 트랜지스터(TR3), 및 상기 제4 로직 셀(C4) 내에 제공되는 상기 제4 트랜지스터(TR4)에 각각 연결될 수 있다. 상기 제1 콘택(156a)은 상기 제3 트랜지스터(TR3)의 일 단자에 연결될 수 있고, 상기 제2 콘택(156b)은 상기 제4 트랜지스터(TR4)의 일 단자에 연결될 수 있다. 상기 연결 콘택(150)은, 상기 제1 로직 셀(C1)과 상기 제3 로직 셀(C3) 사이 및 상기 제2 로직 셀(C2)과 상기 제4 로직 셀(C4) 사이의 셀 바운더리(CB)를 사이에 두고, 상기 제1 및 제2 콘택들(156a, 156b)에 인접할 수 있다.
서로 인접하는 상기 제1 게이트 구조체(G1)와 상기 제2 게이트 구조체(G2) 사이에 하나의 더미 게이트 구조체(DG)가 제공되는 경우, 상기 제1 게이트 구조체(G1)와 상기 더미 게이트 구조체(DG) 사이의 상기 소스/드레인 영역들(SD1, SD3), 및 상기 제2 게이트 구조체(G2)와 상기 더미 게이트 구조체(DG) 사이의 상기 소스/드레인 영역들(SD2, SD4)에 각각 전압을 인가하기 위한 콘택들이 요구될 수 있다. 상기 소스/드레인 영역들(SD1, SD2, SD3, SD4)에 각각 연결되는 4개의 콘택들이, 하나의 더미 게이트 구조체(DG)를 사이에 두고 배치되는 경우, 포토 리소그래피 기술의 분해능 한계에 따라, 상기 4개의 콘택들은 각각 별도의 포토 마스크를 이용하여 제조할 필요가 있다. 그러나, 복수의 포토 마스트를 사용하는 것은 반도체 소자의 제조 단가를 상승시킬 수 있다.
본 발명의 개념에 따르면, 상기 제1 게이트 구조체(G1)와 상기 더미 게이트 구조체(DG) 사이의 상기 제1 소스/드레인 영역(SD1)과, 상기 제2 게이트 구조체(G2)와 상기 더미 게이트 구조체(DG) 사이의 상기 제2 소스/드레인 영역(SD2)은, 상기 연결 콘택(150)에 공통적으로 연결될 수 있다. 더하여, 상기 제1 게이트 구조체(G1)와 상기 더미 게이트 구조체(DG) 사이의 상기 제3 소스/드레인 영역(SD3)과, 상기 제2 게이트 구조체(G2)와 상기 더미 게이트 구조체(DG) 사이의 상기 제4 소스/드레인 영역(SD4)은, 상기 제1 콘택(156a) 및 상기 제2 콘택(156b)에 각각 연결될 수 있다. 즉, 하나의 더미 게이트 구조체(DG)를 사이에 두고 서로 이격되는 네 개의 소스/드레인 영역들(SD1, SD2, SD3, SD4)에 전압을 인가하기 위해, 세 개의 콘택들(150, 156a, 156b)이 배치될 수 있다. 이에 따라, 상기 콘택들(150, 156a, 156b)을 형성하는 공정에서 포토 마스크의 수를 감소시킴으로써, 반도체 소자의 제조 비용을 낮출 수 있다. 더하여, 상기 콘택들(150, 156a, 156b)은 별개의 포토 마스크를 이용하여 용이하게 형성될 수 있다.
상기 게이트 구조체들(G) 상에, 상기 게이트 구조체들(G)과 전기적으로 연결되는 게이트 콘택들(158)이 제공될 수 있다. 상기 게이트 콘택들(158)의 각각은 상기 게이트 구조체들(G) 각각의 상기 게이트 전극(110)에 직접 접할 수 있다. 상기 게이트 콘택들(158)의 상면들은 상기 소스/드레인 콘택들(156) 및 상기 연결 콘택(150)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 게이트 콘택들(158)은 상기 소스/드레인 콘택들(156) 및 상기 연결 콘택(150)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 게이트 콘택들(158)은, 도핑된 반도체, 금속, 금속 실리사이드, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 콘택들(158)은 상기 더미 게이트 구조체(DG) 상에는 제공되지 않을 수 있다.
상기 소스/드레인 콘택들(156), 상기 연결 콘택(150), 및 상기 게이트 콘택들(158)은 제1 층간 절연막(120) 내에 제공될 수 있다. 상기 제1 층간 절연막(120)은 일 예로, 실리콘 산화막, 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 상기 소스/드레인 콘택들(156), 상기 연결 콘택(150), 및 상기 게이트 콘택들(158)의 상면들은 상기 제1 층간 절연막(120)의 상면과 공면을 이룰 수 있다.
상기 제1 층간 절연막(120) 상에 제2 층간 절연막(170)이 제공될 수 있다. 상기 제2 층간 절연막(170)은 일 예로, 실리콘 산화막, 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 상기 제2 층간 절연막(170) 내에 비아 콘택들(VC)이 제공될 수 있다. 상기 소스/드레인 콘택들(156), 상기 연결 콘택(150), 및 상기 게이트 콘택들(158)은 대응하는 비아 콘택들(VC)을 통하여 상기 제2 층간 절연막(170) 상에 제공되는 도전 라인들에 연결될 수 있다. 상기 도전 라인들은 후술될 공통 도전 라인들(PW1, PW2), 제1 도전 라인들(미도시), 및 제2 도전 라인들(미도시)를 포함할 수 있다. 상기 비아 콘택들(VC)은 도전 물질을 포함할 수 있다. 다른 실시예들에 따르면, 상기 비아 콘택들(VC)은 제공되지 않고, 상기 소스/드레인 콘택들(156), 상기 연결 콘택(150), 및 상기 게이트 콘택들(158)은 상기 도전 라인들에 직접 연결될 수 있다.
상기 제2 층간 절연막(170) 상에, 평면적 관점에서, 상기 PMOSFET 영역(PR)과 중첩하는 제1 공통 도전 라인(PW1), 및 상기 NMOSFET 영역(NR)과 중첩하는 제2 공통 도전 라인(PW2)이 제공될 수 있다. 상기 제1 및 제2 공통 도전 라인들(PW1, PW2)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제1 및 제2 공통 도전 라인들(PW1, PW2)은 상기 제2 방향(D2)으로 인접한 로직 셀들(C1, C2)에 의해 공유될 수 있다. 일부 실시예들에 따르면, 도 2에 도시된 바와 같이, 상기 제1 및 제2 공통 도전 라인들(PW1, PW2)은 상기 제1 방향(D1)으로 인접한 로직 셀들(C1, C3)에 의해 공유되지 않을 수 있다. 그러나, 다른 실시예들에 따르면, 도시된 바와 달리, 상기 제1 및 제2 공통 도전 라인들(PW1, PW2)은 상기 제1 방향(D1)으로 인접한 로직 셀들(C1, C3)에 의해 공유될 수 있다. 도 2에서, 상기 제1 로직 셀(C1)의 PMOSFET 영역(PR)과 상기 제3 로직 셀(C3)의 PMOSFET 영역(PR)이 상기 제1 방향(D1)으로 인접하나, 상기 제1 및 제2 공통 도전 라인들(PW1, PW2)이 상기 제1 방향(D1)으로 인접한 로직 셀들(C1, C3)에 의해 공유되지 않는 경우, 상기 제1 로직 셀(C1)의 PMOSFET 영역(PR)은 상기 제3 로직 셀(C3)의 NMOSFET 영역(NR)과 상기 제1 방향(D1)으로 인접할 수 있다.
상기 연결 콘택(150)은 상기 제1 및 제2 공통 도전 라인들(PW1, PW2) 중 하나에 연결될 수 있다. 일 실시예에 따르면, 상기 연결 콘택(150)은, 도 2에 도시된 바와 같이, 상기 PMOSFET 영역(PR) 상에 제공되어 상기 제1 공통 도전 라인(PW1)에 연결될 수 있다. 그러나, 다른 실시예들에 따르면, 도 2에 도시된 바와 달리, 상기 연결 콘택(150)은 상기 NMOSFET 영역(NR) 상에 제공되어 상기 제2 공통 도전 라인(PW2)에 연결될 수 있다.
상기 연결 콘택(150)은 대응하는 비아 콘택(VC)을 통하여 상기 제1 및 제2 공통 도전 라인들(PW1, PW2) 중 하나에 연결될 수 있다. 다른 실시예들에 따르면, 상기 비아 콘택(VC)은 제공되지 않고, 상기 연결 콘택(150)은 상기 제1 및 제2 공통 도전 라인들(PW1, PW2) 중 하나에 직접 연결될 수 있다.
일 실시예에 따르면, 상기 PMOSFET 영역(PR)에서, 상기 제1 공통 도전 라인(PW1)은 상기 비아 콘택(VC), 및 상기 연결 콘택(150)을 통하여 상기 소스/드레인 영역들(SD)에 드레인 전압(Vdd), 일 예로, 파워 전압을 제공할 수 있다. 구체적으로, 상기 제1 공통 도전 라인(PW1)은, 상기 연결 콘택(150)에 공통적으로 연결된 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)에 동일한 드레인 전압을 인가할 수 있다. 즉, 상기 제1 공통 도전 라인(PW1)은, 상기 연결 콘택(150)을 공유하는 상기 제1 트랜지스터(TR1) 및 상기 제2 트랜지스터(TR2)에 동일한 드레인 전압을 인가할 수 있다. 다른 실시예에 따르면, 도시된 바와 달리, 상기 NMOSFET 영역(NR)에서, 상기 제2 공통 도전 라인(PW2)은 상기 비아 콘택(VC), 및 상기 연결 콘택(150)을 통하여 상기 소스/드레인 영역들(SD)에 소스 전압(Vss), 일 예로, 접지 전압을 제공할 수 있다. 구체적으로, 상기 제2 공통 도전 라인(PW2)은, 상기 연결 콘택(150)에 공통적으로 연결된 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)에 동일한 접지 전압을 인가할 수 있다. 즉, 상기 제2 공통 도전 라인(PW2)은, 상기 연결 콘택(150)을 공유하는 상기 제1 트랜지스터(TR1) 및 상기 제2 트랜지스터(TR2)에 동일한 접지 전압을 인가할 수 있다.
상기 소스/드레인 콘택들(156) 중 적어도 하나는 상기 제1 공통 도전 라인(PW1) 또는 상기 제2 공통 도전 라인(PW2)에 연결될 수 있다. 일 실시예에 따르면, 상기 소스/드레인 콘택들(156) 중 적어도 하나는 상기 NMOSFET 영역(NR) 상에 제공되어 상기 제2 공통 도전 라인(PW2)에 연결될 수 있다. 그러나, 다른 실시예들에 따르면, 상기 소스/드레인 콘택들(156) 중 적어도 하나는, 상기 PMOSFET 영역(PR) 상에 제공되어 상기 제1 공통 도전 라인(PW1)에 연결될 수 있다.
상기 소스/드레인 콘택들(156) 중 적어도 하나는 대응하는 비아 콘택(VC)을 통하여 상기 제1 공통 도전 라인(PW1) 또는 상기 제2 공통 도전 라인(PW2)에 연결될 수 있다. 다른 실시예들에 따르면, 상기 비아 콘택(VC)은 제공되지 않고, 상기 소스/드레인 콘택들(156) 중 적어도 하나는 상기 제1 공통 도전 라인(PW1) 또는 상기 제2 공통 도전 라인(PW2)에 직접 연결될 수 있다.
상기 제1 및 제2 공통 도전 라인들(PW1, PW2)에 연결되지 않는 상기 소스/드레인 콘택들(156)은, 상기 제2 층간 절연막(170) 상에 제공되는 상기 제1 도전 라인들(미도시)에 연결될 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 콘택들(156a, 156b)은 상기 제1 도전 라인들에 연결될 수 있다. 상기 제1 도전 라인들은 복수 개의 상기 소스/드레인 콘택들(156)을 연결할 수 있다. 상기 제1 도전 라인들은, 상기 제1 도전 라인들에 의해 연결된 상기 복수 개의 상기 소스/드레인 콘택들(156)을 통하여 상기 소스/드레인 영역들(SD)에 동일한 전압을 인가할 수 있다. 더하여, 상기 제2 층간 절연막(170) 상에, 상기 게이트 콘택들(158)에 연결되는 상기 제2 도전 라인들(미도시)이 제공될 수 있다. 상기 제2 도전 라인들은 상기 게이트 콘택들(158)을 통하여 상기 게이트 구조체들(G)에 게이트 전압을 인가할 수 있다. 상기 제1 및 제2 도전 라인들의 위치 및 개수는, 상기 로직 셀들(C1, C2, C3, C4) 각각의 불린 논리 기능 또는 저장 기능을 구현하기 위한 설계에 따라 제공될 수 있다.
상기 제1 및 제2 공통 도전 라인들(PW1, PW2), 및 상기 제1 및 제2 도전 라인들은, 일 예로, 도핑된 반도체, 도전성 금속 질화막, 또는 금속 중 적어도 하나를 포함할 수 있다.
도 4a 내지 도 8a, 도 4b 내지 도 8b, 도 4c 내지 도 8c, 및 도 4d 내지 도 8d는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 대응하는 단면도들이다.
도 2, 도 4a 내지 도 4d를 참조하면, 기판(100) 상에 제1 소자 분리막(ST1) 및 제2 소자 분리막(ST2)이 형성될 수 있다. 상기 기판(100)은 일 예로, 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 상기 제1 소자 분리막(ST1)은 제1 로직 셀(C1)의 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 분리할 수 있다. 상기 제2 소자 분리막(ST2)은 상기 제1 로직 셀(C1)과 인접 셀들(C2, C3, C4)을 분리할 수 있다. 상기 제1 소자 분리막(ST1) 및 상기 제2 소자 분리막(ST2)은 상기 기판(100)의 상면에 수직한 방향으로의 깊이를 가질 수 있고, 상기 제2 소자 분리막(ST2)의 깊이는 상기 제1 소자 분리막(ST1)의 깊이보다 클 수 있다. 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있다.
상기 기판(100) 상에 제3 소자 분리막(ST3)이 형성될 수 있다. 상기 제3 소자 분리막(ST3)은 상기 제2 방향(D2)으로 연장되어 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR)에 활성 패턴들(AP)을 정의할 수 있다. 일 예로, 상기 활성 패턴들(AP)의 각각은 상기 제3 소자 분리막(ST3)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 가질 수 있다. 상기 제3 소자 분리막(ST3)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있다. 상기 제3 소자 분리막(ST3)은 상기 기판(100)의 상면에 수직한 방향으로의 깊이를 가질 수 있고, 상기 제3 소자 분리막(ST3)의 상기 깊이는 상기 제1 및 제2 소자 분리막들(ST1, ST2)의 상기 깊이들보다 작을 수 있다. 다른 실시예에 따르면, 상기 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)은 동시에 형성되어 동일한 깊이를 가질 수 있다. 상기 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)은 실리콘 산화막을 포함할 수 있다.
도 2, 도 5a 내지 도 5d를 참조하면, 상기 활성 패턴들(AP) 상에 상기 활성 패턴들(AP)과 교차하여 상기 제1 방향(D1)으로 연장되는 게이트 구조체들(G)이 형성될 수 있다. 상기 게이트 구조체들(G)은 상기 제1 방향(D1)으로 연장되어 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 가로지를 수 있고, 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 게이트 구조체들(G)은 상기 제1 방향(D1)으로 연장되어, 상기 제1 로직 셀(C1)로부터 상기 제1 방향(D1)으로 인접하는 상기 제3 로직 셀(C3)을 가로지를 수 있다. 상기 게이트 구조체들(G)의 각각은, 상기 기판(100) 상에 차례로 적층된 게이트 절연 패턴(102), 게이트 전극(110), 및 캐핑 패턴(104)을 포함할 수 있다. 상기 게이트 절연 패턴(102), 상기 게이트 전극(110), 및 상기 캐핑 패턴(104)을 형성하는 것은, 상기 기판(100) 상에 게이트 절연막, 게이트 전극막, 및 캐핑막을 형성한 후, 패터닝 공정을 수행하는 것을 포함할 수 있다. 상기 게이트 절연막, 상기 게이트 전극막, 및 상기 캐핑막은 화학 기상 증착 및/또는 스퍼터링 공정에 의하여 형성될 수 있다. 상기 게이트 구조체들(G)의 각각은, 상기 게이트 전극(110)의 양 측에 제공되는 게이트 스페이서들(106)을 더 포함할 수 있다. 상기 게이트 스페이서들(106)은 상기 게이트 전극(110)을 덮는 스페이서 막을 형성한 후, 상기 스페이서 막을 이방성 식각하여 형성될 수 있다.
서로 이웃하는 한 쌍의 상기 게이트 구조체들(G) 사이에 더미 게이트 구조체(DG)가 형성될 수 있다. 상기 더미 게이트 구조체(DG)는 상기 제1 방향(D1)으로 연장될 수 있다. 상기 한 쌍의 상기 게이트 구조체들(G)은, 상기 더미 게이트 구조체(DG)의 일 측에 배치되는 제1 게이트 구조체(G1) 및 상기 더미 게이트 구조체(DG)의 타 측에 배치되는 제2 게이트 구조체(G2)를 포함할 수 있다. 상기 더미 게이트 구조체(DG)는 상기 게이트 구조체들(G) 각각과 동일한 물질을 포함할 수 있다. 일 예로, 상기 더미 게이트 구조체(DG)는 상기 기판(100) 상에 차례로 적층된 상기 게이트 절연 패턴(102), 더미 게이트 패턴(110D), 및 상기 캐핑 패턴(104)을 포함할 수 있다. 상기 더미 게이트 구조체(DG)는 상기 더미 게이트 패턴(110D) 양 측에 제공되는 상기 게이트 스페이서들(106)을 더 포함할 수 있다. 상기 더미 게이트 구조체(DG)는 상기 게이트 구조체들(G)을 형성하는 공정과 실질적으로 동일한 공정을 수행하여 형성될 수 있다. 상기 더미 게이트 구조체(DG)는 상기 게이트 구조체들(G)과 동시에 형성될 수 있다.
상기 게이트 구조체들(G) 및 상기 더미 게이트 구조체(DG)가 형성된 결과물 상에 이온 주입 공정을 수행하여 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 게이트 구조체들(G)의 각각의 양 측의 상기 활성 패턴들(AP)에 형성될 수 있다. 상기 게이트 구조체들(G)의 각각의 아래에 배치되어 상기 게이트 구조체들(G)의 각각과 중첩하는 상기 활성 패턴들(AP)의 부분들에는 상기 소스/드레인 영역들(SD)이 형성되지 않을 수 있다. 상기 PMOSFET 영역(PR)에서, 상기 소스/드레인 영역들(SD)은 p형 불순물을 주입하여 형성될 수 있고, 상기 NMOSFET 영역(NR)에서, 상기 소스/드레인 영역들(SD)은 n형 불순물을 주입하여 형성될 수 있다.
상기 소스/드레인 영역들(SD)은, 상기 제1 게이트 구조체(G1)의 양 측에 제공되는 제1 소스/드레인 영역들(SD1), 및 상기 제2 게이트 구조체(G2)의 양 측에 제공되는 제2 소스/드레인 영역들(SD2)을 포함할 수 있다. 상기 소스/드레인 영역들(SD)은, 상기 제1 게이트 구조체(G1)의 양 측에 제공되고 상기 제1 소스/드레인 영역들(SD1)로부터 상기 제1 방향(D1)으로 이격되는 제3 소스/드레인 영역들(SD3), 및 상기 제2 게이트 구조체(G2)의 양 측에 제공되고 상기 제2 소스/드레인 영역들(SD2)로부터 상기 제1 방향(D1)으로 이격되는 제4 소스/드레인 영역들(SD4)을 더 포함할 수 있다.
도 2, 도 6a 내지 도 6d를 참조하면, 상기 기판(100) 상에 상기 게이트 구조체들(G) 및 상기 더미 게이트 구조체(DG)를 덮는 제1 층간 절연막(120)이 형성될 수 있다. 상기 제1 층간 절연막(120)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 제1 층간 절연막(120)을 관통하여, 상기 제1 게이트 구조체(G1)와 상기 더미 게이트 구조체(DG) 사이의 상기 제3 소스/드레인 영역(SD3)을 노출하는 제1 홀(H1)이 형성될 수 있다. 상기 제1 홀(H1)은 상기 제1 방향(D1)으로 연장되는 그루부 형태일 수 있다. 상기 제1 홀(H1)을 형성하는 것은, 상기 제1 홀(H1)이 형성될 영역을 정의하는 제1 포토 마스크를 이용하여 상기 제1 층간 절연막(120)을 패터닝하는 것을 포함할 수 있다. 상기 제1 홀(H1)이 형성된 후, 상기 제1 층간 절연막(120) 상에 상기 제1 홀(H1)을 채우는 제1 희생막(122)이 형성될 수 있다. 상기 제1 희생막(122)은 일 예로, 에스오에이치(SOH) 물질을 포함할 수 있다.
상기 제1 희생막(122)이 형성된 후, 상기 제1 희생막(122) 및 상기 제1 층간 절연막(120)을 관통하여, 상기 제2 게이트 구조체(G2)과 상기 더미 게이트 구조체(DG) 사이의 상기 제4 소스/드레인 영역(SD4)을 노출하는 제2 홀(H2)이 형성될 수 있다. 상기 제2 홀(H2)은 상기 제1 방향(D1)으로 연장되는 그루부 형태일 수 있다. 상기 제2 홀(H2)을 형성하는 것은, 상기 제2 홀(H2)이 형성될 영역을 정의하는 제2 포토 마스크를 이용하여 상기 제1 희생막(122) 및 상기 제1 층간 절연막(120)을 패터닝하는 것을 포함할 수 있다.
도 2, 도 7a 내지 도 7b를 참조하면, 먼저 상기 제1 희생막(122)이 제거될 수 있다. 상기 제1 희생막(122)을 제거하는 것은, 일 예로, 에싱 및/또는 스트립 공정을 수행하는 것을 포함할 수 있다. 상기 제1 희생막(122)이 제거된 후, 상기 제1 층간 절연막(120) 상에 상기 제1 홀(H1) 및 상기 제2 홀(H2)을 채우는 제2 희생막(124)이 형성될 수 있다. 상기 제2 희생막(124)은 일 예로, 에스오에이치(SOH) 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 제2 희생막(124)이 형성되기 전에 상기 제1 희생막(122)은 제거되지 않을 수 있다. 이 경우, 상기 제2 희생막(124)은 상기 제1 희생막(122) 상에 형성되어 상기 제2 홀(H2)을 채울 수 있다.
상기 제2 희생막(124)이 형성된 후, 상기 제1 게이트 구조체(G1)와 상기 더미 게이트 구조체(DG) 사이의 상기 제1 소스/드레인 영역(SD1), 상기 제2 게이트 구조체(G2)와 상기 더미 게이트 구조체(DG) 사이의 상기 제2 소스/드레인 영역(SD2), 및 상기 더미 게이트 구조체(DG)의 상면을 노출하는 제3 홀(H3)이 형성될 수 있다. 상기 제3 홀(H3)은 상기 제2 방향(D2)으로 연장되는 수평 관통부(HP), 및 상기 수평 관통부(HP)로부터 상기 기판(100)의 상면을 향하여 연장되는 수직 관통부들(VP)을 포함할 수 있다. 상기 수직 관통부들(VP)은 상기 제1 소스/드레인 영역(SD1) 및 상기 제2 소스/드레인 영역(SD2)을 각각 노출할 수 있다. 상기 제3 홀(H3)을 형성하는 것은, 상기 제3 홀(H3)이 형성될 영역을 정의하는 제3 포토 마스크를 이용하여 상기 제2 희생막(124) 및 상기 제1 층간 절연막(120)을 패터닝하는 것을 포함할 수 있다. 상기 제1 내지 제3 홀들(H1, H2, H3)은 서로 다른 포토 마스크를 이용하여 형성될 수 있고, 그 형성 순서는 상술한 설명에 한정되지 않는다. 즉, 상기 제3 홀(H3)이 상기 제1 및 제2 홀들(H1, H2)보다 먼저 형성될 수 있다.
도 2, 도 8a 내지 도 8d를 참조하면, 먼저, 상기 제2 희생막(124)이 제거될 수 있다. 상기 제2 희생막(124)을 제거하는 것은, 일 예로, 에싱 및/또는 스트립 공정을 수행하는 것을 포함할 수 있다. 상기 제2 희생막(124)이 제거된 후, 상기 제1 층간 절연막(120) 상에 상기 제1 내지 제3 홀들(H3)을 덮는 제3 희생막(미도시)이 형성될 수 있다. 상기 제3 희생막은 일 예로, 에스오에이치(SOH) 물질을 포함할 수 있다. 상기 제3 희생막이 형성된 후, 상기 제3 희생막 및 상기 제1 층간 절연막(120)을 관통하여 상기 게이트 구조체들(G)의 각각의 상기 게이트 전극(110)을 노출하는 제4 홀들(H4)이 형성될 수 있다. 이 후, 상기 제3 희생막이 제거될 수 있다. 상기 제3 희생막을 제거하는 것은, 일 예로, 에싱 및/또는 스트립 공정을 수행하는 것을 포함할 수 있다.
상기 제1 층간 절연막(120) 상에 상기 제1 내지 제4 홀들(H1, H2, H3, H4)을 채우는 도전막이 형성될 수 있다. 상기 도전막은 일 예로, 도핑된 반도체, 금속, 금속 실리사이드, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 제1 층간 절연막(120)이 노출될 때까지 상기 도전막을 평탄화하여, 상기 제1 및 제2 홀들(H1, H2)내의 소스/드레인 콘택들(156), 상기 제3 홀(H3) 내의 연결 콘택(150), 및 상기 제4 홀들(H4) 내의 게이트 콘택들(158)이 형성될 수 있다. 상기 소스/드레인 콘택들(156)은 상기 제1 홀(H1) 내에 제공되는 제1 콘택(156a) 및 상기 제2 홀(H2) 내에 제공되는 제2 콘택(156b)을 포함할 수 있다. 상기 연결 콘택(150)은 상기 더미 게이트 구조체(DG)의 상면 상에 제공되어 상기 제2 방향(D2)으로 연장되는 수평 연장부(HE), 및 상기 수평 연장부(HE)로부터 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2) 각각의 상면으로 연장되는 수직 연장부들(VE)을 포함할 수 있다. 일 실시예에 따르면, 상기 게이트 콘택들(158)은 상기 소스/드레인 콘택들(156) 및 상기 연결 콘택(150)과 동시에 형성될 수 있다. 상기 평탄화 공정에 의해, 상기 소스/드레인 콘택들(156), 상기 연결 콘택(150), 및 상기 게이트 콘택들(158)의 상면들은 실질적으로 동일한 레벨에 있을 수 있다.
도 2, 및 도 3a 내지 도 3d를 다시 참조하면, 상기 소스/드레인 콘택들(156), 상기 연결 콘택(150), 및 상기 게이트 콘택들(158)이 형성된 결과물 상에, 제2 층간 절연막(170)이 형성될 수 있다. 상기 제2 층간 절연막(170)은 일 예로, 실리콘 산화막, 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 상기 제2 층간 절연막(170) 내에 비아 콘택들(VC)이 형성될 수 있다. 상기 비아 콘택들(VC)은 상기 소스/드레인 콘택들(156), 상기 연결 콘택(150), 및 상기 게이트 콘택들(158)에 각각 대응하도록 형성될 수 있다.
상기 제2 층간 절연막(170) 상에 제1 및 제2 공통 도전 라인들(PW1, PW2)이 형성될 수 있다. 상기 제1 및 제2 공통 도전 라인들(PW1, PW2)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제1 및 제2 공통 도전 라인들(PW1, PW2)은 상기 제2 방향(D2)으로 인접한 로직 셀들(C1, C2)에 의해 공유될 수 있다. 상기 연결 콘택(150)은 대응하는 비아 콘택(VC)을 통하여 상기 제1 및 제2 공통 도전 라인들(PW1, PW2) 중 하나에 연결되도록 형성될 수 있다. 상기 제2 층간 절연막(170) 상에 상기 소스/드레인 콘택들(156)에 연결되는 제1 도전 라인들(미도시), 및 상기 게이트 콘택들(158)에 연결되는 제2 도전 라인들(미도시)이 형성될 수 있다. 상기 제1 및 제2 콘택들(156a, 156b)은 대응하는 비아 콘택들(VC)을 통하여 상기 제1 도전 라인들에 연결되도록 형성될 수 있다. 상기 게이트 콘택들(158)은 대응하는 비아 콘택들(VC)을 통하여 상기 제2 도전 라인들에 연결되도록 형성될 수 있다. 상기 제1 및 제2 공통 도전 라인들(PW1, PW2), 및 상기 제1 및 제2 도전 라인들은, 일 예로, 도핑된 반도체, 도전성 금속 질화막, 또는 금속 중 적어도 하나를 포함할 수 있다.
본 발명의 개념에 따르면, 하나의 더미 게이트 구조체(DG)를 사이에 두고 서로 이격되는 네 개의 소스/드레인 영역들(SD1, SD2, SD3, SD4)에 전압을 인가하기 위해, 세 개의 콘택들(150, 156a, 156b)이 배치될 수 있다. 이에 따라, 상기 콘택들(150, 156a, 156b)을 형성하는 공정에서 포토 마스크의 수를 감소시킴으로써, 반도체 소자의 제조 비용을 낮출 수 있다.
이상에서, 상기 활성 패턴들(AP)은 핀 형상을 갖는 것으로 도시되었으나, 이와는 달리 다양한 변형이 가능하다. 도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다. 본 실시예에 있어서, 상기 활성 패턴(AP)의 단면은 기판(100)에 인접한 넥 부분(NC)과 상기 넥 부분(NC)보다 넓은 폭의 바디 부분(BD)을 포함하는 오메가 형태(omega shaped)의 형상을 가질 수 있다. 상기 활성 패턴(AP) 상에 게이트 절연 패턴(102) 및 게이트 전극(110)이 차례로 제공될 수 있다. 상기 게이트 전극(110)의 일부는 상기 활성 패턴(AP) 아래로 연장될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다. 본 실시예에 있어서, 반도체 소자의 활성 패턴(AP)은 기판(100)으로부터 이격된 나노 와이어 형태일 수 있다. 상기 활성 패턴(AP) 상에 게이트 절연 패턴(102) 및 게이트 전극(110)이 차례로 제공될 수 있다. 상기 게이트 전극(110)은 상기 활성 패턴(AP)과 상기 기판(100) 사이로 연장될 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 장치는 상기 기억 장치(1130) 내에 제공되거나, 상기 컨트롤러(1110), 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
C1, C2, C3, C4: 로직 셀들
PR: PMOSFET 영역 NR: NMOSFET 영역
100: 기판 ST: 소자 분리막
AP: 활성 패턴 AF: 활성 핀
SD, SD1, SD2, SD3, SD4: 소스/드레인 영역들
G, G1, G2: 게이트 구조체들 DG: 더미 게이트 구조체
102: 게이트 절연 패턴 104: 캐핑 패턴
106: 게이트 스페이서들 110: 게이트 전극
110D: 더미 게이트 패턴
TR1, TR2, TR3, TR4: 트랜지스터들
150: 연결 콘택 156: 소스/드레인 콘택들
156a: 제1 콘택 156b: 제2 콘택
158: 게이트 콘택들 120, 170: 층간 절연막

Claims (10)

  1. 제1 방향으로 연장되고, 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되는 제1 게이트 구조체 및 제2 게이트 구조체;
    상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에 제공되고, 상기 제1 방향으로 연장되는 더미 게이트 구조체;
    상기 제1 게이트 구조체와 상기 더미 게이트 구조체 사이의 제1 소스/드레인 영역;
    상기 제2 게이트 구조체와 상기 더미 게이트 구조체 사이의 제2 소스/드레인 영역;
    상기 더미 게이트 구조체 상에 제공되고, 상기 제2 방향으로 연장되어 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역을 연결하는 연결 콘택; 및
    상기 연결 콘택 상에 제공되고, 상기 연결 콘택을 통하여 상기 제1 및 제2 소스/드레인 영역들에 전압을 인가하는 공통 도전 라인을 포함하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 연결 콘택은:
    상기 제2 방향을 따라 연장되는 수평 연장부; 및
    상기 수평 연장부로부터 상기 제1 및 제2 소스/드레인 영역들의 각각의 상면으로 연장되는 수직 연장부들을 포함하되,
    상기 수직 연장부들의 하면들은 상기 제1 및 제2 소스/드레인 영역들과 각각 접하는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 수평 연장부의 하면은 상기 더미 게이트 구조체의 상면과 접하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 연결 콘택과 상기 공통 도전 라인 사이의 비아 콘택을 더 포함하되,
    상기 공통 도전 라인은 상기 비아 콘택 및 상기 연결 콘택을 통하여, 상기 제1 및 제2 소스/드레인 영역들에 동일한 전압을 인가하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 제1 게이트 구조체와 상기 더미 게이트 구조체 사이에 제공되고, 상기 제1 소스/드레인 영역으로부터 상기 제1 방향으로 이격되는 제3 소스/드레인 영역;
    상기 제2 게이트 구조체와 상기 더미 게이트 구조체 사이에 제공되고, 상기 제2 소스/드레인 영역으로부터 상기 제1 방향으로 이격되는 제4 소스/드레인 영역;
    상기 제1 게이트 구조체와 상기 더미 게이트 구조체 사이에 제공되고, 상기 제3 소스/드레인 영역에 접하는 제1 콘택; 및
    상기 제2 게이트 구조체와 상기 더미 게이트 구조체 사이에 제공되고, 상기 제4 소스/드레인 영역에 접하는 제2 콘택을 더 포함하되,
    상기 제1 콘택 및 상기 제2 콘택의 상면들은 상기 연결 콘택의 상면과 동일 레벨에 위치하는 반도체 소자.
  6. 청구항 5에 있어서,
    상기 제1 콘택, 상기 제2 콘택, 및 상기 연결 콘택은 동일한 물질을 포함하는 반도체 소자.
  7. 청구항 5에 있어서,
    상기 제1 콘택 및 상기 제2 콘택은 상기 제1 방향으로 연장되는 바 형태를 가지고, 상기 연결 콘택으로부터 상기 제1 방향으로 이격되는 반도체 소자.
  8. 청구항 5에 있어서,
    상기 제1 콘택, 상기 제2 콘택, 및 상기 연결 콘택 각각은, 상기 제2 방향의 폭을 가지고,
    상기 연결 콘택의 상기 폭은, 상기 제1 콘택의 상기 폭 및 상기 제2 콘택의 상기 폭보다 큰 반도체 소자.
  9. 기판 상에 제공되고, 제1 방향으로 연장되는 더미 게이트 구조체;
    상기 더미 게이트 구조체의 양 측에 배치되는 한 쌍의 트랜지스터들;
    상기 더미 게이트 구조체의 상기 양 측에 배치되고, 상기 제1 방향을 따라 상기 한 쌍의 트랜지스터들에 인접하는 다른 한 쌍의 트랜지스터들;
    상기 더미 게이트 구조체의 상면 상에 배치되고, 상기 더미 게이트 구조체의 양 측벽 상으로 연장되어 상기 한 쌍의 트랜지스터들에 공통적으로 연결되는 연결 콘택; 및
    상기 더미 게이트 구조체의 상기 양 측에 배치되고, 상기 다른 한 쌍의 트랜지스터들 각각에 연결되는 제1 콘택 및 제2 콘택을 포함하되,
    상기 제1 콘택 및 상기 제2 콘택의 상면들은 상기 연결 콘택의 상면과 동일 레벨에 위치하는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 기판 상에 제공되는 복수의 로직 셀들을 포함하되,
    상기 복수의 로직 셀들은 제1 로직 셀, 및 상기 제1 로직 셀로부터 상기 제1 방향으로 이격된 제2 로직 셀을 포함하고,
    상기 더미 게이트 구조체는 상기 제1 로직 셀과 상기 제2 로직 셀을 가로지르도록 배치되고,
    상기 제1 로직 셀은 상기 한 쌍의 트랜지스터들을 포함하고, 상기 제2 로직 셀은 상기 다른 한 쌍의 트랜지스터들을 포함하는 반도체 소자.
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