JP4521088B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、スタンダードセル方式を採用した半導体装置に関する。
【０００２】
【従来の技術】
従来、半導体装置を構成するスタンダードセル方式では、高さの揃った複数種のセルが用意され、各セルは列状に配置されて集積回路の一部を構成する。スタンダードセル方式を採用した集積回路の高集積化を実現するためには、各セルのサイズが小さいことが望ましい。しかしながら、トランジスタのサイズを縮小してセルサイズを小さくする手法では、セルの駆動能力とのトレードオフの問題が生じてしまう。そこで、トランジスタサイズを縮小せずに、見かけのセルサイズを小さくする方法としては、例えば特願平１１−２６９４８４号においてセルの一部を隣接するセルと共有する手法が開示されている。
【０００３】
図９は上記従来の手法を採用した半導体装置の構成を示す図であり、同図（ａ）は２入力ＮＡＮＤを構成するスタンダードセルの平面図、同図（ｂ）はインバータを構成するスタンダードセルの平面図、同図（ｃ）は同図（ａ）のセルと同図（ｂ）のセルを隣接させた場合の構成を示す平面図である。なお、図９においては、簡単化のため、ソース領域、ポリシリコン（ポリＳｉ）、コンタクトおよびセル境界線（セル枠）のみが示されており、金属配線層は省略されている。また、図示しないが、サブストレート領域が上下で隣接するセル間で共有され、各セル同士はセル境界線が接するように上下左右に隣接して配置され、上下方向および左右方向にセル列を形成する。
【０００４】
図９（ａ）に示すように、ソース領域１０５、１０６、１０７およびその領域内のコンタクト１０１、１０２、１０３の一部がセル境界線１０９を越えて配置されている。そして、ソース領域１０５、１０６、１０７およびコンタクト１０１、１０２、１０３がセルの上部また下部に配置されている。また、隣接するセルのソース領域が配置される重なり領域１０８及びコンタクト１０４を配置可能なスペースが設けられている。同図（ｂ）のインバータセルでは、ソース領域１１０およびコンタクト１１１の一部がセル境界線１１４を越えて配置されている。同図（ｃ）に示すように、同図（ａ）のＮＡＮＤセルと同図（ｂ）のインバータセルを隣接して配置した場合に、同図（ａ）のソース領域１０６およびコンタクト１０２と、同図（ｂ）のソース領域１１０およびコンタクト１１１は１つにまとめられ、これらのセル間で共有される。そして、セル間で共有されるコンタクト１１３を含むソース領域１１２の形状は少なくとも凹形状を含むものとなる。
【０００５】
このような構成においては、隣接するセルでソース領域及びそのコンタクトを共有化するようにしているので、左右方向にセル列が縮小され、セルの実効サイズを小さくすることができる。
【０００６】
図１０は上記従来の手法を採用した半導体装置の構成を示す図であり、２入力ＮＡＮＤを構成するスタンダードセルの平面図である。なお、図１０においては、簡単化のため、ソース領域、ポリシリコン（ポリＳｉ）、コンタクトおよびセル境界線（セル枠）のみが示されており、金属配線層は省略されている。また、各セル同士はセル境界線が接するように上下左右に隣接して配置され、上下方向および左右方向にセル列を形成する。
【０００７】
図１０に示すように、ソース領域１２３、１２４、１２５の一部がセル境界線１２６を越えて配置され、セルの上下にはウェル領域に所定の電位を与えるサブストレート領域１２７、１２８がソース領域１２３、１２４、１２５に隣接して形成され、隣接するソース領域１２３、１２４とサブストレート領域１２７は両領域上に連続して形成された金属膜（図示せず）により導通され、両領域を兼用するコンタクト１２１がセル境界線１２６上に設けられ、また隣接するソース領域１２５とサブストレート領域１２８は両領域上に連続して形成された金属膜により導通され、両領域を兼用するコンタクト１２２がセル境界線１２６上に設けられている。
【０００８】
このような構成では、上下方向に隣接するセルとサブストレート領域１２７、１２８を、左右方向に隣接するセルとソース領域１２３、１２４、１２５を共有し、ソース領域１２３、１２４、１２５上のコンタクトを不要にしている。このような構成によれば、先の図９に示す構成に比べてセル境界を越えて隣接するセルに入り込むソース領域の幅が狭くなるため、セルの高さを低く抑えることが可能となる。
【０００９】
図１１に、スタンダードセル方式を採用した従来の半導体装置において、サブストレート領域の配置を工夫して集積度を向上させた構成を示す。図１１において、この手法は、サブストレート領域１３１とそれにつながるコンタクト１３２をセルの上下に設けてセル列を構成した場合に、各セルのサブストレート領域１３１がひとつながりになるようにしてなおかつ、これを上下方向に隣接するセル列内のセルと共有することで集積度を向上させている。セル列内でセルの置かれない空き領域には、空き領域に置く専用のセルが置かれそのセルにもサブストレート領域とコンタクトが設けられている。
【００１０】
このような手法は、セルのサイズによらず、一定の割合の領域をサブストレート領域としているため、小さなサイズのセル（縦方向のサイズはそろえられているので、幅の狭いと同義）の場合には非常に有効であるが、セルが大きくなるものほど効果は薄れ、ある程度の大きさのセルになるとセル内に単独でサブストレート領域を配置した方が、セルサイズが小さくなるものもあった。
【００１１】
【発明が解決しようとする課題】
以上説明したように、スタンダードセル方式により構築された従来の半導体装置においては、ソース領域、サブストレート領域、ならびにこれらの領域に形成されるコンタクトを隣接するセルにおいて共有化することにより、集積度の向上を図ってきた。しかしながら、半導体技術のさらなる進歩を遂げるためには、セルのより一層の縮小化が求められていた。
【００１２】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、スタンダードセルのより一層の縮小化を達成し、集積度を向上させる半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する第１の手段は、半導体基板上に形成された複数のＭＯＳトランジスタを含むスタンダードセルが上下左右に隣接配置されて集積回路が構築される半導体装置において、前記スタンダードセルは、前記セルの上下方向又は左右方向の一方の方向（以下「第１の方向」という。）において他のセルと隣接する位置に配置された複数個のソース領域と、前記セルの上下方向又は左右方向の他方の方向（以下「第２の方向」という。）において、隣接するセルとのセル境界線を越えて形成された複数個のサブストレート領域とを有し、前記サブストレート領域は、前記ソース領域を形成する拡散層と同一の拡散層の一部に、前記ソース領域とは導電型の異なる不純物を導入して形成され、前記サブストレート領域は、前記第２の方向において隣接するセルの内いずれかのセルの前記サブストレート領域と共有して形成され、前記サブストレート領域には、前記サブストレート領域ならびに前記ソース領域に所定の電位を供給する、前記サブストレート領域ならびに前記ソース領域で共有される複数個のコンタクトが形成され、前記複数個のコンタクトは、いずれも、前記サブストレート領域の最小幅部の中心から前記セルの内側よりに配置形成され、かつ前記セルの前記第１の方向におけるセル境界線上に配置形成され、前記複数個のソース領域の内の一部のソース領域および該ソース領域が接続されている前記コンタクトは、その一部が前記第１の方向において隣接するセルとのセル境界線を越えて形成され、前記複数個のコンタクトの内の一部のコンタクトは、前記複数個のソース領域のいずれも接続されず、前記第１の方向において隣接するセルのソース領域を重ねて配置可能な重なり領域となることを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を用いてこの発明の実施形態を説明する。
【００２１】
図１はこの発明の一実施形態に係る半導体装置の構成を示す図であり、２入力ＮＡＮＤを構成するスタンダードセルの平面図である。図１においては、ソース領域、ポリシリコン、コンタクト、サブストレート領域、セル境界線（セル枠）のみを示しており、金属配線層は省いている。ソース領域３、４、５は、セル境界線９を越えて形成されており、このセルに隣接するセル（図示せず）のソース領域が配置可能な空き領域となる重なり領域６が設けられている。サブストレート領域７、８は、セルの上下にセル境界線９を越えてセルの幅方向（図１の左右方向）に設けられ、ソース領域を形成する拡散層と同一の拡散層にソース領域とは異なる不純物を導入して形成されている。サブストレート領域７、８は、最小幅の部分が半導体の製造工程上コンタクトの配置が許容される最小幅よりも狭く形成されている。この一体化したソース領域３、４、５とサブストレート領域７、８は、このセルが行列状に配置された際に隣接する周囲上下左右４方向のセルの内のいずれか３方向のセルと共有される。
【００２２】
ソース領域３、４、５、重なり領域６とサブストレート領域７、８上には、それぞれの領域上を含んでコンタクト１、２が形成されている。コンタクト１は、ソース領域３、４とサブストレート領域７の双方の領域のコンタクトを兼用するコンタクトとして機能し、コンタクト２は、ソース領域５、重なり領域６とサブストレート領域８の双方の領域のコンタクトを兼用するコンタクトとして機能している。コンタクト１、２は、セルの高さ方向（図１の上下方向）におけるサブストレート領域７、８の最小幅の箇所での幅の中心からセル中心側へずれて配置され、かつコンタクトの中心が、セルの幅方向に隣接するセルとの境界線９上に重なるように配置形成されている。
【００２３】
このような構成と、先に説明した図１０に示す従来の構成とを、上記実施形態の構成を示す図２（ａ）と従来の構成を示す同図（ｂ）を参照して比較すると、同図２（ａ）、（ｂ）共にセル枠のサイズは同じ、すなわちセルサイズが同じになるように設定されているが、トランジスタのチャネル幅は同図（ａ）の上記実施形態の方が大きくなっている。言い換えるならば、トランジスタのチャネル幅をそろえて比較するならば、同図（ａ）に示す上記実施形態の構造の方がセルサイズが小さくなり、高集積なセルを実現することができる。
【００２４】
図３に図１に示すセルをセルの幅方向に２個ならべて配置構成したセル列を示す。図３において、セル列内の各セル１１ａ、１１ｂは、隣接する箇所でそれぞれの境界線１２ａ、１２ｂが重なり、境界線を越える各セル１１ａ、１１ｂのソース領域３、４は互いのセルにオーバーラップする。また、各セル１１ａ、１１ｂの上下にセル列に沿って、サブストレート領域７、８が連続してが形成される。
【００２５】
すなわち、各セル１１ａ、１１ｂが列状に隣接して配置されることで、各セル１１ａ、１１ｂのソース領域とサブストレート領域の機能を有する領域（拡散層）が各セル列に沿って連結され、また、サブストレート領域は隣接するセル列内のセルとも共有される。
【００２６】
図４に図３に示すセル列をセルの高さ方向に２行ならべて配置した構成を示す。図４において、セル列間ではサブストレート領域１３は共有されているため、セルはフリップして配置されている。図１に示すコンタクト１、２は、サブストレート領域７、８の最小幅の箇所での中心よりセルの内側にずれたところに配置されているが、これはセルを図４に示すように配置した際に、図４に示すコンタクト間の距離１４が製造工程上許容される値を下回らないために必要なだけずらされている。一方、この距離１４を必要以上に大きく取ると、セルの高さ方向のセルサイズが大きくなるので、必要最小限に設計することが望まれ、他に制約事項が無ければこの距離１４か許容される最小寸法となるようにする。例えば、サブストレート領域の最小幅の箇所の中心とコンタクト端との距離Ｌは、製造工程上許容される拡散層上のコンタクト同士の間隔をＣとすると、（Ｃ／２）≦Ｌ≦Ｃとなるようにコンタクトが配置形成される。
【００２７】
図５はこの発明の他の実施形態に係る半導体装置の構成を示す図である。図５において、各セル２１の上下にサブストレート領域２２を設け、そのセル２１を隙間なく配置させることで、セル２１の上部にあるサブストレート領域２２はそのセル２１の左右および上のセルのサブストレート領域につながり、セル２１の下部にあるサブストレート領域２２はそのセル２１の左右および下のセルのそれぞれサブストレート領域につながり、セル２１に沿って連結されたサブストレート領域２２が形成され、このサブストレート領域２２にコンタクト２３が設けられた部分は、サブストレート領域２２の最小幅部より広い幅とする。すなわち各セル２１の上下にサブストレート領域を設けるのではなく、セル列とセル列の間にサブストレート領域２２が設けられている。
【００２８】
サブストレート領域２２上のコンタクト２３は、サブストレート領域２２の幅の最小部分の中心からずれておかれている。サブストレート領域２２の最小幅部の中心からコンタクト端までのずれの大きさは、デザインルール上許容されるサブストレート領域上のコンタクト同士の間隔の１／２以上である。図６に図５に示す構成による２行のセル列が配置された構成を示す。
【００２９】
図５に示す構成を採用することにより、従来の図１１に示す構成に比べてサブストレート領域の幅が狭くできるため（図１１に示すＷｓｕｂ１と図５に示すＷｓｕｂ２）、セル列の高さを同じにして比較した場合に、ＭＯＳトランジスタとして使える領域の高さは図５の構成の方が高くなる（図１１に示すＷｍｏｓ１と図５に示すＷｍｏｓ２）。一方、サブストレート領域上にコンタクトを設けた部分では、サブストレート領域の幅は図１１に示す構成より広がり、ＭＯＳトランジスタとして使える領域が狭くなる。小さな（幅の狭い）セルでは、これによりセル内のＭＯＳトランジスタとして使える領域が図１１に示す構成に比べて小さくなる場合もあるが、多くのセルではＭＯＳトランジスタとして使える領域が増える場合が多くなる。すなわち、この構成を採用することにより、従来例と比較すると、同一セル面積で比較すれば、ＭＯＳトランジスタのサイズを大きくとれるので、セルの駆動力向上つまり高速化がなされ、ＭＯＳトランジスタサイズを同一にして比較すれば、セルの小型化により高集積化が可能となる。
【００３０】
図７はこの発明の他の実施形態に係る半導体装置の構成を示す図である。図７において、この実施形態では、各セル２４のセル列の上下に構成されたサブストレート領域２５上に均一の間隔でコンタクト２６が配置されており、サブストレート領域２５とＰＭＯＳ活性領域あるいはＮＭＯＳ活性領域との間隔に余裕のある個所のみ、サブストレート領域２５が広げられている。
【００３１】
図７に示す構成を採用した効果も図５に示す構成で得られる効果と同様である。図５では、デザインルール上、サブストレート領域２２上のコンタクト２３は、サブストレート領域２２に対して十分内側になければならない場合を想定しているのに対し、図７では、デザインルール的に製造時のマスクの合わせずれなどにより、サブストレート領域２５上のコンタクト２６がサブストレート領域２５からのずれを許容する場合に有効である。
【００３２】
図８には図７に示した構成による２行のセル行が配置された構成を示す。図８（ａ）ではあわせずれがなくどのコンタクトもサブストレート領域上にあるが、図８（ｂ）ではコンタクトの開口が上にずれた場合を示している。図８（ｂ）では、コンタクト２６ｂ、２６ｃの一部がサブストレート領域からずれてしまい、このコンタクト２６ｂ、２６ｃが導通しない可能性があるが、コンタクト２６ａは、もともと上の列のサブストレート領域の幅が広くなっていた部分にかかっており、ずれてもサブストレート領域から脱落せずに、コンタクト２６ａは正常に導通することができる。また、図示はしていないが、コンタクトの開口が下にずれた場合には、図８（ｂ）に示すコンタクト２６ｂが、サブストレート領域２５から脱落せずに正常に導通をする。
【００３３】
図５に示す構成では、サブコンタクト２３をサブストレート領域２２の中心からある距離離さなければならないため、サブコンタクト２３を配置するために、サブストレート領域２２を大きく広げねばならなかったが、コンタクトがサブストレート領域からの脱落を許されるデザインルールの場合には、図７に示す構成を採用することにより、サブストレート領域を広げる量を最小限に減らし、その分トランジスタのサイズ増加や、セルサイズの縮小に寄与させることができる。
【発明の効果】
以上説明したように、この発明によれば、隣接するセル間でサブストレート領域およびソース領域を共有し、両領域に共通のコンタクトをサブストレート領域の中心からセルの内側よりに設けるようにしたので、従来と同等のゲート幅でセルを縮小することが可能となる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るスタンダードセルの半導体装置の構成を示す図である。
【図２】図１に示す実施形態の構成と従来の構成とのチャネル幅の比較の様子を示す図である。
【図３】図１に示すスタンダードセルを２つ隣接配置した構成を示す図である。
【図４】図３に示すスタンダードセル列を上下に隣接配置した構成を示す図である。
【図５】この発明の他の実施形態に係るスタンダードセルの半導体装置の構成を示す図である。
【図６】図５に示すスタンダードセル列を上下に隣接配置した構成を示す図である。
【図７】この発明の他の実施形態に係るスタンダードセルの半導体装置の構成を示す図である。
【図８】図７に示すスタンダードセル列を上下に隣接配置した構成を示す図である。
【図９】従来のスタンダードセルの構成を示す図である。
【図１０】従来の他のスタンダードセルの構成を示す図である。
【図１１】従来の他のスタンダードセルの構成を示す図である。
【符号の説明】
１，２，２３，２６，２６ａ，２６ｂ コンタクト
３，４，５ ソース領域
６ 重なり領域
７，８，１３，２２，２５ サブストレート領域
９，１２ａ，１２ｂ セル境界線
１１ａ，１１ｂ、２１，２４ セル
１４ コンタクト間隔
【発明の属する技術分野】
この発明は、スタンダードセル方式を採用した半導体装置に関する。
【０００２】
【従来の技術】
従来、半導体装置を構成するスタンダードセル方式では、高さの揃った複数種のセルが用意され、各セルは列状に配置されて集積回路の一部を構成する。スタンダードセル方式を採用した集積回路の高集積化を実現するためには、各セルのサイズが小さいことが望ましい。しかしながら、トランジスタのサイズを縮小してセルサイズを小さくする手法では、セルの駆動能力とのトレードオフの問題が生じてしまう。そこで、トランジスタサイズを縮小せずに、見かけのセルサイズを小さくする方法としては、例えば特願平１１−２６９４８４号においてセルの一部を隣接するセルと共有する手法が開示されている。
【０００３】
図９は上記従来の手法を採用した半導体装置の構成を示す図であり、同図（ａ）は２入力ＮＡＮＤを構成するスタンダードセルの平面図、同図（ｂ）はインバータを構成するスタンダードセルの平面図、同図（ｃ）は同図（ａ）のセルと同図（ｂ）のセルを隣接させた場合の構成を示す平面図である。なお、図９においては、簡単化のため、ソース領域、ポリシリコン（ポリＳｉ）、コンタクトおよびセル境界線（セル枠）のみが示されており、金属配線層は省略されている。また、図示しないが、サブストレート領域が上下で隣接するセル間で共有され、各セル同士はセル境界線が接するように上下左右に隣接して配置され、上下方向および左右方向にセル列を形成する。
【０００４】
図９（ａ）に示すように、ソース領域１０５、１０６、１０７およびその領域内のコンタクト１０１、１０２、１０３の一部がセル境界線１０９を越えて配置されている。そして、ソース領域１０５、１０６、１０７およびコンタクト１０１、１０２、１０３がセルの上部また下部に配置されている。また、隣接するセルのソース領域が配置される重なり領域１０８及びコンタクト１０４を配置可能なスペースが設けられている。同図（ｂ）のインバータセルでは、ソース領域１１０およびコンタクト１１１の一部がセル境界線１１４を越えて配置されている。同図（ｃ）に示すように、同図（ａ）のＮＡＮＤセルと同図（ｂ）のインバータセルを隣接して配置した場合に、同図（ａ）のソース領域１０６およびコンタクト１０２と、同図（ｂ）のソース領域１１０およびコンタクト１１１は１つにまとめられ、これらのセル間で共有される。そして、セル間で共有されるコンタクト１１３を含むソース領域１１２の形状は少なくとも凹形状を含むものとなる。
【０００５】
このような構成においては、隣接するセルでソース領域及びそのコンタクトを共有化するようにしているので、左右方向にセル列が縮小され、セルの実効サイズを小さくすることができる。
【０００６】
図１０は上記従来の手法を採用した半導体装置の構成を示す図であり、２入力ＮＡＮＤを構成するスタンダードセルの平面図である。なお、図１０においては、簡単化のため、ソース領域、ポリシリコン（ポリＳｉ）、コンタクトおよびセル境界線（セル枠）のみが示されており、金属配線層は省略されている。また、各セル同士はセル境界線が接するように上下左右に隣接して配置され、上下方向および左右方向にセル列を形成する。
【０００７】
図１０に示すように、ソース領域１２３、１２４、１２５の一部がセル境界線１２６を越えて配置され、セルの上下にはウェル領域に所定の電位を与えるサブストレート領域１２７、１２８がソース領域１２３、１２４、１２５に隣接して形成され、隣接するソース領域１２３、１２４とサブストレート領域１２７は両領域上に連続して形成された金属膜（図示せず）により導通され、両領域を兼用するコンタクト１２１がセル境界線１２６上に設けられ、また隣接するソース領域１２５とサブストレート領域１２８は両領域上に連続して形成された金属膜により導通され、両領域を兼用するコンタクト１２２がセル境界線１２６上に設けられている。
【０００８】
このような構成では、上下方向に隣接するセルとサブストレート領域１２７、１２８を、左右方向に隣接するセルとソース領域１２３、１２４、１２５を共有し、ソース領域１２３、１２４、１２５上のコンタクトを不要にしている。このような構成によれば、先の図９に示す構成に比べてセル境界を越えて隣接するセルに入り込むソース領域の幅が狭くなるため、セルの高さを低く抑えることが可能となる。
【０００９】
図１１に、スタンダードセル方式を採用した従来の半導体装置において、サブストレート領域の配置を工夫して集積度を向上させた構成を示す。図１１において、この手法は、サブストレート領域１３１とそれにつながるコンタクト１３２をセルの上下に設けてセル列を構成した場合に、各セルのサブストレート領域１３１がひとつながりになるようにしてなおかつ、これを上下方向に隣接するセル列内のセルと共有することで集積度を向上させている。セル列内でセルの置かれない空き領域には、空き領域に置く専用のセルが置かれそのセルにもサブストレート領域とコンタクトが設けられている。
【００１０】
このような手法は、セルのサイズによらず、一定の割合の領域をサブストレート領域としているため、小さなサイズのセル（縦方向のサイズはそろえられているので、幅の狭いと同義）の場合には非常に有効であるが、セルが大きくなるものほど効果は薄れ、ある程度の大きさのセルになるとセル内に単独でサブストレート領域を配置した方が、セルサイズが小さくなるものもあった。
【００１１】
【発明が解決しようとする課題】
以上説明したように、スタンダードセル方式により構築された従来の半導体装置においては、ソース領域、サブストレート領域、ならびにこれらの領域に形成されるコンタクトを隣接するセルにおいて共有化することにより、集積度の向上を図ってきた。しかしながら、半導体技術のさらなる進歩を遂げるためには、セルのより一層の縮小化が求められていた。
【００１２】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、スタンダードセルのより一層の縮小化を達成し、集積度を向上させる半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する第１の手段は、半導体基板上に形成された複数のＭＯＳトランジスタを含むスタンダードセルが上下左右に隣接配置されて集積回路が構築される半導体装置において、前記スタンダードセルは、前記セルの上下方向又は左右方向の一方の方向（以下「第１の方向」という。）において他のセルと隣接する位置に配置された複数個のソース領域と、前記セルの上下方向又は左右方向の他方の方向（以下「第２の方向」という。）において、隣接するセルとのセル境界線を越えて形成された複数個のサブストレート領域とを有し、前記サブストレート領域は、前記ソース領域を形成する拡散層と同一の拡散層の一部に、前記ソース領域とは導電型の異なる不純物を導入して形成され、前記サブストレート領域は、前記第２の方向において隣接するセルの内いずれかのセルの前記サブストレート領域と共有して形成され、前記サブストレート領域には、前記サブストレート領域ならびに前記ソース領域に所定の電位を供給する、前記サブストレート領域ならびに前記ソース領域で共有される複数個のコンタクトが形成され、前記複数個のコンタクトは、いずれも、前記サブストレート領域の最小幅部の中心から前記セルの内側よりに配置形成され、かつ前記セルの前記第１の方向におけるセル境界線上に配置形成され、前記複数個のソース領域の内の一部のソース領域および該ソース領域が接続されている前記コンタクトは、その一部が前記第１の方向において隣接するセルとのセル境界線を越えて形成され、前記複数個のコンタクトの内の一部のコンタクトは、前記複数個のソース領域のいずれも接続されず、前記第１の方向において隣接するセルのソース領域を重ねて配置可能な重なり領域となることを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を用いてこの発明の実施形態を説明する。
【００２１】
図１はこの発明の一実施形態に係る半導体装置の構成を示す図であり、２入力ＮＡＮＤを構成するスタンダードセルの平面図である。図１においては、ソース領域、ポリシリコン、コンタクト、サブストレート領域、セル境界線（セル枠）のみを示しており、金属配線層は省いている。ソース領域３、４、５は、セル境界線９を越えて形成されており、このセルに隣接するセル（図示せず）のソース領域が配置可能な空き領域となる重なり領域６が設けられている。サブストレート領域７、８は、セルの上下にセル境界線９を越えてセルの幅方向（図１の左右方向）に設けられ、ソース領域を形成する拡散層と同一の拡散層にソース領域とは異なる不純物を導入して形成されている。サブストレート領域７、８は、最小幅の部分が半導体の製造工程上コンタクトの配置が許容される最小幅よりも狭く形成されている。この一体化したソース領域３、４、５とサブストレート領域７、８は、このセルが行列状に配置された際に隣接する周囲上下左右４方向のセルの内のいずれか３方向のセルと共有される。
【００２２】
ソース領域３、４、５、重なり領域６とサブストレート領域７、８上には、それぞれの領域上を含んでコンタクト１、２が形成されている。コンタクト１は、ソース領域３、４とサブストレート領域７の双方の領域のコンタクトを兼用するコンタクトとして機能し、コンタクト２は、ソース領域５、重なり領域６とサブストレート領域８の双方の領域のコンタクトを兼用するコンタクトとして機能している。コンタクト１、２は、セルの高さ方向（図１の上下方向）におけるサブストレート領域７、８の最小幅の箇所での幅の中心からセル中心側へずれて配置され、かつコンタクトの中心が、セルの幅方向に隣接するセルとの境界線９上に重なるように配置形成されている。
【００２３】
このような構成と、先に説明した図１０に示す従来の構成とを、上記実施形態の構成を示す図２（ａ）と従来の構成を示す同図（ｂ）を参照して比較すると、同図２（ａ）、（ｂ）共にセル枠のサイズは同じ、すなわちセルサイズが同じになるように設定されているが、トランジスタのチャネル幅は同図（ａ）の上記実施形態の方が大きくなっている。言い換えるならば、トランジスタのチャネル幅をそろえて比較するならば、同図（ａ）に示す上記実施形態の構造の方がセルサイズが小さくなり、高集積なセルを実現することができる。
【００２４】
図３に図１に示すセルをセルの幅方向に２個ならべて配置構成したセル列を示す。図３において、セル列内の各セル１１ａ、１１ｂは、隣接する箇所でそれぞれの境界線１２ａ、１２ｂが重なり、境界線を越える各セル１１ａ、１１ｂのソース領域３、４は互いのセルにオーバーラップする。また、各セル１１ａ、１１ｂの上下にセル列に沿って、サブストレート領域７、８が連続してが形成される。
【００２５】
すなわち、各セル１１ａ、１１ｂが列状に隣接して配置されることで、各セル１１ａ、１１ｂのソース領域とサブストレート領域の機能を有する領域（拡散層）が各セル列に沿って連結され、また、サブストレート領域は隣接するセル列内のセルとも共有される。
【００２６】
図４に図３に示すセル列をセルの高さ方向に２行ならべて配置した構成を示す。図４において、セル列間ではサブストレート領域１３は共有されているため、セルはフリップして配置されている。図１に示すコンタクト１、２は、サブストレート領域７、８の最小幅の箇所での中心よりセルの内側にずれたところに配置されているが、これはセルを図４に示すように配置した際に、図４に示すコンタクト間の距離１４が製造工程上許容される値を下回らないために必要なだけずらされている。一方、この距離１４を必要以上に大きく取ると、セルの高さ方向のセルサイズが大きくなるので、必要最小限に設計することが望まれ、他に制約事項が無ければこの距離１４か許容される最小寸法となるようにする。例えば、サブストレート領域の最小幅の箇所の中心とコンタクト端との距離Ｌは、製造工程上許容される拡散層上のコンタクト同士の間隔をＣとすると、（Ｃ／２）≦Ｌ≦Ｃとなるようにコンタクトが配置形成される。
【００２７】
図５はこの発明の他の実施形態に係る半導体装置の構成を示す図である。図５において、各セル２１の上下にサブストレート領域２２を設け、そのセル２１を隙間なく配置させることで、セル２１の上部にあるサブストレート領域２２はそのセル２１の左右および上のセルのサブストレート領域につながり、セル２１の下部にあるサブストレート領域２２はそのセル２１の左右および下のセルのそれぞれサブストレート領域につながり、セル２１に沿って連結されたサブストレート領域２２が形成され、このサブストレート領域２２にコンタクト２３が設けられた部分は、サブストレート領域２２の最小幅部より広い幅とする。すなわち各セル２１の上下にサブストレート領域を設けるのではなく、セル列とセル列の間にサブストレート領域２２が設けられている。
【００２８】
サブストレート領域２２上のコンタクト２３は、サブストレート領域２２の幅の最小部分の中心からずれておかれている。サブストレート領域２２の最小幅部の中心からコンタクト端までのずれの大きさは、デザインルール上許容されるサブストレート領域上のコンタクト同士の間隔の１／２以上である。図６に図５に示す構成による２行のセル列が配置された構成を示す。
【００２９】
図５に示す構成を採用することにより、従来の図１１に示す構成に比べてサブストレート領域の幅が狭くできるため（図１１に示すＷｓｕｂ１と図５に示すＷｓｕｂ２）、セル列の高さを同じにして比較した場合に、ＭＯＳトランジスタとして使える領域の高さは図５の構成の方が高くなる（図１１に示すＷｍｏｓ１と図５に示すＷｍｏｓ２）。一方、サブストレート領域上にコンタクトを設けた部分では、サブストレート領域の幅は図１１に示す構成より広がり、ＭＯＳトランジスタとして使える領域が狭くなる。小さな（幅の狭い）セルでは、これによりセル内のＭＯＳトランジスタとして使える領域が図１１に示す構成に比べて小さくなる場合もあるが、多くのセルではＭＯＳトランジスタとして使える領域が増える場合が多くなる。すなわち、この構成を採用することにより、従来例と比較すると、同一セル面積で比較すれば、ＭＯＳトランジスタのサイズを大きくとれるので、セルの駆動力向上つまり高速化がなされ、ＭＯＳトランジスタサイズを同一にして比較すれば、セルの小型化により高集積化が可能となる。
【００３０】
図７はこの発明の他の実施形態に係る半導体装置の構成を示す図である。図７において、この実施形態では、各セル２４のセル列の上下に構成されたサブストレート領域２５上に均一の間隔でコンタクト２６が配置されており、サブストレート領域２５とＰＭＯＳ活性領域あるいはＮＭＯＳ活性領域との間隔に余裕のある個所のみ、サブストレート領域２５が広げられている。
【００３１】
図７に示す構成を採用した効果も図５に示す構成で得られる効果と同様である。図５では、デザインルール上、サブストレート領域２２上のコンタクト２３は、サブストレート領域２２に対して十分内側になければならない場合を想定しているのに対し、図７では、デザインルール的に製造時のマスクの合わせずれなどにより、サブストレート領域２５上のコンタクト２６がサブストレート領域２５からのずれを許容する場合に有効である。
【００３２】
図８には図７に示した構成による２行のセル行が配置された構成を示す。図８（ａ）ではあわせずれがなくどのコンタクトもサブストレート領域上にあるが、図８（ｂ）ではコンタクトの開口が上にずれた場合を示している。図８（ｂ）では、コンタクト２６ｂ、２６ｃの一部がサブストレート領域からずれてしまい、このコンタクト２６ｂ、２６ｃが導通しない可能性があるが、コンタクト２６ａは、もともと上の列のサブストレート領域の幅が広くなっていた部分にかかっており、ずれてもサブストレート領域から脱落せずに、コンタクト２６ａは正常に導通することができる。また、図示はしていないが、コンタクトの開口が下にずれた場合には、図８（ｂ）に示すコンタクト２６ｂが、サブストレート領域２５から脱落せずに正常に導通をする。
【００３３】
図５に示す構成では、サブコンタクト２３をサブストレート領域２２の中心からある距離離さなければならないため、サブコンタクト２３を配置するために、サブストレート領域２２を大きく広げねばならなかったが、コンタクトがサブストレート領域からの脱落を許されるデザインルールの場合には、図７に示す構成を採用することにより、サブストレート領域を広げる量を最小限に減らし、その分トランジスタのサイズ増加や、セルサイズの縮小に寄与させることができる。
【発明の効果】
以上説明したように、この発明によれば、隣接するセル間でサブストレート領域およびソース領域を共有し、両領域に共通のコンタクトをサブストレート領域の中心からセルの内側よりに設けるようにしたので、従来と同等のゲート幅でセルを縮小することが可能となる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るスタンダードセルの半導体装置の構成を示す図である。
【図２】図１に示す実施形態の構成と従来の構成とのチャネル幅の比較の様子を示す図である。
【図３】図１に示すスタンダードセルを２つ隣接配置した構成を示す図である。
【図４】図３に示すスタンダードセル列を上下に隣接配置した構成を示す図である。
【図５】この発明の他の実施形態に係るスタンダードセルの半導体装置の構成を示す図である。
【図６】図５に示すスタンダードセル列を上下に隣接配置した構成を示す図である。
【図７】この発明の他の実施形態に係るスタンダードセルの半導体装置の構成を示す図である。
【図８】図７に示すスタンダードセル列を上下に隣接配置した構成を示す図である。
【図９】従来のスタンダードセルの構成を示す図である。
【図１０】従来の他のスタンダードセルの構成を示す図である。
【図１１】従来の他のスタンダードセルの構成を示す図である。
【符号の説明】
１，２，２３，２６，２６ａ，２６ｂ コンタクト
３，４，５ ソース領域
６ 重なり領域
７，８，１３，２２，２５ サブストレート領域
９，１２ａ，１２ｂ セル境界線
１１ａ，１１ｂ、２１，２４ セル
１４ コンタクト間隔
Claims (4)
- 半導体基板上に形成された複数のＭＯＳトランジスタを含むスタンダードセルが上下左右に隣接配置されて集積回路が構築される半導体装置において、
前記スタンダードセルは、前記セルの上下方向又は左右方向の一方の方向（以下「第１の方向」という。）において他のセルと隣接する位置に配置された複数個のソース領域と、
前記セルの上下方向又は左右方向の他方の方向（以下「第２の方向」という。）において、隣接するセルとのセル境界線を越えて形成された複数個のサブストレート領域とを有し、
前記サブストレート領域は、前記ソース領域を形成する拡散層と同一の拡散層の一部に、前記ソース領域とは導電型の異なる不純物を導入して形成され、
前記サブストレート領域は、前記第２の方向において隣接するセルの内いずれかのセルの前記サブストレート領域と共有して形成され、前記サブストレート領域には、前記サブストレート領域ならびに前記ソース領域に所定の電位を供給する、前記サブストレート領域ならびに前記ソース領域で共有される複数個のコンタクトが形成され、
前記複数個のコンタクトは、いずれも、前記サブストレート領域の最小幅部の中心から前記セルの内側よりに配置形成され、かつ前記セルの前記第１の方向におけるセル境界線上に配置形成され、
前記複数個のソース領域の内の一部のソース領域および該ソース領域が接続されている前記コンタクトは、その一部が前記第１の方向において隣接するセルとのセル境界線を越えて形成され、
前記複数個のコンタクトの内の一部のコンタクトは、前記複数個のソース領域のいずれも接続されず、前記第１の方向において隣接するセルのソース領域を重ねて配置可能な重なり領域となることを特徴とする半導体装置。 - 前記サブストレート領域の最小幅部の幅は、前記半導体装置の製造工程上コンタクトの配置が許容される幅よりも狭く形成されている
ことを特徴とする請求項１記載の半導体装置。 - 前記サブストレート領域の最小幅部の中心とこの中心に近い側の前記コンタクトの端部との距離は、前記半導体装置の製造工程上許容される拡散層上のコンタクト同士の間隔の１／２以上である
ことを特徴とする請求項１記載の半導体装置。 - 前記サブストレート領域の最小幅部の中心とこの中心に近い前記コンタクトの端部との距離は、前記半導体装置の製造工程上許容される拡散層上のコンタクト同士の間隔以下である
ことを特徴とする請求項１記載の半導体装置。
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| JPH01278743A (ja) * | 1988-05-02 | 1989-11-09 | Nec Corp | Ｃｍｏｓ集積回路 |
| JPH02189951A (ja) * | 1989-01-18 | 1990-07-25 | Mitsubishi Electric Corp | ゲートアレイ |
| DE69031609T2 (de) * | 1989-04-19 | 1998-03-12 | Seiko Epson Corp | Halbleiteranordnung |
| JP2761052B2 (ja) * | 1989-09-08 | 1998-06-04 | 川崎製鉄株式会社 | スタンダードセルの配置方法 |
| JPH03222457A (ja) * | 1990-01-29 | 1991-10-01 | Matsushita Electric Ind Co Ltd | 標準セルおよび自動配置配線方法 |
| JP2509755B2 (ja) * | 1990-11-22 | 1996-06-26 | 株式会社東芝 | 半導体集積回路製造方法 |
| WO1993026044A1 (en) * | 1992-06-10 | 1993-12-23 | Aspec Technology, Inc. | Symmetrical multi-layer metal logic array with continuous substrate taps |
| US6160275A (en) * | 1993-04-20 | 2000-12-12 | Hitachi, Ltd. | Semiconductor gate array device |
| US5691218A (en) * | 1993-07-01 | 1997-11-25 | Lsi Logic Corporation | Method of fabricating a programmable polysilicon gate array base cell structure |
| US5452245A (en) * | 1993-09-07 | 1995-09-19 | Motorola, Inc. | Memory efficient gate array cell |
| JPH07152796A (ja) * | 1993-11-29 | 1995-06-16 | Kawasaki Steel Corp | 自動配置配線方法 |
| JPH09148443A (ja) * | 1995-11-21 | 1997-06-06 | Seiko Epson Corp | 多電源ゲートアレイ |
| US5990502A (en) * | 1995-12-29 | 1999-11-23 | Lsi Logic Corporation | High density gate array cell architecture with metallization routing tracks having a variable pitch |
| US5901065A (en) * | 1996-02-07 | 1999-05-04 | Motorola, Inc. | Apparatus and method for automatically placing ties and connection elements within an integrated circuit |
| EP0845815A3 (en) * | 1996-11-28 | 1999-03-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, method of designing the same and semiconductor integrated circuit device |
| JPH10173055A (ja) * | 1996-12-09 | 1998-06-26 | Sony Corp | セルベース半導体装置及びスタンダードセル |
| US5780883A (en) * | 1997-02-28 | 1998-07-14 | Translogic Technology, Inc. | Gate array architecture for multiplexer based circuits |
| JP4014708B2 (ja) * | 1997-08-21 | 2007-11-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置の設計方法 |
| US6091090A (en) * | 1997-09-19 | 2000-07-18 | In-Chip Systems, Inc. | Power and signal routing technique for gate array design |
| US5981987A (en) * | 1997-12-02 | 1999-11-09 | Nurlogic Design, Inc. | Power ground metallization routing in a semiconductor device |
| JP3819186B2 (ja) * | 1999-09-22 | 2006-09-06 | 株式会社東芝 | スタンダードセル、半導体集積回路およびそのレイアウト方法 |
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