JPH09148443A - 多電源ゲートアレイ - Google Patents
多電源ゲートアレイInfo
- Publication number
- JPH09148443A JPH09148443A JP30315295A JP30315295A JPH09148443A JP H09148443 A JPH09148443 A JP H09148443A JP 30315295 A JP30315295 A JP 30315295A JP 30315295 A JP30315295 A JP 30315295A JP H09148443 A JPH09148443 A JP H09148443A
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- JP
- Japan
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- potential
- power supply
- vdd1
- power
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】１チップ内に多電源で動作する論理回路を構成
した場合でも内部セル領域の使用効率の良い多電源ゲー
トアレイを提供する。 【解決手段】ゲートアレイの内部セル領域において、論
理回路を構成する基本セル列と、複数の異なる電源系と
からなり、前記セル列に前記電源系の中で最高電位の電
源系が供給されている。前記基本セル列を構成する基本
セルにおいて、前記複数の異なる電源系が同一基本セル
上に配線されている。 【効果】内部セル領域のＮＷＥＬ電位が全て最高電源電
位になっているため、内部セル領域において各電源系の
論理回路を構成する回路規模に応じて自由に混載するこ
とができる。また、これにより内部セル領域の使用効率
を上げることができ、チップサイズを小さくすることが
できる。
した場合でも内部セル領域の使用効率の良い多電源ゲー
トアレイを提供する。 【解決手段】ゲートアレイの内部セル領域において、論
理回路を構成する基本セル列と、複数の異なる電源系と
からなり、前記セル列に前記電源系の中で最高電位の電
源系が供給されている。前記基本セル列を構成する基本
セルにおいて、前記複数の異なる電源系が同一基本セル
上に配線されている。 【効果】内部セル領域のＮＷＥＬ電位が全て最高電源電
位になっているため、内部セル領域において各電源系の
論理回路を構成する回路規模に応じて自由に混載するこ
とができる。また、これにより内部セル領域の使用効率
を上げることができ、チップサイズを小さくすることが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の内
部多電源ゲートアレイに関する。
部多電源ゲートアレイに関する。
【０００２】
【従来の技術】従来の多電源ゲートアレイ（Ｇ／Ａ）は
２電源動作が主流であり、第１の電源電位（ＶＤＤ１）
系のデータと、第２の電源電位（ＶＤＤ２）系のデータ
の２つの異なる電位を持つデータの入出力が可能であ
る。
２電源動作が主流であり、第１の電源電位（ＶＤＤ１）
系のデータと、第２の電源電位（ＶＤＤ２）系のデータ
の２つの異なる電位を持つデータの入出力が可能であ
る。
【０００３】図４にＶＤＤ１とＶＤＤ２の２電源で動作
する従来のＧ／Ａの構成図を示す。
する従来のＧ／Ａの構成図を示す。
【０００４】ＩＣ外部との信号インターフェイス（Ｉ／
Ｆ）を行うためのチップ周辺に設けられたＩ／Ｏセル領
域４０１と、論理回路を構成するための内部セル領域４
０２により構成されており、内部セル領域は基本セルが
整然と配列されている。
Ｆ）を行うためのチップ周辺に設けられたＩ／Ｏセル領
域４０１と、論理回路を構成するための内部セル領域４
０２により構成されており、内部セル領域は基本セルが
整然と配列されている。
【０００５】基本セルを配列した１セル列（ＲＯＷ）４
０３はＶＤＤ１またはＶＤＤ２の供給を行うＮ型拡散領
域（ＮＷＥＬ）とＶＳＳの供給を行うＰ型拡散領域（Ｐ
ＷＥＬ）とからなり、隣接する基本セルの各々のＮＷＥ
ＬおよびＰＷＥＬが接続しており１ＲＯＷごとに１塊の
ＮＷＥＬ４０４およびＰＷＥＬ４０５を形成している。
０３はＶＤＤ１またはＶＤＤ２の供給を行うＮ型拡散領
域（ＮＷＥＬ）とＶＳＳの供給を行うＰ型拡散領域（Ｐ
ＷＥＬ）とからなり、隣接する基本セルの各々のＮＷＥ
ＬおよびＰＷＥＬが接続しており１ＲＯＷごとに１塊の
ＮＷＥＬ４０４およびＰＷＥＬ４０５を形成している。
【０００６】よって、ＶＤＤ１の供給されたＲＯＷにＶ
ＤＤ１系の論理回路を構成し、ＶＤＤ２の供給されたＲ
ＯＷにＶＤＤ２系の論理回路を構成していた。
ＤＤ１系の論理回路を構成し、ＶＤＤ２の供給されたＲ
ＯＷにＶＤＤ２系の論理回路を構成していた。
【０００７】また、ＶＤＤ１系のデータとＶＤＤ２系の
データのＩ／Ｆを行うレベルシフタはＶＤＤ１とＶＤＤ
２の供給された２ＲＯＷを使用して構成していた。
データのＩ／Ｆを行うレベルシフタはＶＤＤ１とＶＤＤ
２の供給された２ＲＯＷを使用して構成していた。
【０００８】図５に従来の基本セルの構成図を示す。Ｎ
ＷＥＬ５０１上に形成されたＰｃｈトランジスタ５０
３，５０４と、ＰＷＥＬ５０２上に形成されたＮｃｈト
ランジスタ５０５，５０６と、Ｐｃｈトランジスタ５０
３，５０４上に配線された一本のＶＤＤ電源配線と、Ｎ
ｃｈトランジスタ５０５，５０６上に配線された一本の
ＶＳＳ電源配線とからなり、ＮＷＥＬ５０１およびＰＷ
ＥＬ５０２は各々の電源配線より電位を供給されてい
た。
ＷＥＬ５０１上に形成されたＰｃｈトランジスタ５０
３，５０４と、ＰＷＥＬ５０２上に形成されたＮｃｈト
ランジスタ５０５，５０６と、Ｐｃｈトランジスタ５０
３，５０４上に配線された一本のＶＤＤ電源配線と、Ｎ
ｃｈトランジスタ５０５，５０６上に配線された一本の
ＶＳＳ電源配線とからなり、ＮＷＥＬ５０１およびＰＷ
ＥＬ５０２は各々の電源配線より電位を供給されてい
た。
【０００９】
【発明が解決しようとする課題】しかし前述の従来技術
では、各ＲＯＷごとに構成できる論理回路の電源系が決
定されるため、内部セル領域のＶＤＤ１系およびＶＤＤ
２系への振り分けがＲＯＷ単位になってしまい、これは
内部セル領域の使用効率の低下につながり、チップ面積
の増加しいてはチップコストの増加につながるという問
題点を有する。
では、各ＲＯＷごとに構成できる論理回路の電源系が決
定されるため、内部セル領域のＶＤＤ１系およびＶＤＤ
２系への振り分けがＲＯＷ単位になってしまい、これは
内部セル領域の使用効率の低下につながり、チップ面積
の増加しいてはチップコストの増加につながるという問
題点を有する。
【００１０】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは、１チップ内に多電
源で動作する論理回路を構成した場合でも内部セル領域
の使用効率の良い多電源Ｇ／Ａを提供する事にある。
るもので、その目的とするところは、１チップ内に多電
源で動作する論理回路を構成した場合でも内部セル領域
の使用効率の良い多電源Ｇ／Ａを提供する事にある。
【００１１】
【課題を解決するための手段】本発明の多電源ゲートア
レイはＧ／Ａの内部セル領域において、論理回路を構成
する基本セル列と、複数の異なる電源系とからなり、前
記セル列に供給される電源が前記電源系の中で最高電位
の電源系である事を特徴とする。
レイはＧ／Ａの内部セル領域において、論理回路を構成
する基本セル列と、複数の異なる電源系とからなり、前
記セル列に供給される電源が前記電源系の中で最高電位
の電源系である事を特徴とする。
【００１２】また、前記基本セル列を構成する基本セル
において、前記複数の異なる電源系が同一基本セル上に
配線される事を特徴とする。
において、前記複数の異なる電源系が同一基本セル上に
配線される事を特徴とする。
【００１３】
【発明の実施の形態】本発明の第１の実施例として図１
に多電源Ｇ／Ａの内部セル領域の構成図を示す。
に多電源Ｇ／Ａの内部セル領域の構成図を示す。
【００１４】図１において、基本セル列１０１，１０
２，１０３の３ＲＯＷで内部セル領域を構成している。
基本セル列１０１，１０２，１０３の各々はＰｃｈトラ
ンジスタを構成するＮＷＥＬ１０４，１０５，１０６と
Ｎｃｈトランジスタを構成するＰＷＥＬ１０７，１０
８，１０９で構成されている。異なる複数の電源系とし
てＶＤＤ１とＶＤＤ２の２つの電源系があり、ＶＤＤ１
の電位よりＶＤＤ２の電位が高電位であるという関係が
成り立っている。アルミ配線によりＶＳＳがＰＷＥＬ１
０７，１０８，１０９上に配線され、コンタクト１１
３，１１４，１１５によりＰＷＥＬ１０７，１０８，１
０９にＶＳＳを供給している。またＮＷＥＬ１０４，１
０５，１０６上にはＶＤＤ１が配線されており、ＶＤＤ
２はＮＷＥＬ上には配線されていないがコンタクト１１
０，１１１，１１２によってＮＷＥＬ１０４，１０５，
１０６に電源供給されている。つまり、基本セル列１０
１，１０２，１０３に構成する全てのＰｃｈトランジス
タのサブストレート（サブ）電位は高電位のＶＤＤ２と
なる。
２，１０３の３ＲＯＷで内部セル領域を構成している。
基本セル列１０１，１０２，１０３の各々はＰｃｈトラ
ンジスタを構成するＮＷＥＬ１０４，１０５，１０６と
Ｎｃｈトランジスタを構成するＰＷＥＬ１０７，１０
８，１０９で構成されている。異なる複数の電源系とし
てＶＤＤ１とＶＤＤ２の２つの電源系があり、ＶＤＤ１
の電位よりＶＤＤ２の電位が高電位であるという関係が
成り立っている。アルミ配線によりＶＳＳがＰＷＥＬ１
０７，１０８，１０９上に配線され、コンタクト１１
３，１１４，１１５によりＰＷＥＬ１０７，１０８，１
０９にＶＳＳを供給している。またＮＷＥＬ１０４，１
０５，１０６上にはＶＤＤ１が配線されており、ＶＤＤ
２はＮＷＥＬ上には配線されていないがコンタクト１１
０，１１１，１１２によってＮＷＥＬ１０４，１０５，
１０６に電源供給されている。つまり、基本セル列１０
１，１０２，１０３に構成する全てのＰｃｈトランジス
タのサブストレート（サブ）電位は高電位のＶＤＤ２と
なる。
【００１５】これにより、Ｐｃｈトランジスタのソース
をＮＷＥＬ１０４，１０５，１０６上のＶＤＤ１配線に
接続することによりＶＤＤ１系の論理回路を構成するこ
とができ、Ｐｃｈトランジスタのソースをサブに接続す
ることによりＶＤＤ２系の論理回路を構成することがで
き、１ＲＯＷ内にＶＤＤ１系の論理回路とＶＤＤ２系の
論理回路を混在することができる。
をＮＷＥＬ１０４，１０５，１０６上のＶＤＤ１配線に
接続することによりＶＤＤ１系の論理回路を構成するこ
とができ、Ｐｃｈトランジスタのソースをサブに接続す
ることによりＶＤＤ２系の論理回路を構成することがで
き、１ＲＯＷ内にＶＤＤ１系の論理回路とＶＤＤ２系の
論理回路を混在することができる。
【００１６】本発明の第２の実施例として図２に多電源
Ｇ／Ａの内部セル領域の構成図を示す。
Ｇ／Ａの内部セル領域の構成図を示す。
【００１７】図２において、基本セル列２０１，２０
２，２０３の３ＲＯＷで内部セル領域を構成している。
基本セル列２０１，２０２，２０３の各々はＰｃｈトラ
ンジスタを構成するＮＷＥＬ２０４，２０５，２０６と
Ｎｃｈトランジスタを構成するＰＷＥＬ２０７，２０
８，２０９で構成されている。アルミ配線によりＶＳＳ
がＰＷＥＬ２０７，２０８，２０９上に配線され、コン
タクト２１３，２１４，２１５によりＰＷＥＬ２０７，
２０８，２０９にＶＳＳを供給している。またＮＷＥＬ
２０４，２０５，２０６上にはＶＤＤ１とＶＤＤ２の両
電源が配線されており、コンタクト２１０，２１１，２
１２によってＮＷＥＬ２０４，２０５，２０６にＶＤＤ
２が電源供給されている。つまり、基本セル列２０１，
２０２，２０３に構成する全てのＰｃｈトランジスタの
サブ電位は高電位のＶＤＤ２となる。
２，２０３の３ＲＯＷで内部セル領域を構成している。
基本セル列２０１，２０２，２０３の各々はＰｃｈトラ
ンジスタを構成するＮＷＥＬ２０４，２０５，２０６と
Ｎｃｈトランジスタを構成するＰＷＥＬ２０７，２０
８，２０９で構成されている。アルミ配線によりＶＳＳ
がＰＷＥＬ２０７，２０８，２０９上に配線され、コン
タクト２１３，２１４，２１５によりＰＷＥＬ２０７，
２０８，２０９にＶＳＳを供給している。またＮＷＥＬ
２０４，２０５，２０６上にはＶＤＤ１とＶＤＤ２の両
電源が配線されており、コンタクト２１０，２１１，２
１２によってＮＷＥＬ２０４，２０５，２０６にＶＤＤ
２が電源供給されている。つまり、基本セル列２０１，
２０２，２０３に構成する全てのＰｃｈトランジスタの
サブ電位は高電位のＶＤＤ２となる。
【００１８】これにより、Ｐｃｈトランジスタのソース
をＮＷＥＬ２０４，２０５，２０６上のＶＤＤ１配線に
接続することによりＶＤＤ１系の論理回路を構成するこ
とができ、ＰｃｈトランジスタのソースをＶＤＤ２配線
に接続することによりＶＤＤ２系の論理回路を構成する
ことができ、１ＲＯＷ内にＶＤＤ１系の論理回路とＶＤ
Ｄ２系の論理回路を混在することができる。
をＮＷＥＬ２０４，２０５，２０６上のＶＤＤ１配線に
接続することによりＶＤＤ１系の論理回路を構成するこ
とができ、ＰｃｈトランジスタのソースをＶＤＤ２配線
に接続することによりＶＤＤ２系の論理回路を構成する
ことができ、１ＲＯＷ内にＶＤＤ１系の論理回路とＶＤ
Ｄ２系の論理回路を混在することができる。
【００１９】また、図３（ａ）は本発明の２電源論理回
路の混載例を示す構成図である。
路の混載例を示す構成図である。
【００２０】図３（ａ）において、基本セル３０１，３
０２が横方向に配置され基本セル列を構成している。Ｎ
ＷＥＬ３０３上にＰｃｈトランジスタ３０５，３０６，
３０７，３０８が形成され、ＰＷＥＬ３０４上にＮｃｈ
トランジスタ３０９，３１０，３１１，３１２が形成さ
れている。Ｐｃｈトランジスタ上にＶＤＤ１配線とＶＤ
Ｄ２配線が配線され、Ｎｃｈトランジスタ上にＶＳＳ配
線が配線されている。Ｎ型拡散３１３，３１４とＶＤＤ
２配線がコンタクト３１７，３１８により接続されてい
るためＮＷＥＬ３０３にはＶＤＤ２が供給され、Ｐｃｈ
トランジスタ３０５，３０６，３０７，３０８のサブ電
位はＶＤＤ２となっている。また、コンタクト３１９を
ＶＤＤ１配線上に形成したことによりＰｃｈトランジス
タ３０５，３０６のソース電位がＶＤＤ１となり、コン
タクト３２０をＶＤＤ２配線上に形成したことによりＰ
ｃｈトランジスタ３０７，３０８のソース電位がＶＤＤ
２となっている。また、Ｐ型拡散３１５，３１６とＶＳ
Ｓ配線がコンタクト３２１，３２２により接続されてい
るためＰＷＥＬ３０４にはＶＳＳが供給され、また、コ
ンタクト３２３，３２４がＶＳＳ配線上に形成してある
ため、Ｎｃｈトランジスタ３０９，３１０，３１１，３
１２のサブおよびソース電位はＶＳＳとなっている。
０２が横方向に配置され基本セル列を構成している。Ｎ
ＷＥＬ３０３上にＰｃｈトランジスタ３０５，３０６，
３０７，３０８が形成され、ＰＷＥＬ３０４上にＮｃｈ
トランジスタ３０９，３１０，３１１，３１２が形成さ
れている。Ｐｃｈトランジスタ上にＶＤＤ１配線とＶＤ
Ｄ２配線が配線され、Ｎｃｈトランジスタ上にＶＳＳ配
線が配線されている。Ｎ型拡散３１３，３１４とＶＤＤ
２配線がコンタクト３１７，３１８により接続されてい
るためＮＷＥＬ３０３にはＶＤＤ２が供給され、Ｐｃｈ
トランジスタ３０５，３０６，３０７，３０８のサブ電
位はＶＤＤ２となっている。また、コンタクト３１９を
ＶＤＤ１配線上に形成したことによりＰｃｈトランジス
タ３０５，３０６のソース電位がＶＤＤ１となり、コン
タクト３２０をＶＤＤ２配線上に形成したことによりＰ
ｃｈトランジスタ３０７，３０８のソース電位がＶＤＤ
２となっている。また、Ｐ型拡散３１５，３１６とＶＳ
Ｓ配線がコンタクト３２１，３２２により接続されてい
るためＰＷＥＬ３０４にはＶＳＳが供給され、また、コ
ンタクト３２３，３２４がＶＳＳ配線上に形成してある
ため、Ｎｃｈトランジスタ３０９，３１０，３１１，３
１２のサブおよびソース電位はＶＳＳとなっている。
【００２１】図３（ｂ）に図３（ａ）の等価回路図を示
すが、ＶＤＤ１をソース、ＶＤＤ２をサブとしたＰｃｈ
トランジスタを有し、Ａ１を入力、Ｘ１を出力とするＶ
ＤＤ１系インバータ３２５と、ＶＤＤ２をソース、サブ
電位としたＰｃｈトランジスタを有し、Ａ２を入力、Ｘ
２を出力とするＶＤＤ２系インバータ３２６を１ＲＯＷ
内に構成している。
すが、ＶＤＤ１をソース、ＶＤＤ２をサブとしたＰｃｈ
トランジスタを有し、Ａ１を入力、Ｘ１を出力とするＶ
ＤＤ１系インバータ３２５と、ＶＤＤ２をソース、サブ
電位としたＰｃｈトランジスタを有し、Ａ２を入力、Ｘ
２を出力とするＶＤＤ２系インバータ３２６を１ＲＯＷ
内に構成している。
【００２２】また、図３において、インバータを用いた
が、これはＶＤＤ１系、ＶＤＤ２系の全ての論理回路お
よび、ＶＤＤ１系のデータとＶＤＤ２系のデータのＩ／
Ｆを行うレベルシフタにおいても同様に対応する。
が、これはＶＤＤ１系、ＶＤＤ２系の全ての論理回路お
よび、ＶＤＤ１系のデータとＶＤＤ２系のデータのＩ／
Ｆを行うレベルシフタにおいても同様に対応する。
【００２３】また、図１、図２、図３において、ＶＤＤ
１、ＶＤＤ２の２つの電源を用いたが、これは３電源以
上の電源供給を行う場合においても同様に対応する。
１、ＶＤＤ２の２つの電源を用いたが、これは３電源以
上の電源供給を行う場合においても同様に対応する。
【００２４】
【発明の効果】以上述べたように本発明によれば、内部
セル領域のＮＷＥＬ電位が全て最高電源電位になってい
るため、内部セル領域において各電源系の論理回路を構
成する回路規模に応じて自由に混載することができると
いう効果がある。また、これにより内部セル領域の使用
効率を上げることができ、チップサイズを小さくするこ
とができるという効果もある。
セル領域のＮＷＥＬ電位が全て最高電源電位になってい
るため、内部セル領域において各電源系の論理回路を構
成する回路規模に応じて自由に混載することができると
いう効果がある。また、これにより内部セル領域の使用
効率を上げることができ、チップサイズを小さくするこ
とができるという効果もある。
【図１】本発明の第１の実施例を示す多電源Ｇ／Ａの内
部セル領域の構成図。
部セル領域の構成図。
【図２】本発明の第２の実施例を示す多電源Ｇ／Ａの内
部セル領域の構成図。
部セル領域の構成図。
【図３】（ａ）は本発明の２電源論理回路の混載例を示
す構成図であり、（ｂ）は（ａ）の回路の等価回路図。
す構成図であり、（ｂ）は（ａ）の回路の等価回路図。
【図４】従来例を示す２電源Ｇ／Ａの構成図。
【図５】従来例を示す基本セルの構成図。
１０１、１０２、１０３、２０１、２０２、２０３、４
０３ 基本セル列 １０４、１０５、１０６、２０４、２０５、２０６、３
０３、４０４、５０１ＮＷＥＬ １０７、１０８、１０９、２０７、２０８、２０９、３
０４、４０５、５０２ＰＷＥＬ １１０、１１１、１１２、１１３、１１４、１１５、２
１０、２１１、２１２、２１３、２１４、２１５、３１
７、３１８、３１９、３２０、３２１、３２２、３２
３、３２４ コンタクト ３０１、３０２ 基本セル ３０５、３０６、３０７、３０８、５０３、５０４ Ｐ
ｃｈトランジスタ ３０９、３１０、３１１、３１２、５０５、５０６ Ｎ
ｃｈトランジスタ ３１３、３１４ Ｎ型拡散 ３１５、３１６ Ｐ型拡散 ３２５、３２６ インバータ ４０１ Ｉ／Ｏセル領域 ４０２ 内部セル領域
０３ 基本セル列 １０４、１０５、１０６、２０４、２０５、２０６、３
０３、４０４、５０１ＮＷＥＬ １０７、１０８、１０９、２０７、２０８、２０９、３
０４、４０５、５０２ＰＷＥＬ １１０、１１１、１１２、１１３、１１４、１１５、２
１０、２１１、２１２、２１３、２１４、２１５、３１
７、３１８、３１９、３２０、３２１、３２２、３２
３、３２４ コンタクト ３０１、３０２ 基本セル ３０５、３０６、３０７、３０８、５０３、５０４ Ｐ
ｃｈトランジスタ ３０９、３１０、３１１、３１２、５０５、５０６ Ｎ
ｃｈトランジスタ ３１３、３１４ Ｎ型拡散 ３１５、３１６ Ｐ型拡散 ３２５、３２６ インバータ ４０１ Ｉ／Ｏセル領域 ４０２ 内部セル領域
Claims (2)
- 【請求項１】ゲートアレイの内部セル領域において、論
理回路を構成する基本セル列と、複数の異なる電源系と
からなり、前記セル列に供給される電源が前記電源系の
中で最高電位の電源系である事を特徴とする多電源ゲー
トアレイ。 - 【請求項２】前記基本セル列を構成する基本セルにおい
て、前記複数の異なる電源系が同一基本セル上に配線さ
れる事を特徴とする多電源ゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30315295A JPH09148443A (ja) | 1995-11-21 | 1995-11-21 | 多電源ゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30315295A JPH09148443A (ja) | 1995-11-21 | 1995-11-21 | 多電源ゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148443A true JPH09148443A (ja) | 1997-06-06 |
Family
ID=17917511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30315295A Withdrawn JPH09148443A (ja) | 1995-11-21 | 1995-11-21 | 多電源ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148443A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6396087B1 (en) | 1999-11-18 | 2002-05-28 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| US6690073B2 (en) * | 2000-03-27 | 2004-02-10 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit making use of standard cells |
-
1995
- 1995-11-21 JP JP30315295A patent/JPH09148443A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6396087B1 (en) | 1999-11-18 | 2002-05-28 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| US6690073B2 (en) * | 2000-03-27 | 2004-02-10 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit making use of standard cells |
| US6885071B2 (en) | 2000-03-27 | 2005-04-26 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit making use of standard cells |
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Legal Events
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| A977 | Report on retrieval |
Effective date: 20031201 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031209 |
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| A761 | Written withdrawal of application |
Effective date: 20040209 Free format text: JAPANESE INTERMEDIATE CODE: A761 |