JPH0629492A - 半導体装置のレイアウト方法 - Google Patents

Abstract

(57)【要約】 【目的】 スタティック型ＲＡＭ等の製造プロセスを複
雑化することなく、メモリアレイにおけるメモリセル及
びビット線等のレイアウトピッチを縮小し、スタティッ
ク型ＲＡＭ等のチップ面積を削減する。 【構成】 スタティック型ＲＡＭ等のメモリセルＭＣｐ
ｑを構成する負荷ＭＯＳＦＥＴＱ１のドレイン領域Ｄ１
となるＰ型拡散層ＰＤ１ならびにそのゲートとなるゲー
ト層ＦＧ２のように、例えば絶縁膜ＩＳ２をはさんで形
成される複数層の電導層を、実質的に第１層のアルミニ
ウム配線層ＡＬ１２等からなる比較的大きなコンタクト
を介して直接結合する。これにより、いわゆるドッグボ
ーン等の一対のコンタクトを形成するための合わせ余裕
を必要とすることなく、しかも絶縁膜ＩＳ２等に開口部
を設けるためのフォトマスク及びプロセスの追加を必要
とすることなく、複数層の電導層を直接結合することが
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置のレイア
ウト方法に関し、例えば、スタティック型ＲＡＭ（ラン
ダムアクセスメモリ）等のメモリアレイにおけるメモリ
セルのレイアウトに利用して特に有効な技術に関するも
のである。

【０００２】

【従来の技術】一対のＣＭＯＳ（相補型ＭＯＳ）が交差
結合されてなるラッチ回路と、このラッチ回路の非反転
及び反転入出力ノードと対応する相補ビット線の非反転
又は反転信号線との間に設けられる一対の制御ＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）とを含むいわゆる６ＭＯＳ
ＦＥＴ型のメモリセルがある。また、このようなメモリ
セルが格子状に配置されてなるメモリアレイを基本構成
とするスタティック型ＲＡＭがある。

【０００３】スタティック型ＲＡＭについては、例え
ば、特開昭６１−１３４９８５公報等に記載されてい
る。

【０００４】

【発明が解決しようとする課題】上記に記載されるよう
な従来のスタティック型ＲＡＭ等において、例えばメモ
リセルを構成するＭＯＳＦＥＴＱ１のドレインとなるＰ
型拡散層ＰＤ１とＭＯＳＦＥＴＱ２等のゲートとなるゲ
ート層ＦＧ２との間の結合は、図５及び図６に例示され
るように、いわゆるドッグボーンと呼ばれる例えば第１
層のアルミニウム配線層ＡＬ１Ｃと対応する一対のコン
タクトとを介して行われる。そして、これらのコンタク
トは、製造工程におけるフォトマスクの合わせ余裕にみ
あって、所定の距離をおいて配置されることが必要とさ
れる。その結果、メモリセル及びビット線等のレイアウ
トピッチが大きくなり、スタティック型ＲＡＭ等のチッ
プ面積が増大するという問題が生じる。これに対処する
ため、例えばＰ型拡散層ＰＤ１とゲート層ＦＧ２とを直
接結合する方法も考えられるが、この方法を採った場
合、ゲート層ＦＧ２の下層に形成される絶縁膜ＩＳ２等
を部分的に開口する必要が生じ、そのためのフォトマス
ク及びプロセスの追加が必要となる。

【０００５】この発明の目的は、フォトマスク及びプロ
セスを追加することなく、複数層の電導層を直接結合し
うるレイアウト方法を提供することにある。この発明の
他の目的は、スタティック型ＲＡＭ等のメモリアレイに
おけるメモリセル及びビット線等のレイアウトピッチを
縮小し、そのチップ面積を削減することにある。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、スタティック型ＲＡＭ等のメ
モリセルを構成するＭＯＳＦＥＴ等の拡散層及びゲート
層のように、絶縁膜をはさんで形成される複数層の電導
層を比較的大きな共通のコンタクトを介して直接結合す
る。

【０００７】

【作用】上記手段によれば、いわゆるドッグボーン等の
一対のコンタクトを形成するための合わせ余裕を必要と
することなく、しかも絶縁膜に開口部を設けるためのフ
ォトマスク及びプロセスの追加を必要とすることなく、
複数層の電導層を直接結合することができる。これによ
り、ゲート層を積極的に配線手段として利用し、例えば
Ｎウェル領域に形成されるＰチャンネルＭＯＳＦＥＴと
Ｎウェル領域外に形成されるＮチャンネルＭＯＳＦＥＴ
等との結合に供することができる。これらの結果、スタ
ティック型ＲＡＭ等の製造プロセスを複雑化することな
く、メモリアレイにおけるメモリセル及びビット線等の
レイアウトピッチを縮小し、スタティック型ＲＡＭ等の
チップ面積を削減することができる。

【０００８】

【実施例】図１には、この発明が適用されたスタティッ
ク型ＲＡＭの一実施例のブロック図が示されている。ま
た、図２には、図１のスタティック型ＲＡＭに含まれる
メモリアレイＭＡＲＹの部分的な回路図が示され、図３
及び図４には、図２のメモリアレイＭＡＲＹに含まれる
メモリセルの一実施例の配置図ならびにＡ−Ｂ断面構造
図がそれぞれ示されている。これらの図をもとに、この
実施例のスタティック型ＲＡＭの構成及び動作ならびに
レイアウトの概要とその特徴について説明する。なお、
図２の回路素子ならびに図１の各ブロックを構成する回
路素子は、公知のＣＭＯＳ集積回路の製造技術によっ
て、単結晶シリコンのような１個の半導体基板上に形成
される。図２において、そのチャンネル（バックゲー
ト）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型
であって、矢印の付されないＮチャンネルＭＯＳＦＥＴ
と区別して示される。

【０００９】図１において、この実施例のスタティック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成とする。メモリアレ
イＭＡＲＹは、図２に示されるように、同図の水平方向
に平行して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍ
と、垂直方向に平行して配置されるｎ＋１組の相補ビッ
ト線Ｂ０＊〜Ｂｎ＊（ここで、例えば非反転ビット線Ｂ
０と反転ビット線Ｂ０Ｂをあわせて相補ビット線Ｂ０＊
のように＊を付して表す。以下同様）とを含む。これら
のワード線及び相補ビット線の交点には、（ｍ＋１）×
（ｎ＋１）個のスタティック型メモリセルＭＣが格子状
に配置される。

【００１０】メモリアレイＭＡＲＹを構成するメモリセ
ルＭＣのそれぞれは、図２に示されるように、いわゆる
６ＭＯＳＦＥＴ型のメモリセルとされ、ＰチャンネルＭ
ＯＳＦＥＴＱ１及びＮチャンネルＭＯＳＦＥＴＱ１１な
らびにＰチャンネルＭＯＳＦＥＴＱ２及びＮチャンネル
ＭＯＳＦＥＴＱ１２からなる一対のＣＭＯＳインバータ
回路を含む。これらのインバータ回路は、その入力端子
及び出力端子が互いに交差結合されることで、メモリア
レイＭＡＲＹの記憶素子となるラッチ回路を構成する。
なお、ＭＯＳＦＥＴＱ１１及びＱ１２は、いわゆる駆動
ＭＯＳＦＥＴとされ、ＭＯＳＦＥＴＱ１及びＱ２は、い
わゆる負荷ＭＯＳＦＥＴとされる。各メモリセルを構成
するラッチ回路の非反転入出力ノードは、Ｎチャンネル
型の制御ＭＯＳＦＥＴＱ１３を介して対応する相補ビッ
ト線Ｂ０＊〜Ｂｎ＊の非反転信号線にそれぞれ結合さ
れ、その反転入出力ノードは、Ｎチャンネル型の制御Ｍ
ＯＳＦＥＴＱ１４を介して対応する相補ビット線Ｂ０＊
〜Ｂｎ＊の反転信号線にそれぞれ結合される。これらの
制御ＭＯＳＦＥＴＱ１３及びＱ１４のゲートは、対応す
るワード線Ｗ０〜Ｗｍにそれぞれ共通結合される。

【００１１】この実施例において、メモリアレイＭＡＲ
Ｙを構成するメモリセルＭＣは、図３のメモリセルＭＣ
ｐｑ（ここで、ワード線Ｗｐと相補ビット線Ｂｑ＊の交
点に配置されるメモリセルをＭＣｐｑと称する）に代表
して示されるように、いわゆる縦長にレイアウトされ
る。メモリセルＭＣｐｑ等を構成する６個のＭＯＳＦＥ
Ｔのうち、Ｐチャンネル型の負荷ＭＯＳＦＥＴＱ１及び
Ｑ２は、図４のＭＯＳＦＥＴＱ１に代表して示されるよ
うに、Ｐ型半導体基板ＰＳＵＢ面上のＮウェル領域ＮＷ
ＥＬＬに形成されたＰ型拡散層ＰＤ１及びＰＤ２をその
ドレイン及びソース領域とし、これらの拡散層の上層に
所定の絶縁膜ＩＳ１又はＩＳ２をはさんで形成されたゲ
ート層ＦＧ１及びＦＧ２をそのゲートとする。同様に、
Ｎチャンネル型のＭＯＳＦＥＴＱ１１〜Ｑ１４は、Ｐ型
半導体基板ＰＳＵＢ面上に直接形成されたＮ型拡散層Ｎ
Ｄ１〜ＮＤ３をそのドレイン及びソース領域とし、これ
らの拡散層の上層に所定の絶縁膜をはさんで形成された
ゲート層ＦＧ１及びＦＧ２ならびにワード線Ｗｐをその
ゲートとする。ゲート層ＦＧ１〜ＦＧ２ならびにワード
線Ｗｐは、ポリシリコン又はポリサイドにより形成され
る。

【００１２】Ｐ型半導体基板ＰＳＵＢの上層には、特に
制限されないが、３層のアルミニウム配線層が用意され
る。このうち、第１層のアルミニウム配線層は、主に素
子間結合に供され、第２層及び第３層のアルミニウム配
線層は、それぞれ電源電圧供給線ＶＤＤ及び接地電位供
給線ＶＳＳあるいは相補ビット線Ｂｑ＊等として供され
る。すなわち、ＭＯＳＦＥＴＱ１のソース領域Ｓ１は、
図４に例示されるように、対応するコンタクトを介して
第１層のアルミニウム配線層ＡＬ１１に結合され、さら
に対応するスルーホールを介して第２層のアルミニウム
配線層ＡＬ２１つまりは電源電圧供給線ＶＤＤに結合さ
れる。一方、ＭＯＳＦＥＴＱ１のドレイン領域Ｄ１は、
比較的大きなコンタクトを介して第１層のアルミニウム
配線層ＡＬ１２に結合され、このアルミニウム配線層Ａ
Ｌ１２を介してゲート層ＦＧ２と直接結合される。つま
り、この実施例のスタティック型ＲＡＭでは、絶縁膜Ｉ
Ｓ２等をはさんで形成される二つの電導層すなわちＰ型
拡散層ＰＤ１及びゲート層ＦＧ２等が、共通のコンタク
トを介して直接結合され、これらのＰ型拡散層ＰＤ１及
びゲート層ＦＧ２等には、このコンタクトを形成するた
めの若干のスペースが追加される。第１層のアルミニウ
ム配線層ＡＬ１１及びＡＬ１２ならびに第２層のアルミ
ニウム配線層ＡＬ２１等の上層には、非反転ビット線Ｂ
ｑ又は反転ビット線ＢｑＢとなる第３層のアルミニウム
配線層が設けられる。

【００１３】同様に、Ｐ型拡散層ＰＤ２からなるＭＯＳ
ＦＥＴＱ２のソース領域は、対応するコンタクトを介し
て第１層のアルミニウム配線層ＡＬ１４に結合され、さ
らに対応するスルーホールを介して上記電源電圧供給線
ＶＤＤに結合される。また、やはりＰ型拡散層ＰＤ２か
らなるＭＯＳＦＥＴＱ２のドレイン領域は、比較的大き
なコンタクトと第１層のアルミニウム配線層ＡＬ１３を
介して、ＭＯＳＦＥＴＱ１のゲートとなるゲート層ＦＧ
１に直接結合される。

【００１４】ゲート層ＦＧ１は、図３の下方に延長され
て駆動ＭＯＳＦＥＴＱ１１のゲートとなり、さらに比較
的大きなコンタクトと第１層のアルミニウム配線層ＡＬ
１７を介して、駆動ＭＯＳＦＥＴＱ１２のドレイン領域
つまりは制御ＭＯＳＦＥＴＱ１４のソース領域となるＮ
型拡散層ＮＤ２に直接結合される。駆動ＭＯＳＦＥＴＱ
１２のソース領域は、対応するコンタクトを介して第１
層のアルミニウム配線層ＡＬ１８に結合され、さらに対
応するスルーホールを介して接地電位供給線ＶＳＳに結
合される。また、制御ＭＯＳＦＥＴＱ１４のドレイン領
域は、対応するコンタクトを介して第１層のアルミニウ
ム配線層ＡＬ１９に結合される。このアルミニウム配線
層ＡＬ１９は、対応するスルーホールを介して第２層の
アルミニウム配線層ＡＬ２３に結合され、さらに対応す
るスルーホールＢを介して第３層のアルミニウム配線層
つまりは非反転ビット線Ｂｑに結合される。制御ＭＯＳ
ＦＥＴ１３及びＱ１４のゲートは、前述のように、図３
の水平方向に延長されたワード線Ｗｐによって構成され
る。

【００１５】一方、負荷ＭＯＳＦＥＴＱ２のゲートとな
るゲート層ＦＧ２は、図３の下方に延長されて駆動ＭＯ
ＳＦＥＴＱ１２のゲートとなり、さらに比較的大きなコ
ンタクトと第１層のアルミニウム配線層ＡＬ１６又はＡ
Ｌ１Ａを介して、駆動ＭＯＳＦＥＴＱ１１のドレイン領
域となるＮ型拡散層ＮＤ１ならびに制御ＭＯＳＦＥＴＱ
１３のソース領域となるＮ型拡散層ＮＤ３にそれぞれ直
接結合される。駆動ＭＯＳＦＥＴＱ１１のソース領域は
対応するコンタクトを介して第１層のアルミニウム配線
層ＡＬ１５に結合され、さらに対応するスルーホールを
介して接地電位供給線ＶＳＳに結合される。また、制御
ＭＯＳＦＥＴＱ１３のドレイン領域は対応するコンタク
トを介して第１層のアルミニウム配線層ＡＬ１３に結合
される。このアルミニウム配線層ＡＬ１３は、対応する
スルーホールを介して第２層のアルミニウム配線層ＡＬ
２４に結合され、さらに対応するスルーホールＢを介し
て第３層のアルミニウム配線層つまりは反転ビット線Ｂ
ｑＢに結合される。

【００１６】このように、この実施例のスタティック型
ＲＡＭでは、メモリセルを構成するＭＯＳＦＥＴＱ１，
Ｑ２，Ｑ１１，Ｑ１２，Ｑ１３及びＱ１４のドレイン又
はソース領域となる拡散層と、これらの拡散層の上層に
絶縁膜をはさんで形成されるゲート層とが、比較的大き
なコンタクトを介して直接結合される。また、この直接
結合技術を用いることで、ゲート層ＦＧ１及びＦＧ２等
が積極的に配線手段として利用され、これらのゲート層
を介して、例えばＮウェル領域ＮＷＥＬＬに形成される
ＰチャンネルＭＯＳＦＥＴＱ１及びＱ２とＮウェル領域
の外側に形成されるＮチャンネルＭＯＳＦＥＴＱ１１〜
Ｑ１４とが結合される。そして、直接結合に関する拡散
層及びゲート層には、結合のためのやや大きなスペース
が設けられるものの、絶縁膜に開口部を設けるためのフ
ォトマスク及びプロセスやドッグボーン等の結合手段は
不必要となる。これらの結果、この実施例のスタティッ
ク型ＲＡＭでは、その製造プロセスを複雑化させること
なく、メモリアレイＭＡＲＹを構成するメモリセルなら
びにビット線等のレイアウトピッチを縮小し、そのチッ
プ面積を削減することができるものである。また、メモ
リセル及びビット線等のレイアウトピッチが縮小された
ことで、メモリセル及びビット線等のレイアウトピッチ
と周辺回路の論理部における信号線のレイアウトピッチ
とがほぼ同一のピッチとなり、レイアウト設計の効率化
が図られるものとなる。

【００１７】図１及び図２の説明に戻ろう。メモリアレ
イＭＡＲＹを構成するワード線Ｗ０〜Ｗｍは、Ｘアドレ
スデコーダＸＤに結合され、択一的に選択状態とされ
る。ＸアドレスデコーダＸＤには、Ｘアドレスバッファ
ＸＢからｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが
供給され、さらにタイミング発生回路ＴＧから内部制御
信号ＣＥが供給される。また、ＸアドレスバッファＸＢ
には、外部端子ＡＸ０〜ＡＸｉを介してＸアドレス信号
ＡＸ０〜ＡＸｉが供給される。ここで、内部制御信号Ｃ
Ｅは、通常ロウレベルとされ、スタティック型ＲＡＭが
選択状態とされるとき所定のタイミングでハイレベルと
される。

【００１８】ＸアドレスバッファＸＢは、スタティック
型ＲＡＭが選択状態とされるとき、外部端子ＡＸ０〜Ａ
Ｘｉを介して供給されるＸアドレス信号ＡＸ０〜ＡＸｉ
を取り込み、保持する。そして、これらのＸアドレス信
号をもとに内部アドレス信号Ｘ０〜Ｘｉを形成して、Ｘ
アドレスデコーダＸＤに供給する。Ｘアドレスデコーダ
ＸＤは、内部制御信号ＣＥがハイレベルとされることで
選択的に動作状態とされ、内部アドレス信号Ｘ０〜Ｘｉ
をデコードして、メモリアレイＭＡＲＹの対応するワー
ド線Ｗ０〜Ｗｍを択一的にハイレベルとする。

【００１９】次に、メモリアレイＭＡＲＹを構成する相
補ビット線Ｂ０＊〜Ｂｎ＊は、その一方において、２対
のＰチャンネルＭＯＳＦＥＴＱ３及びＱ４ならびにＱ５
及びＱ６を介して電源電圧ＶＤＤに結合され、その他方
において、図示されないＹスイッチ回路ＹＳの対応する
スイッチＭＯＳＦＥＴに結合される。このうち、ＭＯＳ
ＦＥＴＱ３及びＱ４は、比較的小さなサイズをもって形
成され、そのゲートが電源電圧ＶＥＥに結合されること
で定常的にオン状態とされる。また、ＭＯＳＦＥＴＱ５
及びＱ６は、比較的大きなサイズをもって形成され、そ
のゲートには内部制御信号ＷＧが共通に供給される。こ
こで、内部制御信号ＷＧは、通常ロウレベルとされ、ス
タティック型ＲＡＭが書き込みモードで選択状態とされ
るとき、所定のタイミングでハイレベルとされる。

【００２０】スタティック型ＲＡＭが非選択状態とされ
あるいは読み出しモードで選択状態とされるとき、メモ
リアレイＭＡＲＹでは、内部制御信号ＷＧがロウレベル
とされ、ＭＯＳＦＥＴＱ３〜Ｑ６が一斉にオン状態とな
る。このため、相補ビット線Ｂ０＊〜Ｂｎ＊の非反転及
び反転信号線は、電源電圧ＶＤＤのようなハイレベルに
プリチャージされる。一方、スタティック型ＲＡＭが書
き込みモードで選択状態とされ内部制御信号ＷＧがハイ
レベルとされると、比較的大きなコンダクタンスを有す
るＭＯＳＦＥＴＱ５及びＱ６がオフ状態となる。このと
き、相補ビット線Ｂ０＊〜Ｂｎ＊には、ライトアンプＷ
ＡからＹスイッチ回路ＹＳを介してフルスィングの書き
込み信号が供給されるが、ＭＯＳＦＥＴＱ５及びＱ６が
オフ状態とされるため、相補ビット線Ｂ０＊〜Ｂｎ＊の
非反転及び反転信号線のレベルは上記書き込み信号に従
って高速裏に変化されるものとなる。

【００２１】Ｙスイッチ回路ＹＳは、メモリアレイＭＡ
ＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊に対応して設けられ
るｎ＋１対のスイッチＭＯＳＦＥＴを含む。各対のスイ
ッチＭＯＳＦＥＴのゲートはそれぞれ共通結合され、Ｙ
アドレスデコーダＹＤから対応するビット線選択信号が
供給される。Ｙスイッチ回路ＹＳの各対のスイッチＭＯ
ＳＦＥＴは、対応するビット線選択信号がハイレベルと
されることで選択的にオン状態となり、メモリアレイＭ
ＡＲＹの対応する相補ビット線Ｂ０＊〜Ｂｎ＊とコモン
ＩＯ線ＩＯ＊とを選択的に接続する。

【００２２】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｊ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｊが供給され、タイミング発生回路ＴＧから上記内
部制御信号ＣＥが供給される。また、Ｙアドレスバッフ
ァＹＢには、外部端子ＡＹ０〜ＡＹｊを介してＹアドレ
ス信号ＡＹ０〜ＡＹｊが供給される。

【００２３】ＹアドレスバッファＹＢは、スタティック
型ＲＡＭが選択状態とされるとき、外部端子ＡＹ０〜Ａ
Ｙｊを介して供給されるＹアドレス信号ＡＹ０〜ＡＹｊ
を取り込み、保持する。そして、これらのＹアドレス信
号をもとに内部アドレス信号Ｙ０〜Ｙｊを形成して、Ｙ
アドレスデコーダＹＤに供給する。Ｙアドレスデコーダ
ＹＤは、内部制御信号ＣＥがハイレベルとされることで
選択的に動作状態とされ、内部アドレス信号Ｙ０〜Ｙｊ
をデコードして、対応する上記ビット線選択信号を択一
的にハイレベルとする。

【００２４】コモンＩＯ線ＩＯ＊は、ライトアンプＷＡ
の出力端子に結合されるとともに、センスアンプＳＡの
入力端子に結合される。ライトアンプＷＡの入力端子
は、データ入力バッファＩＢの出力端子に結合され、デ
ータ入力バッファＩＢの入力端子はデータ入力端子ＤＩ
に結合される。一方、センスアンプＳＡの出力端子は、
データ出力バッファＯＢの入力端子に結合され、データ
出力バッファＯＢの出力端子はデータ出力端子ＤＯに結
合される。ライトアンプＷＡには、タイミング発生回路
ＴＧから内部制御信号ＷＥが供給される。また、センス
アンプＳＡには、タイミング発生回路ＴＧから内部制御
信号ＳＡが供給され、データ出力バッファＯＢには、内
部制御信号ＯＥが供給される。ここで、内部制御信号Ｗ
Ｅは、スタティック型ＲＡＭが書き込みモードで選択状
態とされるとき、所定のタイミングで一時的にハイレベ
ルとされる。また、内部制御信号ＳＡ及びＯＥは、スタ
ティック型ＲＡＭが読み出しモードで選択状態とされる
とき、それぞれ所定のタイミングでハイレベルとされ
る。

【００２５】データ入力バッファＩＢは、スタティック
型ＲＡＭが書き込みモードで選択状態とされるとき、デ
ータ入力端子ＤＩを介して供給される書き込みデータを
もとに所定の相補書き込み信号を形成し、ライトアンプ
ＷＡに伝達する。ライトアンプＷＡは、スタティック型
ＲＡＭが書き込みモードで選択状態とされ上記内部制御
信号ＷＥがハイレベルとされることで、選択的に動作状
態とされる。この動作状態おいて、ライトアンプＷＡ
は、上記相補書き込み信号に従った書き込み電流を形成
し、コモンＩＯ線ＩＯ＊を介してメモリアレイＭＡＲＹ
の選択されたメモリセルＭＣに供給する。

【００２６】一方、センスアンプＳＡは、スタティック
型ＲＡＭが読み出しモードで選択状態とされ上記内部制
御信号ＳＡがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、センスアンプＳ
Ａは、メモリアレイＭＡＲＹの選択されたメモリセルＭ
ＣからコモンＩＯ線ＩＯ＊を介して伝達される読み出し
信号を増幅して、データ出力バッファＯＢに伝達する。
データ出力バッファＯＢは、内部制御信号ＯＥがハイレ
ベルとされることで選択的に動作状態とされ、センスア
ンプＳＡを介して伝達される上記読み出し信号をデータ
出力端子ＤＯを介して外部に送出する。

【００２７】タイミング発生回路ＴＧは、外部から制御
信号として供給されるチップイネーブル信号ＣＥＢ及び
ライトイネーブル信号ＷＥＢをもとに、上記各種の内部
制御信号を形成し、スタティック型ＲＡＭの各部に供給
する。

【００２８】以上の本実施例に示されるように、この発
明をスタティック型ＲＡＭ等の半導体装置のメモリアレ
イにおけるメモリセル等のレイアウトに適用すること
で、次のような作用効果を得ることができる。すなわ
ち、 （１）スタティック型ＲＡＭ等のメモリセルを構成する
ＭＯＳＦＥＴ等の拡散層及びゲート層のように、絶縁膜
をはさんで形成される複数層の電導層を比較的大きな共
通のコンタクトを介して直接結合することで、いわゆる
ドッグボーン等の一対のコンタクトを形成するための合
わせ余裕を必要とすることなく、しかも絶縁膜に開口部
を設けるためのフォトマスク及びプロセスの追加を必要
とすることなく、複数層の電導層を直接結合できるとい
う効果が得られる。 （２）上記（１）項により、ゲート層を積極的に配線手
段として利用し、例えばＮウェル領域に形成されるＰチ
ャンネルＭＯＳＦＥＴとＮウェル領域外に形成されるＮ
チャンネルＭＯＳＦＥＴ等との結合に用いることができ
るという効果が得られる。 （３）上記（１）項及び（２）項により、メモリアレイ
におけるメモリセル及びビット線等のレイアウトピッチ
と周辺回路の論理部における信号線のレイアウトピッチ
とをほぼ同一のピッチとし、スタティック型ＲＡＭ等の
レイアウト設計を効率化できるという効果が得られる。 （４）上記（１）項〜（３）項により、スタティック型
ＲＡＭ等の製造プロセスを複雑化することなく、メモリ
アレイにおけるメモリセル及びビット線等のレイアウト
ピッチを縮小し、スタティック型ＲＡＭのチップ面積を
削減することができるという効果が得られる。

【００２９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
図１において、スタティック型ＲＡＭを構成するメモリ
アレイＭＡＲＹは、複数のサブメモリアレイ又はメモリ
マットに分割することができる。また、スタティック型
ＲＡＭは、複数ビットの記憶データを同時に入力又は出
力するいわゆる多ビット構成とされるものであってもよ
いし、そのブロック構成はこの実施例による制約を受け
ない。図２において、メモリアレイＭＡＲＹを構成する
メモリセルＭＣは、ＰチャンネルＭＯＳＦＥＴＱ１及び
Ｑ２に代えて高抵抗負荷を用いるものであってもよい。
また、メモリアレイＭＡＲＹの具体的構成や電源電圧の
極性ならびにＭＯＳＦＥＴ及びトランジスタの導電型
等、種々の実施形態を採りうる。図３及び図４におい
て、スタティック型ＲＡＭには、２層あるいは４層以上
のアルミニウム配線層を用意できるし、各配線層として
第何層のアルミニウム配線層を用いるかは、この実施例
による制約を受けない。図３及び図４では、拡散層とゲ
ート層を直接結合するためのアルミニウム配線層が、単
にコンタクトを形成するためにのみ用いられているが、
これらのアルミニウム配線層を必要に応じて延長し、配
線手段として用いることもできる。アルミニウム配線層
が、他の同様な金属配線層に置き換えうるものであるこ
とは言うまでもない。

【００３０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるスタテ
ィック型ＲＡＭのメモリアレイにおけるメモリセルのレ
イアウトに適用した場合について説明したが、それに限
定されるものではなく、例えば、スタティック型ＲＡＭ
の周辺回路における論理回路及び信号線のレイアウトや
同様なメモリセルを基本構成とする他の各種の半導体記
憶装置ならびにゲートアレイ集積回路等の論理集積回路
装置等におけるレイアウトにも適用できる。本発明は、
少なくとも複数層の電導層間における結合を必要とする
半導体装置ならびにそのレイアウトに広く適用できる。

【００３１】

【発明の効果】スタティック型ＲＡＭ等のメモリセルを
構成するＭＯＳＦＥＴの拡散層及びゲート層のように、
絶縁膜をはさんで形成される複数層の電導層を比較的大
きな共通のコンタクトを介して直接結合することで、い
わゆるドッグボーン等の一対のコンタクトを形成するた
めの合わせ余裕を必要とすることなく、しかも絶縁膜に
開口部を設けるためのフォトマスク及びプロセスの追加
を必要とすることなく、複数層の電導層を直接結合でき
る。これにより、ゲート層を積極的に配線手段として利
用し、例えばＮウェル領域に形成されるＰチャンネルＭ
ＯＳＦＥＴとＮウェル領域外に形成されるＮチャンネル
ＭＯＳＦＥＴとを結合することができる。これらの結
果、スタティック型ＲＡＭ等の製造プロセスを複雑化す
ることなく、メモリアレイにおけるメモリセル及びビッ
ト線等のレイアウトピッチを縮小し、スタティック型Ｒ
ＡＭ等のチップ面積を削減することができる。

【図面の簡単な説明】

【図１】この発明が適用されたスタティック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のスタティック型ＲＡＭに含まれるメモリ
アレイの一実施例を示す部分的な回路図である。

【図３】図２のメモリアレイに含まれるメモリセルの一
実施例を示す配置図である。

【図４】図３のメモリセルの一実施例を示すＡ−Ｂ断面
構造図である。

【図５】従来のスタティック型ＲＡＭのメモリアレイに
含まれるメモリセルの一例を示す部分的な配置図であ
る。

【図６】図５のメモリセルの一例を示すＣ−Ｄ断面構造
図である。

【符号の説明】

ＳＲＡＭ・・・スタティック型ＲＡＭ、ＭＡＲＹ・・・
メモリアレイ、ＸＤ・・・Ｘアドレスデコーダ、ＸＢ・
・・Ｘアドレスバッファ、ＹＳ・・・Ｙスイッチ回路、
ＹＤ・・・Ｙアドレスデコーダ、ＹＢ・・・Ｙアドレス
バッファ、ＷＡ・・・ライトアンプ、ＳＡ・・・センス
アンプ、ＩＢ・・・データ入力バッファ、ＯＢ・・・デ
ータ出力バッファ、ＴＧ・・・タイミング発生回路。Ｍ
Ｃ・・・メモリセル、Ｗ０〜Ｗｍ・・・ワード線、Ｂ０
＊〜Ｂｎ＊・・・相補ビット線、Ｑ１〜Ｑ６・・・Ｐチ
ャンネルＭＯＳＦＥＴ、Ｑ１１〜Ｑ１４・・・Ｎチャン
ネルＭＯＳＦＥＴ。ＭＣｐｑ・・・メモリセル、Ｗｐ・
・・ワード線（ゲート層）、Ｂｑ，ＢｑＢ・・・相補ビ
ット線（第２層のアルミニウム配線層）、ＮＤ１〜ＮＤ
３・・・Ｎ型拡散層、ＰＤ１〜ＰＤ２・・・Ｐ型拡散
層、ＮＷＥＬＬ・・・Ｎウェル領域、ＦＧ１〜ＦＧ２・
・・ゲート層、ＡＬ１１〜ＡＬ１Ｃ・・・第１層のアル
ミニウム配線層、ＡＬ２１〜ＡＬ２４・・・第２層のア
ルミニウム配線層。ＰＳＵＢ・・・Ｐ型半導体基板、Ｓ
１１・・・ソース領域、Ｄ１１・・・ドレイン領域、Ｉ
Ｓ１〜ＩＳ２・・・絶縁膜。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 絶縁膜をはさんで形成される複数層の電
   導層を共通のコンタクトを介して結合することを特徴と
   する半導体装置のレイアウト方法。
2. 【請求項２】 上記電導層の一つは拡散層であり、その
   他の一つはゲート層であることを特徴とする請求項１の
   半導体装置のレイアウト方法。
3. 【請求項３】 上記ゲート層は、ポリシリコン又はポリ
   サイドによって形成されることを特徴とする請求項２の
   半導体装置のレイアウト方法。
4. 【請求項４】 上記半導体装置は、６ＭＯＳＦＥＴ型の
   メモリセルが格子状に配置されてなるメモリアレイを備
   えるスタティック型ＲＡＭであって、上記拡散層は、上
   記メモリセルを構成するＭＯＳＦＥＴのソース又はドレ
   イン領域となり、上記ゲート層は、そのゲートとなるも
   のであることを特徴とする請求項１，請求項２又は請求
   項３の半導体装置のレイアウト方法。
5. 【請求項５】 上記スタティック型ＲＡＭのメモリアレ
   イを構成するビット線のレイアウトピッチは、その周辺
   回路を含む論理部における信号線のレイアウトピッチと
   ほぼ同一ピッチとされることを特徴とする請求項１，請
   求項２，請求項３又は請求項４の半導体装置のレイアウ
   ト方法。
6. 【請求項６】 上記ゲート層は、ＰチャンネルＭＯＳＦ
   ＥＴが形成されるＰ型の拡散層とＮチャンネルＭＯＳＦ
   ＥＴが形成されるＮ型の拡散層とを結合するために用い
   られるものであることを特徴とする請求項１，請求項
   ２，請求項３，請求項４又は請求項５の半導体装置のレ
   イアウト方法。