JPH05299621A - 半導体メモリ装置およびゲートアレイ装置 - Google Patents
半導体メモリ装置およびゲートアレイ装置Info
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- JPH05299621A JPH05299621A JP4099272A JP9927292A JPH05299621A JP H05299621 A JPH05299621 A JP H05299621A JP 4099272 A JP4099272 A JP 4099272A JP 9927292 A JP9927292 A JP 9927292A JP H05299621 A JPH05299621 A JP H05299621A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Abstract
(57)【要約】
【構成】 デュアルポートＲＡＭのための改善されたメ
モリセル回路およびそのレイアウトが開示される。メモ
リセル回路は、同数のＰＭＯＳトランジスタおよびＮＭ
ＯＳトランジスタによって構成される。 【効果】 ゲートアレイ内の基本セル領域、すなわちｐ
型拡散領域７ａおよびｎ型拡散領域７ｂが有効に使用さ
れ得る。したがって、集積度が向上させる。
モリセル回路およびそのレイアウトが開示される。メモ
リセル回路は、同数のＰＭＯＳトランジスタおよびＮＭ
ＯＳトランジスタによって構成される。 【効果】 ゲートアレイ内の基本セル領域、すなわちｐ
型拡散領域７ａおよびｎ型拡散領域７ｂが有効に使用さ
れ得る。したがって、集積度が向上させる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリ装置お
よびゲートアレイ装置に関し、特に、相反する導電型の
電界効果素子を形成するための２つの素子領域上に形成
されたデュアルポート用メモリセルアレイを備えた半導
体メモリ装置およびゲートアレイ装置に関する。
よびゲートアレイ装置に関し、特に、相反する導電型の
電界効果素子を形成するための２つの素子領域上に形成
されたデュアルポート用メモリセルアレイを備えた半導
体メモリ装置およびゲートアレイ装置に関する。
【０００２】
【従来の技術】ゲートアレイは、様々なカスタムＬＳＩ
の中で最も有用な論理ＬＳＩの１つとして広く知られ
る。ゲートアレイが様々な論理回路を構成するのにしば
しば用いられる理由は、半導体基板上に形成されたトラ
ンジスタ，ダイオードなどの基本セルに、ユーザの要求
に従って配線を施すことにより、所望の論理ＬＳＩが容
易に、すなわち安価に得られるからである。
の中で最も有用な論理ＬＳＩの１つとして広く知られ
る。ゲートアレイが様々な論理回路を構成するのにしば
しば用いられる理由は、半導体基板上に形成されたトラ
ンジスタ，ダイオードなどの基本セルに、ユーザの要求
に従って配線を施すことにより、所望の論理ＬＳＩが容
易に、すなわち安価に得られるからである。
【０００３】しかしながら、大規模な論理回路が必要な
場合では、ゲートアレイによって処理される信号を一時
的にストアするためのメモリ回路を設ける必要がある。
メモリ回路をゲートアレイの外部に設けることは、アク
セスによる遅延時間が増加されるので好ましくない。し
たがって、同一のチップ内、すなわちゲートアレイ内に
メモリ回路を設けることにより、論理回路の高速化が図
られている。
場合では、ゲートアレイによって処理される信号を一時
的にストアするためのメモリ回路を設ける必要がある。
メモリ回路をゲートアレイの外部に設けることは、アク
セスによる遅延時間が増加されるので好ましくない。し
たがって、同一のチップ内、すなわちゲートアレイ内に
メモリ回路を設けることにより、論理回路の高速化が図
られている。
【０００４】ＲＡＭがゲートアレイ内に設けられる１つ
の例では、ゲートアレイ内に予め準備されている基本セ
ルによりＲＡＭ回路が構成される。すなわち、ＲＡＭを
構成するのに必要なメモリセルアレイ，デコーダ，セン
スアンプなどが基本セルに配線を施すことにより形成さ
れる。
の例では、ゲートアレイ内に予め準備されている基本セ
ルによりＲＡＭ回路が構成される。すなわち、ＲＡＭを
構成するのに必要なメモリセルアレイ，デコーダ，セン
スアンプなどが基本セルに配線を施すことにより形成さ
れる。
【０００５】図６は、デュアルポートＲＡＭを含むゲー
トアレイのブロック図である。図６を参照して、このゲ
ートアレイは、単一の半導体基板４上に形成された基本
セル領域６を含む。このゲートアレイは、さらに、各々
が基本セル領域６内に形成された論理回路３１およびデ
ュアルポートＲＡＭを含む。論理回路３１は、ユーザの
要求または仕様に従って多数の基本セルにより構成され
る。デュアルポートＲＡＭ３２も、多数の基本セルによ
り構成される。デュアルポートＲＡＭ３２は、２つの入
出力ポートを有しており、この２つのポートを介して論
理回路３１に／からデータおよび制御信号が伝送され
る。半導体基板４の周辺には、入出力パッド５が設けら
れており、この入出力パッド５を介して、論理回路３１
が他の回路と接続される。
トアレイのブロック図である。図６を参照して、このゲ
ートアレイは、単一の半導体基板４上に形成された基本
セル領域６を含む。このゲートアレイは、さらに、各々
が基本セル領域６内に形成された論理回路３１およびデ
ュアルポートＲＡＭを含む。論理回路３１は、ユーザの
要求または仕様に従って多数の基本セルにより構成され
る。デュアルポートＲＡＭ３２も、多数の基本セルによ
り構成される。デュアルポートＲＡＭ３２は、２つの入
出力ポートを有しており、この２つのポートを介して論
理回路３１に／からデータおよび制御信号が伝送され
る。半導体基板４の周辺には、入出力パッド５が設けら
れており、この入出力パッド５を介して、論理回路３１
が他の回路と接続される。
【０００６】図７は、図６に示したデュアルポートＲＡ
Ｍ３２のブロック図である。図７を参照して、このデュ
アルポートＲＡＭ３２は、多数の基本セルによって構成
されたメモリセルを含むメモリセルアレイ４０と、各々
がポートＩに接続されたＸデコーダ４１，Ｙデコーダ４
２およびセンスアンプ／書込ドライバ４３と、各々がポ
ートＩＩに接続されたＸデコーダ４４，Ｙデコーダ４５
およびセンスアンプ／書込ドライバ４６とを含む。図７
に示したデュアルポートＲＡＭ３２のいずれの回路も、
図１に示した基本セル領域６内の基本セルによって構成
されることが指摘される。
Ｍ３２のブロック図である。図７を参照して、このデュ
アルポートＲＡＭ３２は、多数の基本セルによって構成
されたメモリセルを含むメモリセルアレイ４０と、各々
がポートＩに接続されたＸデコーダ４１，Ｙデコーダ４
２およびセンスアンプ／書込ドライバ４３と、各々がポ
ートＩＩに接続されたＸデコーダ４４，Ｙデコーダ４５
およびセンスアンプ／書込ドライバ４６とを含む。図７
に示したデュアルポートＲＡＭ３２のいずれの回路も、
図１に示した基本セル領域６内の基本セルによって構成
されることが指摘される。
【０００７】図８は、図７に示したデュアルポートＲＡ
Ｍ内に設けられ得る従来のメモリセルの回路図である。
図８に示した回路は、“ＣＭＯＳ ＤＵＡＬ ＰＯＲＴ
ＲＡＭ ＭＡＳＴＥＲＳＬＩＣＥ”と題された論文
（Proccedings of the 1982 Custom Integrated Circui
ts Conference IEEE, 1982, pp.311-314）に見られる。
Ｍ内に設けられ得る従来のメモリセルの回路図である。
図８に示した回路は、“ＣＭＯＳ ＤＵＡＬ ＰＯＲＴ
ＲＡＭ ＭＡＳＴＥＲＳＬＩＣＥ”と題された論文
（Proccedings of the 1982 Custom Integrated Circui
ts Conference IEEE, 1982, pp.311-314）に見られる。
【０００８】図８を参照して、このメモリセル回路は、
２つのＣＭＯＳインバータ１ａおよび１ｂにより構成さ
れたラッチ回路１と、４つのアクセスゲートＮＭＯＳト
ランジスタ２ａ，２ｂ，２ｃおよび２ｄとを含む。イン
バータ１ａは、ＰＭＯＳトランジスタ３ｅと、ＮＭＯＳ
トランジスタ２ｅとを含む。インバータ１ｂは、ＰＭＯ
Ｓトランジスタ３ｆと、ＮＭＯＳトランジスタ２ｆとを
含む。ビット線対ＢＩＴ１および／ＢＩＴ１は、図７に
示したセンスアンプ／書込ドライバ４３を介してポート
Ｉに接続される。一方、ビット線対ＢＩＴ２および／Ｂ
ＩＴ２は、図７に示したセンスアンプ／書込ドライバ４
６を介してポートＩＩに接続される。ワード線ＷＬ１
は、図７に示したＸデコーダ４１に接続され、一方、ワ
ード線ＷＬ２はＸデコーダ４４に接続される。
２つのＣＭＯＳインバータ１ａおよび１ｂにより構成さ
れたラッチ回路１と、４つのアクセスゲートＮＭＯＳト
ランジスタ２ａ，２ｂ，２ｃおよび２ｄとを含む。イン
バータ１ａは、ＰＭＯＳトランジスタ３ｅと、ＮＭＯＳ
トランジスタ２ｅとを含む。インバータ１ｂは、ＰＭＯ
Ｓトランジスタ３ｆと、ＮＭＯＳトランジスタ２ｆとを
含む。ビット線対ＢＩＴ１および／ＢＩＴ１は、図７に
示したセンスアンプ／書込ドライバ４３を介してポート
Ｉに接続される。一方、ビット線対ＢＩＴ２および／Ｂ
ＩＴ２は、図７に示したセンスアンプ／書込ドライバ４
６を介してポートＩＩに接続される。ワード線ＷＬ１
は、図７に示したＸデコーダ４１に接続され、一方、ワ
ード線ＷＬ２はＸデコーダ４４に接続される。
【０００９】次に、動作について説明する。デュアルポ
ートＲＡＭ３２がアクセスポートＩを介してアクセス
（たとえば読出）されるとき、図９に示すようにＸデコ
ーダ４１がワード線ＷＬ１を立上げる。トランジスタ２
ａおよび２ｂは、高レベルのワード線信号ＷＬ１に応答
してオンするので、ビット線ＢＩＴ１および／ＢＩＴ１
間に電位差が生じる。この電位差は図７に示したセンス
アンプ／書込ドライバ４３により増幅されるので、ビッ
ト線ＢＩＴ１および／ＢＩＴ１間に、ラッチ回路１にラ
ッチされていた信号に基づくデータが与えられたことに
なる。ビット線ＢＩＴ１および／ＢＩＴ１上に与えられ
たデータは、ポートＩを介して図６に示した論理回路３
１に与えられる。
ートＲＡＭ３２がアクセスポートＩを介してアクセス
（たとえば読出）されるとき、図９に示すようにＸデコ
ーダ４１がワード線ＷＬ１を立上げる。トランジスタ２
ａおよび２ｂは、高レベルのワード線信号ＷＬ１に応答
してオンするので、ビット線ＢＩＴ１および／ＢＩＴ１
間に電位差が生じる。この電位差は図７に示したセンス
アンプ／書込ドライバ４３により増幅されるので、ビッ
ト線ＢＩＴ１および／ＢＩＴ１間に、ラッチ回路１にラ
ッチされていた信号に基づくデータが与えられたことに
なる。ビット線ＢＩＴ１および／ＢＩＴ１上に与えられ
たデータは、ポートＩを介して図６に示した論理回路３
１に与えられる。
【００１０】同様に、デュアルポートＲＡＭ３２がアク
セスポートＩＩを介してアクセス（読出）されるとき、
図１０に示すようにＸデコーダ４４がワード線ＷＬ２を
立上げる。したがって、ラッチ回路１内にラッチされた
信号に基づく電位差がビット線ＢＩＴ２および／ＢＩＴ
２間に現われそれが増幅される。ビット線対ＢＩＴ２お
よび／ＢＩＴ２に与えられたデータはアクセスポートＩ
Ｉを介して論理回路３１に伝送される。
セスポートＩＩを介してアクセス（読出）されるとき、
図１０に示すようにＸデコーダ４４がワード線ＷＬ２を
立上げる。したがって、ラッチ回路１内にラッチされた
信号に基づく電位差がビット線ＢＩＴ２および／ＢＩＴ
２間に現われそれが増幅される。ビット線対ＢＩＴ２お
よび／ＢＩＴ２に与えられたデータはアクセスポートＩ
Ｉを介して論理回路３１に伝送される。
【００１１】上記のように、デュアルポートＲＡＭの１
つのメモリセルは、２のアクセスポートＩおよびＩＩを
介してアクセスすることができる。このメモリセル回路
は、図８に示すように２つのＰＭＯＳトランジスタ３ｅ
および３ｆと、６つのＮＭＯＳトランジスタ２ａ，２
ｂ，２ｃ，２ｄ，２ｅおよび２ｆにより構成されること
が指摘される。
つのメモリセルは、２のアクセスポートＩおよびＩＩを
介してアクセスすることができる。このメモリセル回路
は、図８に示すように２つのＰＭＯＳトランジスタ３ｅ
および３ｆと、６つのＮＭＯＳトランジスタ２ａ，２
ｂ，２ｃ，２ｄ，２ｅおよび２ｆにより構成されること
が指摘される。
【００１２】図１１は、図６に示した基本セル領域６内
の基本セルの簡単化されたレイアウト図である。図１１
を参照して、基本セル領域６は、半導体基板内に形成さ
れたｐ型拡散領域７ａおよびｎ型拡散領域７ｂを含む。
ポリシリコンゲート８ａが絶縁膜（図示せず）を介して
ｐ型拡散領域７ａ上に形成され、ＰＭＯＳトランジスタ
が構成される。同様に、ポリシリコンゲート８ｂが絶縁
膜（図示せず）を介してｎ型拡散領域７ｂ上に形成され
るので、ＮＭＯＳトランジスタが構成される。
の基本セルの簡単化されたレイアウト図である。図１１
を参照して、基本セル領域６は、半導体基板内に形成さ
れたｐ型拡散領域７ａおよびｎ型拡散領域７ｂを含む。
ポリシリコンゲート８ａが絶縁膜（図示せず）を介して
ｐ型拡散領域７ａ上に形成され、ＰＭＯＳトランジスタ
が構成される。同様に、ポリシリコンゲート８ｂが絶縁
膜（図示せず）を介してｎ型拡散領域７ｂ上に形成され
るので、ＮＭＯＳトランジスタが構成される。
【００１３】
【発明が解決しようとする課題】図１２は、図１１に示
したＰＭＯＳトランジスタ列およびＮＭＯＳトランジス
タ列の等価回路図である。図１１および図１２から理解
されるように、基本セル領域６内には、同数のＰＭＯＳ
トランジスタおよびＮＭＯＳトランジスタを構成するこ
とができることがわかる。
したＰＭＯＳトランジスタ列およびＮＭＯＳトランジス
タ列の等価回路図である。図１１および図１２から理解
されるように、基本セル領域６内には、同数のＰＭＯＳ
トランジスタおよびＮＭＯＳトランジスタを構成するこ
とができることがわかる。
【００１４】しかしながら、既に述べたように、図８に
示した１つのメモリセル回路は、２つのＰＭＯＳトラン
ジスタ３ｅおよび３ｆと、６つのＮＭＯＳトランジスタ
２ａ，２ｂ，２ｃ，２ｄ，２ｅおよび２ｆによって構成
される。このメモリセル回路を含むメモリセルアレイが
図１１に示した基本セル領域６内に形成されるとき、多
数のＮＭＯＳトランジスタが使用されるが、他方、ＰＭ
ＯＳトランジスタが使用される数はそれよりもはるかに
少ない（ＰＭＯＳトランジスタの３分の１になる）。こ
のことは、回路を構成するのに寄与しない基本セル領域
６、すなわちｐ型拡散領域７ａを生じさせるので、ゲー
トアレイにおける集積化が妨げられていた。
示した１つのメモリセル回路は、２つのＰＭＯＳトラン
ジスタ３ｅおよび３ｆと、６つのＮＭＯＳトランジスタ
２ａ，２ｂ，２ｃ，２ｄ，２ｅおよび２ｆによって構成
される。このメモリセル回路を含むメモリセルアレイが
図１１に示した基本セル領域６内に形成されるとき、多
数のＮＭＯＳトランジスタが使用されるが、他方、ＰＭ
ＯＳトランジスタが使用される数はそれよりもはるかに
少ない（ＰＭＯＳトランジスタの３分の１になる）。こ
のことは、回路を構成するのに寄与しない基本セル領域
６、すなわちｐ型拡散領域７ａを生じさせるので、ゲー
トアレイにおける集積化が妨げられていた。
【００１５】この発明は、上記のような課題を解決する
ためになされたもので、デュアルポート用メモリセルア
レイを備えた半導体メモリ装置において、メモリセルア
レイの集積度を向上させることを目的とする。
ためになされたもので、デュアルポート用メモリセルア
レイを備えた半導体メモリ装置において、メモリセルア
レイの集積度を向上させることを目的とする。
【００１６】この発明のもう１つの目的は、デュアルポ
ート用メモリセルアレイを備えたゲートアレイ装置にお
いて、メモリセルアレイの集積度を向上させることであ
る。
ート用メモリセルアレイを備えたゲートアレイ装置にお
いて、メモリセルアレイの集積度を向上させることであ
る。
【００１７】
【課題を解決するための手段】請求項１の発明に係る半
導体メモリ装置は、半導体基板と、基板内に形成され、
第１の予め定められたチャネル幅を有する第１導電型の
電界効果素子を形成するための第１の素子領域と、基板
内に形成され、第２の予め定められたチャネル幅を有す
る第２導電型の電界効果トランジスタ素子を形成するた
めの第２の素子領域と、第１および第２の素子領域上に
形成されたメモリセルアレイとを含む。メモリセルアレ
イ内の各メモリセルは、電界効果トランジスタによって
構成され、データ信号を記憶するデータ記憶手段と、デ
ータ記憶手段に接続され、第１のアクセスポートを介す
るアクセスのための第１のアクセスゲート電界効果トラ
ンジスタと、データ記憶状態に接続され、第２のアクセ
スポートを介するアクセスのための第２のアクセスゲー
ト電界効果トランジスタとを備える。データ記憶手段を
構成する電界効果トランジスタおよび第１および第２の
アクセスゲート電界効果トランジスタの半数は、第１の
素子領域内に形成され、残りの半数は、第２の素子領域
内に形成される。
導体メモリ装置は、半導体基板と、基板内に形成され、
第１の予め定められたチャネル幅を有する第１導電型の
電界効果素子を形成するための第１の素子領域と、基板
内に形成され、第２の予め定められたチャネル幅を有す
る第２導電型の電界効果トランジスタ素子を形成するた
めの第２の素子領域と、第１および第２の素子領域上に
形成されたメモリセルアレイとを含む。メモリセルアレ
イ内の各メモリセルは、電界効果トランジスタによって
構成され、データ信号を記憶するデータ記憶手段と、デ
ータ記憶手段に接続され、第１のアクセスポートを介す
るアクセスのための第１のアクセスゲート電界効果トラ
ンジスタと、データ記憶状態に接続され、第２のアクセ
スポートを介するアクセスのための第２のアクセスゲー
ト電界効果トランジスタとを備える。データ記憶手段を
構成する電界効果トランジスタおよび第１および第２の
アクセスゲート電界効果トランジスタの半数は、第１の
素子領域内に形成され、残りの半数は、第２の素子領域
内に形成される。
【００１８】請求項２の発明に係るゲートアレイ装置
は、半導体基板内に形成され、基本セルを構成する第１
導電型の電界効果トランジスタを形成するための第１の
予め定められた素子領域と、半導体基板内に形成され、
基本セルを構成する第２導電型の電界効果トランジスタ
を形成するための第２の予め定められた素子領域と、第
１および第２の素子領域上に形成されたメモリセルアレ
イとを含む。メモリセルアレイ内の各メモリセルは、第
１のアクセスポートに結合された第１のビット線と、第
２のアクセスポートに結合された第２のビット線と、少
なくとも１の入出力ノードを有し、かつ入出力ノードを
介して第１および第２のビット線から与えられるデータ
信号を記憶するデータ記憶手段と、第１および第２のア
クセスポートを介してそれぞれアクセスするための第１
および第２のワード線と、データ記憶手段の入出力ノー
ドと第１のビット線との間に接続され、第１のワード線
上の信号に応答して導通する第１導電型の第１の電界効
果トランジスタと、データ記憶手段の入出力ノードと第
２のビット線との間に接続され、第２のワード線上の信
号に応答して導通する第２導電型の第２の電界効果トラ
ンジスタとを備える。データ記憶手段は、回路構成が第
１および第２の素子領域内に形成された同数の第１導電
型および第２導電型の電界効果トランジスタにより構成
される。第１および第２の電界効果トランジスタは、第
１および第２の素子領域内にそれぞれ形成される。
は、半導体基板内に形成され、基本セルを構成する第１
導電型の電界効果トランジスタを形成するための第１の
予め定められた素子領域と、半導体基板内に形成され、
基本セルを構成する第２導電型の電界効果トランジスタ
を形成するための第２の予め定められた素子領域と、第
１および第２の素子領域上に形成されたメモリセルアレ
イとを含む。メモリセルアレイ内の各メモリセルは、第
１のアクセスポートに結合された第１のビット線と、第
２のアクセスポートに結合された第２のビット線と、少
なくとも１の入出力ノードを有し、かつ入出力ノードを
介して第１および第２のビット線から与えられるデータ
信号を記憶するデータ記憶手段と、第１および第２のア
クセスポートを介してそれぞれアクセスするための第１
および第２のワード線と、データ記憶手段の入出力ノー
ドと第１のビット線との間に接続され、第１のワード線
上の信号に応答して導通する第１導電型の第１の電界効
果トランジスタと、データ記憶手段の入出力ノードと第
２のビット線との間に接続され、第２のワード線上の信
号に応答して導通する第２導電型の第２の電界効果トラ
ンジスタとを備える。データ記憶手段は、回路構成が第
１および第２の素子領域内に形成された同数の第１導電
型および第２導電型の電界効果トランジスタにより構成
される。第１および第２の電界効果トランジスタは、第
１および第２の素子領域内にそれぞれ形成される。
【００１９】
【作用】この発明における半導体メモリ装置およびゲー
トアレイ装置では、メモリセルアレイ内の各メモリセル
が、第１および第２の素子領域においてそれぞれ同数の
電界効果トランジスタにより構成されるので、第１およ
び第２の素子領域を有効に使用することができる。した
がって、メモリセルアレイの集積度が向上される。
トアレイ装置では、メモリセルアレイ内の各メモリセル
が、第１および第２の素子領域においてそれぞれ同数の
電界効果トランジスタにより構成されるので、第１およ
び第２の素子領域を有効に使用することができる。した
がって、メモリセルアレイの集積度が向上される。
【００２０】
【実施例】図１は、この発明の実施例において用いられ
る１つのメモリセルの回路図である。図１を参照して、
図８に示した従来のメモリセル回路と比較とて異なる部
分は次のとおりである。ラッチ回路１の入出力ノードＮ
１とビット線ＢＩＴ２との間に、ＮＭＯＳトランジスタ
２ｄに代えてＰＭＯＳトランジスタ３ｄが接続される。
これに加えて、入出力ノードＮ２とビット線／ＢＩＴ２
との間に、ＮＭＯＳトランジスタ２ｃに代えてＰＭＯＳ
トランジスタ３ｃが接続される。トランジスタ３ｃおよ
び３ｄは、ゲートがワード線信号／ＷＬ２を受けるよう
に接続される。他の回路部分は、図８に示したものと同
様であるので説明が省略される。
る１つのメモリセルの回路図である。図１を参照して、
図８に示した従来のメモリセル回路と比較とて異なる部
分は次のとおりである。ラッチ回路１の入出力ノードＮ
１とビット線ＢＩＴ２との間に、ＮＭＯＳトランジスタ
２ｄに代えてＰＭＯＳトランジスタ３ｄが接続される。
これに加えて、入出力ノードＮ２とビット線／ＢＩＴ２
との間に、ＮＭＯＳトランジスタ２ｃに代えてＰＭＯＳ
トランジスタ３ｃが接続される。トランジスタ３ｃおよ
び３ｄは、ゲートがワード線信号／ＷＬ２を受けるよう
に接続される。他の回路部分は、図８に示したものと同
様であるので説明が省略される。
【００２１】次に、動作について説明する。メモリセル
回路が第１のアクセスポートＩを介してアクセス（たと
えば読出）されるとき、図２に示すようにワード線ＷＬ
１が立上がるので、ビット線ＢＩＴ１および／ＢＩＴ１
間にラッチ回路１内にストアされたデータに基づく電位
差が現われ、かつその電位差が増幅される。図２に示し
た動作は、図９に示した従来のものと同じである。
回路が第１のアクセスポートＩを介してアクセス（たと
えば読出）されるとき、図２に示すようにワード線ＷＬ
１が立上がるので、ビット線ＢＩＴ１および／ＢＩＴ１
間にラッチ回路１内にストアされたデータに基づく電位
差が現われ、かつその電位差が増幅される。図２に示し
た動作は、図９に示した従来のものと同じである。
【００２２】他方、メモリセル回路が第２のアクセスポ
ートＩＩを介してアクセス（読出）されるとき、ワード
線信号ＷＬ２が立下がる。トランジスタ３ｃおよび３ｄ
は、低レベルの信号ＷＬ２に応答してＯＮするので、ビ
ット線ＢＩＴ２および／ＢＩＴ２間に、ラッチ回路１に
ストアされたデータに基づく電位差が現われ、かつその
電位差が増幅される。図３を図１０と比較してわかるよ
うに、図１に示したメモリセル回路を適用するために反
転されたワード線信号／ＷＬ２を発生する必要がある。
このワード線信号／ＷＬ２は、図７に示したＸデコーダ
４４の出力段の論理を反転させることにより容易に得ら
れる。
ートＩＩを介してアクセス（読出）されるとき、ワード
線信号ＷＬ２が立下がる。トランジスタ３ｃおよび３ｄ
は、低レベルの信号ＷＬ２に応答してＯＮするので、ビ
ット線ＢＩＴ２および／ＢＩＴ２間に、ラッチ回路１に
ストアされたデータに基づく電位差が現われ、かつその
電位差が増幅される。図３を図１０と比較してわかるよ
うに、図１に示したメモリセル回路を適用するために反
転されたワード線信号／ＷＬ２を発生する必要がある。
このワード線信号／ＷＬ２は、図７に示したＸデコーダ
４４の出力段の論理を反転させることにより容易に得ら
れる。
【００２３】図１からわかるように、このメモリセル回
路は４つのＰＭＯＳトランジスタ３ｃ，３ｄ，３ｅおよ
び３ｆと、４つのＮＭＯＳトランジスタ２ａ，２ｂ，２
ｅおよび２ｆとによって構成される。同数のＰＭＯＳト
ランジスタおよびＮＭＯＳトランジスタが１つのメモリ
セルを構成するのに必要となることから、このメモリセ
ル回路が図１１に示したような基本セル領域６内に形成
されるとき、ほぼ同じ面積の領域が使用されることにな
る。このことは、回路を構成するのに寄与しない基本セ
ル領域の発生を防ぐのに貢献する。その結果、基本セル
領域６上に形成されたデュアルポートＲＡＭが高集積化
され、さらにはゲートアレイにおける高集積化を促進さ
せる。
路は４つのＰＭＯＳトランジスタ３ｃ，３ｄ，３ｅおよ
び３ｆと、４つのＮＭＯＳトランジスタ２ａ，２ｂ，２
ｅおよび２ｆとによって構成される。同数のＰＭＯＳト
ランジスタおよびＮＭＯＳトランジスタが１つのメモリ
セルを構成するのに必要となることから、このメモリセ
ル回路が図１１に示したような基本セル領域６内に形成
されるとき、ほぼ同じ面積の領域が使用されることにな
る。このことは、回路を構成するのに寄与しない基本セ
ル領域の発生を防ぐのに貢献する。その結果、基本セル
領域６上に形成されたデュアルポートＲＡＭが高集積化
され、さらにはゲートアレイにおける高集積化を促進さ
せる。
【００２４】図４は、この発明の一実施例を示すデュア
ルポートＲＡＭ用メモリセルのレイアウト図である。図
４では、図１の示した回路構成を有する２つのメモリセ
ルのレイアウトが示される。ｐ型拡散領域７ａ上に絶縁
膜（図示せず）を介してポリシリコンゲートが形成され
る。各ポリシリコンゲートとｐ型拡散領域７ａとによっ
て、ＰＭＯＳトランジスタ３ｃ，３ｄ，３ｅおよび３ｆ
が構成される。ｎ型拡散領域７ｂ上に絶縁膜（図示せ
ず）を介してポリシリコンゲートが形成される。各ポリ
シリコンゲートとｎ型拡散領域７ｂとによって、ＮＭＯ
Ｓトランジスタ２ａ，２ｂ，２ｅおよび２ｆが形成され
る。ビット線ＢＩＴ１，／ＢＩＴ１，ＢＩＴ２および／
ＢＩＴ２は、第１アルミ配線により形成される。電源線
ＶＤＤおよび接地線ＧＮＤも第１アルミ配線により形成
される。トランジスタ間の接続は、第１アルミ配線，コ
ンタクトホール（図中□により示される）およびスルー
ホール（図中○により示される）を介して行なわれる。
ルポートＲＡＭ用メモリセルのレイアウト図である。図
４では、図１の示した回路構成を有する２つのメモリセ
ルのレイアウトが示される。ｐ型拡散領域７ａ上に絶縁
膜（図示せず）を介してポリシリコンゲートが形成され
る。各ポリシリコンゲートとｐ型拡散領域７ａとによっ
て、ＰＭＯＳトランジスタ３ｃ，３ｄ，３ｅおよび３ｆ
が構成される。ｎ型拡散領域７ｂ上に絶縁膜（図示せ
ず）を介してポリシリコンゲートが形成される。各ポリ
シリコンゲートとｎ型拡散領域７ｂとによって、ＮＭＯ
Ｓトランジスタ２ａ，２ｂ，２ｅおよび２ｆが形成され
る。ビット線ＢＩＴ１，／ＢＩＴ１，ＢＩＴ２および／
ＢＩＴ２は、第１アルミ配線により形成される。電源線
ＶＤＤおよび接地線ＧＮＤも第１アルミ配線により形成
される。トランジスタ間の接続は、第１アルミ配線，コ
ンタクトホール（図中□により示される）およびスルー
ホール（図中○により示される）を介して行なわれる。
【００２５】図５は、図４にさらに各々が第２アルミ配
線により形成されたワード線ＷＬ１およびＷＬ２を追加
したレイアウト図である。図５を参照して、ワード線Ｗ
Ｌ１（ｎ）は、第１アクセスポートを介する第ｎ番目の
ワード線を示し、ワード線ＷＬ２（ｎ）は第２アクセス
ポートを介する第ｎ番目のワード線を示す。図４および
図５からわかるように、基本セル領域がメモリセル回路
を構成するのに有効に使用されていることが指摘され
る。言換えると、メモリセル回路を構成するのに寄与し
ない基本セル領域が存在しない。したがって、メモリセ
ル回路の高集積化が達成される。
線により形成されたワード線ＷＬ１およびＷＬ２を追加
したレイアウト図である。図５を参照して、ワード線Ｗ
Ｌ１（ｎ）は、第１アクセスポートを介する第ｎ番目の
ワード線を示し、ワード線ＷＬ２（ｎ）は第２アクセス
ポートを介する第ｎ番目のワード線を示す。図４および
図５からわかるように、基本セル領域がメモリセル回路
を構成するのに有効に使用されていることが指摘され
る。言換えると、メモリセル回路を構成するのに寄与し
ない基本セル領域が存在しない。したがって、メモリセ
ル回路の高集積化が達成される。
【００２６】このように、図１に示したメモリセル回路
は、同数のＰＭＯＳトランジスタおよびＮＭＯＳトラン
ジスタにより構成されるので、デュアルポートＲＡＭを
含むゲートアレイ装置や半導体メモリ装置にこのメモリ
セル回路を適用することにより、メモリセルアレイの集
積度をより向上することができる。
は、同数のＰＭＯＳトランジスタおよびＮＭＯＳトラン
ジスタにより構成されるので、デュアルポートＲＡＭを
含むゲートアレイ装置や半導体メモリ装置にこのメモリ
セル回路を適用することにより、メモリセルアレイの集
積度をより向上することができる。
【００２７】
【発明の効果】以上のように、この発明によれば、デュ
アルポートＲＡＭ用メモリセルが、第１および第２の素
子領域内の同数の電界効果トランジスタにより構成され
るので、半導体メモリ装置およびゲートアレイ装置内の
メモリセルアレイの集積度を高めることが可能となる。
アルポートＲＡＭ用メモリセルが、第１および第２の素
子領域内の同数の電界効果トランジスタにより構成され
るので、半導体メモリ装置およびゲートアレイ装置内の
メモリセルアレイの集積度を高めることが可能となる。
【図面の簡単な説明】
【図１】この発明の実施例において用いられる１つのメ
モリセルの回路図である。
モリセルの回路図である。
【図２】図１に示したメモリセルの第１のアクセスポー
トを介する読出動作を説明するためのタイミングチャー
トである。
トを介する読出動作を説明するためのタイミングチャー
トである。
【図３】図１に示したメモリセルの第２のアクセスポー
トを介する読出動作を説明するためのタイミングチャー
トである。
トを介する読出動作を説明するためのタイミングチャー
トである。
【図４】この発明の一実施例を示すデュアルポートＲＡ
Ｍ用メモリセルのレイアウト図である。
Ｍ用メモリセルのレイアウト図である。
【図５】図４に示したレイアウト図に第２アルミ配線を
加えたレイアウト図である。
加えたレイアウト図である。
【図６】デュアルポートＲＡＭを含むゲートアレイのブ
ロック図である。
ロック図である。
【図７】図６に示したデュアルポートＲＡＭのブロック
図である。
図である。
【図８】図７に示したデュアルポートＲＡＭの従来のメ
モリセルの回路図である。
モリセルの回路図である。
【図９】図８に示したメモリセルの第１アクセスポート
を介する読出動作を説明するためのタイミングチャート
である。
を介する読出動作を説明するためのタイミングチャート
である。
【図１０】図８に示したメモリセルの第２のアクセスポ
ートを介する読出動作を説明するためのタイミングチャ
ートである。
ートを介する読出動作を説明するためのタイミングチャ
ートである。
【図１１】図６に示した基本セル領域内の基本セルの簡
単化されたレイアウト図である。
単化されたレイアウト図である。
【図１２】図１１に示した基本セル領域内に形成された
トランジスタの等価回路図である。
トランジスタの等価回路図である。
１ ラッチ回路 ２ａ，２ｂ，２ｅ，２ｆ ＮＭＯＳトランジスタ ３ｃ，３ｄ，３ｅ，３ｆ ＰＭＯＳトランジスタ ７ａ ｐ型拡散領域 ７ｂ ｎ型拡散領域 □ コンタクトホール ○ スルーホール
Claims (2)
- 【請求項１】 第１および第２のアクセスポートを介し
てアクセス可能な半導体メモリ装置であって、 半導体基板と、 前記基板内に形成され、第１の予め定められたチャネル
幅を有する第１導電型の電界効果素子を形成するための
第１の素子領域と、 前記基板内に形成され、第２の予め定められたチャネル
幅を有する第２導電型の電界効果素子を形成するための
第２の素子領域と、 前記第１および第２の素子領域上に形成されたメモリセ
ルアレイとを含み、 前記メモリセルアレイ内の各メモリセルは、 電界効果トランジスタによって構成され、データ信号を
記憶するデータ記憶手段と、 前記データ記憶手段に接続され、前記第１のアクセスポ
ートを介するアクセスのための第１のアクセスゲート電
界効果トランジスタと、 前記データ記憶手段に接続され、前記第２のアクセスポ
ートを介するアクセスのための第２のアクセスゲート電
界効果トランジスタとを備え、 前記データ記憶手段を構成する電界効果トランジスタお
よび前記第１および第２のアクセスゲート電界効果トラ
ンジスタの半数は、前記第１の素子領域内に形成され、
残りの半数は、前記第２の素子領域内に形成される、半
導体メモリ装置。 - 【請求項２】 半導体基板上に形成され、かつ第１およ
び第２のアクセスポートを有するデュアルポートＲＡＭ
を構成するゲートアレイ装置であって、 前記基板内に形成され、基本セルを構成する第１導電型
の電界効果トランジスタを形成するための第１の予め定
められた素子領域と、 前記基板内に形成され、前記基本セルを構成する第２導
電型の電界効果トランジスタを形成するための第２の予
め定められた素子領域と、 前記第１および第２の素子領域上に形成されたメモリセ
ルアレイとを含み、 前記メモリセルアレイ内の各メモリセルは、 前記第１のアクセスポートに結合された第１のビット線
と、 前記第２のアクセスポートに結合された第２のビット線
と、 少なくとも１つの入出力ノードを有し、かつ前記入出力
ノードを介して前記第１および第２のビット線から与え
られるデータ信号を記憶するデータ記憶手段とを備え、 前記データ記憶手段は、前記第１および第２の素子領域
内に形成された同数の第１導電型および第２導電型の電
界効果トランジスタにより構成され、 前記第１および第２のアクセスポートを介してそれぞれ
アクセスするための第１および第２のワード線と、 前記データ記憶手段の前記入出力ノードと前記第１のビ
ット線との間に接続され、前記第１のワード線上の信号
に応答して導通する第１導電型の第１の電界効果トラン
ジスタと、 前記データ記憶手段の前記入出力ノードと前記第２のビ
ット線との間に接続され、前記第２のワード線上の信号
に応答して導通する第２導電型の第２の電界効果トラン
ジスタとを備え、 前記第１および第２の電界効果トランジスタは、前記第
１および第２の素子領域内にそれぞれ形成される、ゲー
トアレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099272A JPH05299621A (ja) | 1992-04-20 | 1992-04-20 | 半導体メモリ装置およびゲートアレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099272A JPH05299621A (ja) | 1992-04-20 | 1992-04-20 | 半導体メモリ装置およびゲートアレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299621A true JPH05299621A (ja) | 1993-11-12 |
Family
ID=14243049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4099272A Withdrawn JPH05299621A (ja) | 1992-04-20 | 1992-04-20 | 半導体メモリ装置およびゲートアレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299621A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027473A (ja) * | 2005-07-19 | 2007-02-01 | Denso Corp | 半導体装置 |
| JP2009076931A (ja) * | 2008-11-14 | 2009-04-09 | Renesas Technology Corp | 半導体記憶装置 |
| US7580317B2 (en) | 2006-12-27 | 2009-08-25 | Nec Electronics Corporation | Semiconductor memory device |
| JP4501164B2 (ja) * | 1998-05-01 | 2010-07-14 | ソニー株式会社 | 半導体記憶装置 |
| JP2012178590A (ja) * | 1998-05-01 | 2012-09-13 | Sony Corp | 半導体記憶装置 |
| JPWO2016080146A1 (ja) * | 2014-11-20 | 2017-08-31 | ソニー株式会社 | 半導体装置 |
-
1992
- 1992-04-20 JP JP4099272A patent/JPH05299621A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4501164B2 (ja) * | 1998-05-01 | 2010-07-14 | ソニー株式会社 | 半導体記憶装置 |
| JP2012178590A (ja) * | 1998-05-01 | 2012-09-13 | Sony Corp | 半導体記憶装置 |
| JP2012186510A (ja) * | 1998-05-01 | 2012-09-27 | Sony Corp | 半導体記憶装置 |
| JP2014123782A (ja) * | 1998-05-01 | 2014-07-03 | Sony Corp | 半導体記憶装置 |
| JP2007027473A (ja) * | 2005-07-19 | 2007-02-01 | Denso Corp | 半導体装置 |
| US7580317B2 (en) | 2006-12-27 | 2009-08-25 | Nec Electronics Corporation | Semiconductor memory device |
| JP2009076931A (ja) * | 2008-11-14 | 2009-04-09 | Renesas Technology Corp | 半導体記憶装置 |
| JPWO2016080146A1 (ja) * | 2014-11-20 | 2017-08-31 | ソニー株式会社 | 半導体装置 |
| CN107197628A (zh) * | 2014-11-20 | 2017-09-22 | 索尼公司 | 半导体器件 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |