JP2720104B2 - 半導体集積回路装置のメモリセル回路 - Google Patents
半導体集積回路装置のメモリセル回路Info
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置のRAMを構成するメモ
リセル回路に関するものである。
リセル回路に関するものである。
従来この種のメモリセル回路の一例を第４図に示す。
このメモリセル回路は、３ポートRAMを構成する際に使
用されるものであり、第４図に示すように、Ｐチャネル
MOSトランジスタ1a,1b,1eとＮチャネルMOSトランジスタ
2a,2b,2e,2f,2g,2hとから構成されている。
このメモリセル回路は、３ポートRAMを構成する際に使
用されるものであり、第４図に示すように、Ｐチャネル
MOSトランジスタ1a,1b,1eとＮチャネルMOSトランジスタ
2a,2b,2e,2f,2g,2hとから構成されている。
ＰチャネルMOSトランジスタ1a及びＮチャネルMOSトラ
ンジスタ2aは、そのゲート及びドレインを共通に接続
し、ＰチャネルMOSトランジスタ1aのソースにはVDD電位
を与え、ＮチャネルMOSトランジスタ2aのソースにはGND
電位を与えることによって第１のインバータ回路を構成
している。また同様に、ＰチャネルMOSトランジスタ1b
及びＮチャネルMOSトランジスタ2bは、第２図のインバ
ータ回路を構成している。両インバータ回路の入力端子
は各ゲートの共通接続部であり、その出力端子は各ドレ
インの共通接続部となっている。また、これらの両イン
バータ回路は、互いに出力端子が他方の入力端子に接続
されており、データ保持ループを構成している。例え
ば、第１のインバータ回路の出力が「Ｌ」レベル（トラ
ンジスタ2aがオン状態）であれば、第２のインバータ回
路の入力は「Ｌ」レベルとなって、その出力は「Ｈ」レ
ベル（トランジスタ1bがオン状態）となる。この結果、
第１のインバータ回路の入力は「Ｈ」レベルになり、そ
の出力「Ｌ」レベルとなる。このようにして、データを
保持することが可能である。
ンジスタ2aは、そのゲート及びドレインを共通に接続
し、ＰチャネルMOSトランジスタ1aのソースにはVDD電位
を与え、ＮチャネルMOSトランジスタ2aのソースにはGND
電位を与えることによって第１のインバータ回路を構成
している。また同様に、ＰチャネルMOSトランジスタ1b
及びＮチャネルMOSトランジスタ2bは、第２図のインバ
ータ回路を構成している。両インバータ回路の入力端子
は各ゲートの共通接続部であり、その出力端子は各ドレ
インの共通接続部となっている。また、これらの両イン
バータ回路は、互いに出力端子が他方の入力端子に接続
されており、データ保持ループを構成している。例え
ば、第１のインバータ回路の出力が「Ｌ」レベル（トラ
ンジスタ2aがオン状態）であれば、第２のインバータ回
路の入力は「Ｌ」レベルとなって、その出力は「Ｈ」レ
ベル（トランジスタ1bがオン状態）となる。この結果、
第１のインバータ回路の入力は「Ｈ」レベルになり、そ
の出力「Ｌ」レベルとなる。このようにして、データを
保持することが可能である。
更に同様に、ＰチャネルMOSトランジスタ1e及びＮチ
ャネルMOSトランジスタ2eは、第３のインバータ回路を
構成している。第３のインバータ回路の入力端子は上述
のデータ保持ループに接続されており、その出力端子は
Ｎチャネルトランジスタ2f,2gの各ドレインに接続され
ている。トランジスタ2f,2gの各ソースはビット線BLA,B
LBに夫々接続し、その各ゲートはワード線WLA,WLBに夫
々接続している。上述のデータ保持ループに保持されて
いるデータはこの第３のインバータ回路とトランジスタ
2f,2gを通じてビット線BLA,BLBに読み出される。この
際、トランジスタ2f,2gのゲートにはワード線WLA,WLBを
介して独立のワード線信号が与えられ、２ポート独立の
読み出しが可能である。トランジスタ2hのゲートはは上
述のデータ保持ループに接続し、そのソースはビット線
BLCに接続し、そのゲートは読出し用とは独立のワード
線WLCに接続している。ビット線BLC,トランジスタ2hを
通じてデータ保持ループにデータを書込むことができ、
独立な１ポートの書込みが可能である。
ャネルMOSトランジスタ2eは、第３のインバータ回路を
構成している。第３のインバータ回路の入力端子は上述
のデータ保持ループに接続されており、その出力端子は
Ｎチャネルトランジスタ2f,2gの各ドレインに接続され
ている。トランジスタ2f,2gの各ソースはビット線BLA,B
LBに夫々接続し、その各ゲートはワード線WLA,WLBに夫
々接続している。上述のデータ保持ループに保持されて
いるデータはこの第３のインバータ回路とトランジスタ
2f,2gを通じてビット線BLA,BLBに読み出される。この
際、トランジスタ2f,2gのゲートにはワード線WLA,WLBを
介して独立のワード線信号が与えられ、２ポート独立の
読み出しが可能である。トランジスタ2hのゲートはは上
述のデータ保持ループに接続し、そのソースはビット線
BLCに接続し、そのゲートは読出し用とは独立のワード
線WLCに接続している。ビット線BLC,トランジスタ2hを
通じてデータ保持ループにデータを書込むことができ、
独立な１ポートの書込みが可能である。
以上のように、第４図の示す従来のメモリセル回路
は、２ポート読出し,1ポート書込みが可能な３ポートメ
モリセルを構成している。
は、２ポート読出し,1ポート書込みが可能な３ポートメ
モリセルを構成している。
なお、ＮチャネルMOSトランジスタ2f,2g,2hの一部を
ＰチャネルMOSトランジスタに置換えても同様なメモリ
セル回路を構成できる。第５図はこのような従来のメモ
リセル回路の一例を示しており、ＮチャネルMOSトラン
ジスタ2fをＰチャネルMOSトランジスタ1fに置換えたメ
モリセル回路を示している。なお、他の構成及び動作は
第４図の回路と同様であるので、これらの説明は省略す
る。
ＰチャネルMOSトランジスタに置換えても同様なメモリ
セル回路を構成できる。第５図はこのような従来のメモ
リセル回路の一例を示しており、ＮチャネルMOSトラン
ジスタ2fをＰチャネルMOSトランジスタ1fに置換えたメ
モリセル回路を示している。なお、他の構成及び動作は
第４図の回路と同様であるので、これらの説明は省略す
る。
次に、このようなメモリセル回路をゲートアレイ上に
構成する構成例について説明する。
構成する構成例について説明する。
第６図はゲートアレイを備えた半導体集積回路装置の
平面図であり、図中９は半導体チップを示す。半導体チ
ップ９の周縁部には多数の入出力パッドが配設されてお
り、その中央部には複数のベーシックセル段11が設けら
れている。第７図は第６図の１個のベーシックセル段11
の拡大平面図であり、ここではベーシックセル段の一例
としてゲート分離形式のものを示している。第７図にお
いて、3a,3bはそれぞれＰチャネルMOSトランジスタ,Nチ
ャネルMOSトランジスタのゲートであり、また4a,4bはＰ
型拡散領域,N型拡散領域であって、それぞれＰチャネル
MOSトランジスタのソースまたはドレイン、ＮチャネルM
OSトランジスタのソースまたはドレインに相当する。第
８図は第７図に示すベーシックセル段11の等価回路図で
あり、ＰチャネルMOSトランジスタ1,1,…及びＮチャネ
ルMOSトランジスタ2,2,…は、それぞれ直列接続されて
いる。ゲート分離方式のベーシックセル段11では、分離
したい位置のトランジスタをオフ状態にすることによっ
て直列接続されたトランジスタ列を分断し、この分断さ
れた複数のトランジスタを用いて所望の回路を構成して
いる。
平面図であり、図中９は半導体チップを示す。半導体チ
ップ９の周縁部には多数の入出力パッドが配設されてお
り、その中央部には複数のベーシックセル段11が設けら
れている。第７図は第６図の１個のベーシックセル段11
の拡大平面図であり、ここではベーシックセル段の一例
としてゲート分離形式のものを示している。第７図にお
いて、3a,3bはそれぞれＰチャネルMOSトランジスタ,Nチ
ャネルMOSトランジスタのゲートであり、また4a,4bはＰ
型拡散領域,N型拡散領域であって、それぞれＰチャネル
MOSトランジスタのソースまたはドレイン、ＮチャネルM
OSトランジスタのソースまたはドレインに相当する。第
８図は第７図に示すベーシックセル段11の等価回路図で
あり、ＰチャネルMOSトランジスタ1,1,…及びＮチャネ
ルMOSトランジスタ2,2,…は、それぞれ直列接続されて
いる。ゲート分離方式のベーシックセル段11では、分離
したい位置のトランジスタをオフ状態にすることによっ
て直列接続されたトランジスタ列を分断し、この分断さ
れた複数のトランジスタを用いて所望の回路を構成して
いる。
上述した従来のメモリセル回路をゲートアレイ上で構
成する場合、分離のために使用される未使用トランジス
タが多く、メモリセル回路を構成するために必要な面積
が大きいという問題点がある。
成する場合、分離のために使用される未使用トランジス
タが多く、メモリセル回路を構成するために必要な面積
が大きいという問題点がある。
第９図は第４図に示すメモリセル回路をゲートアレイ
上で構成した場合のレイアウト図である。図中□で示す
５は、トランジスタのゲート3a,3b,拡散領域4a,4bと第
１層配線６とを接続するために用いられるコンタクトホ
ールであり、図中○で示す７は、第１層配線６と第２層
配線（図示せず）とを接続するために用いられるスルー
ホールである。なお、第９図では接続を見やすくするた
めに第２層配線は図示していない。
上で構成した場合のレイアウト図である。図中□で示す
５は、トランジスタのゲート3a,3b,拡散領域4a,4bと第
１層配線６とを接続するために用いられるコンタクトホ
ールであり、図中○で示す７は、第１層配線６と第２層
配線（図示せず）とを接続するために用いられるスルー
ホールである。なお、第９図では接続を見やすくするた
めに第２層配線は図示していない。
第９図では、GNDに接続されているＮチャネルMOSトラ
ンジスタのゲート（Ｎチャネル分離ゲート）は４個存在
する。但し、このメモリセルを横方向に複数個並べる場
合は、一端のＮチャネル分離ゲートは共有できるので、
１個のメモリセル当たりのＮチャネル分離ゲートは３個
で良い。従って、この場合、メモリセルはトランジスタ
・ペア（Ｐチャネル/Nチャネル）９個分の面積を必要と
する。
ンジスタのゲート（Ｎチャネル分離ゲート）は４個存在
する。但し、このメモリセルを横方向に複数個並べる場
合は、一端のＮチャネル分離ゲートは共有できるので、
１個のメモリセル当たりのＮチャネル分離ゲートは３個
で良い。従って、この場合、メモリセルはトランジスタ
・ペア（Ｐチャネル/Nチャネル）９個分の面積を必要と
する。
また、第10図は、第５図に示すメモリセル回路をゲー
トアレイ上で構成した場合のレイアウト図である。第９
図と比較して判るように、メモリセルが占める面積を小
さくすることができる。このメモリセルを横方向に複数
個並べる場合は、１個のメモリセル当たりのＮチャネル
分離ゲートは２個で良く、メモリセルが必要とする面積
はトランジスタ・ペア（Ｐチャネル/Nチャネル）７個分
となる。
トアレイ上で構成した場合のレイアウト図である。第９
図と比較して判るように、メモリセルが占める面積を小
さくすることができる。このメモリセルを横方向に複数
個並べる場合は、１個のメモリセル当たりのＮチャネル
分離ゲートは２個で良く、メモリセルが必要とする面積
はトランジスタ・ペア（Ｐチャネル/Nチャネル）７個分
となる。
何れの場合にあっても、上述したようにメモリセルが
必要とする面積が大きいという問題点がある。
必要とする面積が大きいという問題点がある。
本発明はかかる事情に鑑みてなされたものであり、ゲ
ートアレイ上で３ポートRAMを効率良く構成できるメモ
リセル回路を提供することを目的とする。
ートアレイ上で３ポートRAMを効率良く構成できるメモ
リセル回路を提供することを目的とする。
〔課題を解決するための手段〕 本発明に係る半導体集積回路装置のメモリセル回路
は、２個のインバータ回路からなるデータ保持ループ
と、このデータ保持ループの両端に接続される２個の読
出しポート用の一導電型のトランジスタと、このデータ
保持ループの両端に接続される書込みポート用の２個の
他導電型のトランジスタとを備えたことを特徴とする。
は、２個のインバータ回路からなるデータ保持ループ
と、このデータ保持ループの両端に接続される２個の読
出しポート用の一導電型のトランジスタと、このデータ
保持ループの両端に接続される書込みポート用の２個の
他導電型のトランジスタとを備えたことを特徴とする。
本発明の半導体集積回路装置のメモリセル回路にあっ
ては、この２個の一導電型のトランジスタを２つの読出
しポートとして用い、この２個の他導電型のトランジス
タを書込みポートとして用いる。そうすると、少数のト
ランジスタにて３ポートRAM用メモリセル回路を構成で
き、ゲートアレイ上でメモリセル回路を構成する場合
に、メモリセルが占める面積は小さい。
ては、この２個の一導電型のトランジスタを２つの読出
しポートとして用い、この２個の他導電型のトランジス
タを書込みポートとして用いる。そうすると、少数のト
ランジスタにて３ポートRAM用メモリセル回路を構成で
き、ゲートアレイ上でメモリセル回路を構成する場合
に、メモリセルが占める面積は小さい。
以下、本発明をその実施例を示す図面に基づいて具体
的に説明する。
的に説明する。
第１図は本発明に係るメモリセル回路の一実施例の回
路図であり、このメモリセル回路は、ＰチャネルMOSト
ランジスタ1a,1b,1c,1dとＮチャネルMOSトランジスタ2
a,2b,2c,2dとから構成されている。ＰチャネルMOSトラ
ンジスタ1aとＮチャネルMOSトランジスタ2aとにて、従
来例と同様に第１のインバータ回路を構成している。ま
た同様に、ＰチャネルMOSトランジスタ1bとＮチャネルM
OSトランジスタ2bとにて第２のインバータ回路を構成し
ている。そして、これらの第１のインバータ回路及び第
２のインバータ回路は、従来例と同様にデータ保持ルー
プを構成している。
路図であり、このメモリセル回路は、ＰチャネルMOSト
ランジスタ1a,1b,1c,1dとＮチャネルMOSトランジスタ2
a,2b,2c,2dとから構成されている。ＰチャネルMOSトラ
ンジスタ1aとＮチャネルMOSトランジスタ2aとにて、従
来例と同様に第１のインバータ回路を構成している。ま
た同様に、ＰチャネルMOSトランジスタ1bとＮチャネルM
OSトランジスタ2bとにて第２のインバータ回路を構成し
ている。そして、これらの第１のインバータ回路及び第
２のインバータ回路は、従来例と同様にデータ保持ルー
プを構成している。
第１の一導電型のトランジスタであるＰチャネルMOS
トランジスタ1cのドレインはこのデータ保持ループに接
続し、そのソースはビット線BLBに接続し、そのゲート
はワード線▲▼に接続している。第２の一導電型
のトランジスタであるＰチャネルMOSトランジスタ1dの
ドレインはこのデータ保持ループに接続し、そのソース
はビット線▲▼に接続し、そのゲートはワード線
▲▼に接続している。また、第１の他導電型のト
ランジスタであるＮチャネルMOSトランジスタ2cのドレ
インはこのデータ保持ループに接続し、そのソースはビ
ット線BLCに接続し、そのゲートはワード線WLCに接続し
ている。第２の他導電型のトランジスタであるＮチャネ
ルMOSトランジスタ2dのドレインはこのデータ保持ルー
プに接続し、そのソースはビット線▲▼に接続
し、そのゲートはワード線WLCに接続している。ビット
線BLC及びビット線▲▼には互いに反転した信号
が与えられる。
トランジスタ1cのドレインはこのデータ保持ループに接
続し、そのソースはビット線BLBに接続し、そのゲート
はワード線▲▼に接続している。第２の一導電型
のトランジスタであるＰチャネルMOSトランジスタ1dの
ドレインはこのデータ保持ループに接続し、そのソース
はビット線▲▼に接続し、そのゲートはワード線
▲▼に接続している。また、第１の他導電型のト
ランジスタであるＮチャネルMOSトランジスタ2cのドレ
インはこのデータ保持ループに接続し、そのソースはビ
ット線BLCに接続し、そのゲートはワード線WLCに接続し
ている。第２の他導電型のトランジスタであるＮチャネ
ルMOSトランジスタ2dのドレインはこのデータ保持ルー
プに接続し、そのソースはビット線▲▼に接続
し、そのゲートはワード線WLCに接続している。ビット
線BLC及びビット線▲▼には互いに反転した信号
が与えられる。
次に、動作について説明する。データ保持ループに保
持されているデータは、トランジスタ1c,1dを通じてビ
ット線BLB,▲▼に読出される。この際、トランジ
スタ1c,1dのゲートにはワード線▲▼，▲
▼を介して、夫々独立のワード線信号が加えられるの
で、２ポート独立の読出しが可能である。一方、ビット
線BLC及び▲▼，トランジスタ2c及び2dを介し
て、データ保持ループにデータを書き込むことができ
る。ビット線BLC及び▲▼には互いに反転データ
を与え、データ保持ループの両端から書込みを行うこと
によって書込みを確実なものにしている。しかも、トラ
ンジスタ2c,2dのゲートには読出し用とは独立のワード
線信号がワード線WLCを介して加えられるので、独立な
１ポートの書込みが可能である。
持されているデータは、トランジスタ1c,1dを通じてビ
ット線BLB,▲▼に読出される。この際、トランジ
スタ1c,1dのゲートにはワード線▲▼，▲
▼を介して、夫々独立のワード線信号が加えられるの
で、２ポート独立の読出しが可能である。一方、ビット
線BLC及び▲▼，トランジスタ2c及び2dを介し
て、データ保持ループにデータを書き込むことができ
る。ビット線BLC及び▲▼には互いに反転データ
を与え、データ保持ループの両端から書込みを行うこと
によって書込みを確実なものにしている。しかも、トラ
ンジスタ2c,2dのゲートには読出し用とは独立のワード
線信号がワード線WLCを介して加えられるので、独立な
１ポートの書込みが可能である。
以上のように、第１図に示すメモリセル回路は、２ポ
ート読出し,1ポート書込みが可能な３ポートメモリセル
を構成している。
ート読出し,1ポート書込みが可能な３ポートメモリセル
を構成している。
第２図は第１図に示すメモリセル回路２個分をゲート
アレイ上に構成したレイアウト図である。各ビット線▲
▼,BLB,▲▼に接続されるコンタクトホー
ル５を隣合うメモリセルにて共用している。第２図から
判るように、このレイアウトによれば分離ゲートをなく
すことができ、１個のメモリセル当たりに必要な面積は
４トランジスタ・ペア（Ｐチャネル/Nチャネル）４個分
である。
アレイ上に構成したレイアウト図である。各ビット線▲
▼,BLB,▲▼に接続されるコンタクトホー
ル５を隣合うメモリセルにて共用している。第２図から
判るように、このレイアウトによれば分離ゲートをなく
すことができ、１個のメモリセル当たりに必要な面積は
４トランジスタ・ペア（Ｐチャネル/Nチャネル）４個分
である。
このようにして、本発明では、９トランジスタ・ペ
ア,7トランジスタ・ペアの回路面積であった従来例に比
べて、小さな面積にてメモリセルを構成できる。第３図
は第２図のレイアウトに第２層配線を加えたものであ
り、図中８は第２層配線を示している。第２層配線８か
ら各ワード線▲▼，▲▼,WLCにワード線信
号が供給される。
ア,7トランジスタ・ペアの回路面積であった従来例に比
べて、小さな面積にてメモリセルを構成できる。第３図
は第２図のレイアウトに第２層配線を加えたものであ
り、図中８は第２層配線を示している。第２層配線８か
ら各ワード線▲▼，▲▼,WLCにワード線信
号が供給される。
なお本実施例では、一導電型のトランジスタ，他導電
型のトランジスタとして、夫々ＰチャネルMOSトランジ
スタ,NチャネルMOSトランジスタとしたが、この導電型
を逆にしても良いことは勿論である。
型のトランジスタとして、夫々ＰチャネルMOSトランジ
スタ,NチャネルMOSトランジスタとしたが、この導電型
を逆にしても良いことは勿論である。
以上のように、本発明によるメモリセル回路は、分離
ゲートが不要なので、ゲートアレイ上で小面積のメモリ
セルを構成できる。また、本発明によりメモリセル回路
は、ゲートアレイに限らず、一般のRAMにも適用可能で
あり、一般のRAMの場合にも本発明のメモリセル回路に
よれば、分離領域（分離ゲート）が不要であり、小面積
であるメモリセルを構成できるという効果がある。
ゲートが不要なので、ゲートアレイ上で小面積のメモリ
セルを構成できる。また、本発明によりメモリセル回路
は、ゲートアレイに限らず、一般のRAMにも適用可能で
あり、一般のRAMの場合にも本発明のメモリセル回路に
よれば、分離領域（分離ゲート）が不要であり、小面積
であるメモリセルを構成できるという効果がある。
第１図は本発明の一実施例を示すメモリセルの回路図、
第２図，第３図は第１図に示すメモリセル回路のゲート
アレイ上でのレイアウト図、第４図，第５図は従来のメ
モリセルの回路図、第６図はゲートアレイを備えた半導
体集積回路装置の平面図、第７図は第６図のベーシック
セル段を示す拡大平面図、第８図は第７図におけるベー
シックセル段の等価回路図、第９図，第10図は夫々第４
図，第５図に示すメモリセル回路のゲートアレイ上での
レイアウト図である。 1a,1b,1c,1d…ＰチャネルMOSトランジスタ 2a,2b,2c,2d…ＮチャネルMOSトランジスタ なお、図中、同一符号は同一、又は相当部分を示す。
第２図，第３図は第１図に示すメモリセル回路のゲート
アレイ上でのレイアウト図、第４図，第５図は従来のメ
モリセルの回路図、第６図はゲートアレイを備えた半導
体集積回路装置の平面図、第７図は第６図のベーシック
セル段を示す拡大平面図、第８図は第７図におけるベー
シックセル段の等価回路図、第９図，第10図は夫々第４
図，第５図に示すメモリセル回路のゲートアレイ上での
レイアウト図である。 1a,1b,1c,1d…ＰチャネルMOSトランジスタ 2a,2b,2c,2d…ＮチャネルMOSトランジスタ なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】互いに出力端子を他方の入力端子に接続し
てデータ保持ループを構成する第1,第２のインバータ回
路と、該第1,第２のインバータ回路の一方の入出力接点
にその各ドレインが接続される第１の一導電型のトラン
ジスタ及び第１の他導電型のトランジスタと、前記第1,
第２のインバータ回路の他方の入出力接点にその各ドレ
インが接続される第２の一導電型のトランジスタ及び第
２の他導電型のトランジスタとを備え、 前記第１の一導電型のトランジスタのゲートには第１の
ワード線信号を加え、前記第２の一導電型のトランジス
タのゲートには第２のワード線信号を加え、前記第１及
び第２の他導電型のトランジスタの各ゲートには第３の
ワード線信号を加えるべくなしてあることを特徴とする
半導体集積回路装置のメモリセル回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234685A JP2720104B2 (ja) | 1990-09-04 | 1990-09-04 | 半導体集積回路装置のメモリセル回路 |
| DE19914129250 DE4129250A1 (de) | 1990-09-04 | 1991-09-03 | Integrierte halbleiterschaltkreiseinrichtung zum bilden eines speicherzellenschaltkreises fuer einen multiport-ram mit geringerer belegter flaeche auf einem halbleitersubstrat |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234685A JP2720104B2 (ja) | 1990-09-04 | 1990-09-04 | 半導体集積回路装置のメモリセル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04114468A JPH04114468A (ja) | 1992-04-15 |
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