JPH06215580A - メモリセル回路 - Google Patents

Abstract

(57)【要約】 【目的】 安定した書き込み動作を行うことを可能にし
たメモリセルをＣＭＯＳゲートアレイの基本セルを用い
て効率よく構成する。 【構成】 第１及び第２のインバータ20、21でフリップ
・フロップ回路を構成し、その一方の入出力端子に第 1
のMOS トランジスタ5eのドレインを接続し、そのソース
をビット線9aに接続し、そのゲートにワード線8aを接続
し、フリップ・フロップ回路の他方の入出力端子にMOS
トランジスタ5fのドレインを接続し、そのソースをビッ
ト線9dに接続し、ゲートをワード線8aを接続し、フリッ
プ・フロップ回路のいずれか一方の入出力端子にインバ
ータ22を接続し、インバータ22の出力端子にMOS トラン
ジスタ5g、5hのドレインを共通に接続し、ソースをビッ
ト線9b、9cに接続し、ゲートをワード線8b、8cに接続し
たある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特にＣＭＯＳゲートアレイの基本セルを用いて構
成したメモリセルに関する。

【０００２】

【従来の技術】図１５に従来のメモリセルの一例を示
す。ＰチャンネルＭＯＳトランジスタ４ａとＮチャンネ
ルＭＯＳトランジスタ５ａのゲート同士４ａｇ、５ａｇ
及びドレイン同士を共通に接続し、ＰチャンネルＭＯＳ
トランジスタ４ａのソースには、電源線１０ａを接続し
て、ＶＤＤ電位を与え、ＮチャンネルＭＯＳトランジス
タ５ａのソースには接地線１０ｂを接続して、ＧＮＤ電
位を与え、第１のインバータ２０を構成している。

【０００３】また、ＰチャンネルＭＯＳトランジスタ４
ｂと、ＮチャンネルＭＯＳトランジスタ５ｂのゲート４
ｂｇ、５ｂｇ及びドレイン同士を共通に接続し、Ｐチャ
ンネルＭＯＳトランジスタ４ｂのソースには電源線１０
ａを接続して、ＶＤＤ電位を与え、ＮチャンネルＭＯＳ
トランジスタ５ｂのソースには、接地線１０ｂを接続し
て、ＧＮＤ電位を与えて、第２のインバータ２１を構成
している。

【０００４】同様に、ＰチャンネルＭＯＳトランジスタ
４ｃとＮチャンネルＭＯＳトランジスタ５ｃのゲート４
ｃｇ、５ｃｇ及びドレイン同士をそれぞれ接続し、Ｐチ
ャンネルＭＯＳトランジスタ４ｃのソースには、電源線
１０ａを接続して、ＶＤＤ電位を与え、ＮチャンネルＭ
ＯＳトランジスタ５ｃのソースには、接地線１０ｂを接
続して、ＧＮＤ電位を与え、第３のインバータ２２を構
成している。

【０００５】第１乃至第３のインバータ２０、２１、２
２の入力端子は、それぞれのゲートの相互接続部であ
り、出力端子はそれぞれのドレインの相互接続部であ
る。そして、第１のインバータ２０の出力端子を第２の
インバータ２１の入力端子に接続し、第２のインバータ
２１の出力端子を第１のインバータ２０の入力端子に接
続して、フリップ・フロップ回路を構成している。第１
のインバータ２０の出力端子と第２のインバータ２１の
入力端子との接続点を、第３のインバータ２２の入力端
子に接続して、記憶回路を構成している。

【０００６】この記憶回路には、データの入出力を行う
ポートを３つ設けて、メモリセル回路を構成している。
即ち、アクセスゲートであるＮチャンネルＭＯＳトラン
ジスタ５ｅのドレインを、第１のインバータ２０の入力
端子に接続し、このトランジスタ５ｅのソースをビット
線９ａに接続し、ゲート５ｅｇはワード線８ａに接続し
て、第１のポートを構成している。

【０００７】また、アクセスゲートであるＮチャンネル
ＭＯＳトランジスタ５ｇのドレインを、第３のインバー
タ２２の出力端子に接続し、このトランジスタ５ｇのソ
ースをビット線９ｂに接続し、そのゲート５ｇｇをワー
ド線８ｂに接続して、第２のポートを構成している。

【０００８】さらに、アクセスゲートであるＮチャンネ
ルＭＯＳトランジスタ５ｈのドレインも、第３のインバ
ータ２２の出力端子に接続し、このトランジスタ５ｈの
ソースをビット線９ｃに接続し、そのゲート５ｈｇをワ
ード線８ｃに接続して、第３のポートを構成している。

【０００９】このようなメモリセルでは、データの書き
込みは、第１のポートで行う。即ち、ビット線９ａに接
続された図示しない書き込みドライバを用いて、書き込
むデータの値に応じて、ビット線９ａを「Ｌ」または
「Ｈ］レベルにドライブする。そして、ワード線８ａを
「Ｈ」レベルとすることによって、アクセスゲート５ｅ
が導通状態になり、第１のインバータ２０の入力端子に
ビット線９ａの値が入力される。以上によって、書き込
みが終了する。

【００１０】書き込み終了後に、ワード線８ａを「Ｌ」
レベルにすると、アクセスゲート５ｅが遮断され、書き
込んだ値が記憶回路に保持される。その後、ビット線９
ａの値が変化しても、記憶回路に保持されているデータ
は変化しない。

【００１１】データの読み出しは、第２のポートまたは
第３のポートで行う。例えばワード線８ｂを「Ｈ」レベ
ルとすることによって、アクセスゲート５ｇが導通状態
となり、記憶回路の第３のインバータ２２の出力端子と
ビット線９ｂとが電気的に接続され、ビット線９ｂの値
は、第３のインバータ２２の出力値に等しくなる。ビッ
ト線９ｂには、図示していないセンスアンプ回路が接続
されており、ビット９ｂの値が「Ｈ」または「Ｌ」レベ
ルであるかを判定することによって読み出しを行う。

【００１２】同様に、ワード線８ｃを「Ｈ」レベルにす
ることによって、第３のポートから読み出しを行える。
なお、データの読み出しと書き込みは、独立した別々の
ポートから行っているので、読み出し動作と書き込み動
作を同時に行うことも可能である。

【００１３】上記のメモリセルをＣＭＯＳゲートアレイ
の基本セルを用いて、構成する場合に付いて説明する。
図１６にＣＭＯＳゲートアレイを構成する半導体集積回
路装置の平面図を示す。同図に示すように、半導体チッ
プ１内の周縁部に多数の入出力パッド２が配置されてお
り、その中央部に複数の基本セル段３が設けられてい
る。基本セル段３は、図１７に示すように例えばゲート
分離方式のもので、多数のＰチャンネルＭＯＳトランジ
スタを構成するように、ＰチャンネルＭＯＳトランジス
タのゲート４と、ソースまたはドレインとなるＰ型拡散
領域６とを、有している。また、基本セル段３は、多数
のＮチャンネルＭＯＳトランジスタを構成するように、
ＮチャンネルＭＯＳトランジスタのゲート５と、ソース
またはドレインとなるＮ型拡散領域７も、有している。

【００１４】このような基本セル段３は、図１８の等価
回路に示すように、ＰチャンネルＭＯＳトランジスタの
ソース、ドレイン領域６は直列に接続され、同じくＮチ
ャンネルＭＯＳトランジスタのソース、ドレイン領域７
も直列に接続されている。このような基本セル段３で
は、分離したい位置のトランジスタをオフ状態にするこ
とによって、直列接続されているトランジスタを分断
し、所望の回路を得る。

【００１５】このような基本セル段３を用いて、図１５
のメモリセルを構成した場合の平面図を図１９に示す。
同図において、１１はソースドレイン領域またはゲート
と第１層配線とを接続するコンタクトホール、１２は第
１層配線と第２層配線とを接続するスルーホールであ
る。このメモリセルは、ＣＭＯＳゲートアレイの基本セ
ル１段を用いて構成されたものであり、点線で囲んで示
すように、８個の基本セル（Ｐチャンネル、Ｎチャンネ
ルトランジスタのペア）を用いて構成されている。その
うちの２個の基本セルは、Ｎチャンネル分離ゲートとし
て使用している。ワード線８ａ乃至８ｃは、メモリセル
内を第２層配線を用いてゲート幅方向と垂直の方向に配
線される。ビット線９ａ乃至９ｃは第１層配線を用いて
ゲート幅方向に配線されている。

【００１６】

【発明が解決しようとする課題】図１５に示したメモリ
セル回路は、第１のポートより１本のビット線９ａを用
いて「Ｈ」、「Ｌ」両レベルのデータを書き込んでい
る。しかし、第１のポートのアクセスゲートは、Ｎチャ
ンネルＭＯＳトランジスタ５ｅで構成しているので、
「Ｈ」レベルのデータを完全に伝達することができな
い。即ち、「Ｈ」レベルのデータを書き込む場合、ビッ
ト線９ａをＶＤＤ電位にドライブしても、アクセスゲー
トを介しているので、第１のインバータ２０の入力端子
は、バックゲート効果によりＶＤＤまで完全にドライブ
することができない。例えば、第１のインバータの入力
端子の保持値（記憶回路の保持データ）が「Ｌ」レベル
であり、書き込むデータが「Ｈ」レベルであるとする
と、競合が起こり、保持値を反転することができず、正
しいデータを書き込めないことがある。

【００１７】本発明は、上記の問題点を解決するために
提案されたものであり、安定した書き込み動作を高速に
行うことを可能としたメモリセルを構成することを目的
とする。さらに、このようなメモリセルをＣＭＯＳゲー
トアレイの基本セルを用いて、効率よく構成した半導体
集積回路装置を提供することも目的とする。

【００１８】

【課題を解決するための手段】第１の発明は、第１及び
第２のインバータの入出力端子をループ接続して構成し
たフリップ・フロップ回路と、このフリップ・フロップ
回路の一方の入出力端子にドレインを接続し、第１のビ
ット線にソースを接続し、ゲートが第１の列選択信号に
より駆動される第１のＭＯＳトランジスタと、上記フリ
ップ・フロップ回路の他方の入出力端子にドレインを接
続し、第１のビット線と相補な値を有する第２のビット
線にソースを接続し、ゲートが第１の列選択信号により
駆動される第２のＭＯＳトランジスタと、上記フリップ
・フロップ回路のいずれか一方の入出力端子に接続した
第３のインバータと、この第３のインバータの出力端子
に各々のドレインを共通に接続し、各々第２及び第３の
ビット線にソースを接続し、各々ゲートが第３及び第４
の列選択信号により駆動される第３及び第４のＭＯＳト
ランジスタを備えたものである。

【００１９】第２の発明は、第１の発明のメモリセル回
路において、第３のインバータを構成する相補な２種類
のＭＯＳトランジスタのうち少なくとも一方の種類のも
のを複数個並列に接続したものである。

【００２０】第３の発明は、第１の発明において、第３
のインバータに加えて、フリップ・フロップ回路のいず
れか一方の入出力端子に接続した第４のインバータを設
け、第３のインバータの出力端子にドレインを共通に接
続し、第３のビット線にソースを接続し、ゲートが第３
の列選択信号により駆動される第３のＭＯＳトランジス
タと、第４のインバータの出力端子にドレインを共通に
接続し、第４のビット線にソースを接続し、ゲートが第
４の列選択信号により駆動される第４のＭＯＳトランジ
スタとを設けたものである。

【００２１】第４の発明は、第３の発明のメモリセル回
路において、第３及び第４のインバータを構成する相補
な２種類のＭＯＳトランジスタのうち少なくとも一方の
種類のものを複数個並列に接続したものである。

【００２２】第５の発明は、第１乃至第４の発明のいず
れかのメモリセル回路をＣＭＯＳゲートアレイの基本セ
ルを用いて構成した半導体集積回路装置において、上記
メモリセル回路をアレイ状に配置して、メモリセルアレ
イを構成し、各メモリセル行において複数個のメモリセ
ルに共通の第１、第２、第３、第４のビット線を接続
し、上記各メモリセル行において、隣接する２つのメモ
リセルの第１、第２、第３及び第４のＭＯＳトランジス
タのソース領域を互いに共有させたものである。

【００２３】第６の発明は、第３の発明のメモリセル回
路をＣＭＯＳゲートアレイの基本セルを用いて構成した
半導体集積回路装置において、上記メモリセルの第３及
び第４のインバータを構成するＭＯＳトランジスタのソ
ース領域を互いに共有させたものである。

【００２４】

【作用】本第１の発明によれば、互いに相補な値を持つ
第１及び第２のビット線を用いて、データの書き込みを
行うので、１本のビット線を用いて書き込む従来の場合
に比較して、動作マージンが大きく、より安定した書き
込みが可能となる。第３の発明によれば、第３及び第４
のインバータを設けているので、第３及び第４のビット
線が電気的に接続されず、干渉を生じることがない。第
２及び第４の発明によれば、インバータを構成する相補
なＭＯＳトランジスタの少なくとも１種類のものが複数
個並列に接続されているので、アクセスタイムを短縮化
できる。第５または第６の発明によれば、ＭＯＳトラン
ジスタのソース領域を共有しているので、効率よくメモ
リセルを構成することができる。

【００２５】

【実施例】

実施例１ 第１の実施例を図１乃至図３に示す。この実施例では、
上述した従来のものと同様に、ＰチャンネルＭＯＳトラ
ンジスタ４ａ、４ｂ、４ｃとＮチャンネルＭＯＳトラン
ジスタ５ａ、５ｂ、５ｃとで第１乃至第３のインバータ
２０、２１、２２が構成されている。

【００２６】そして、第１のインバータ２０と、第２の
インバータ２１によって、フリップ・フロップ回路が構
成され、第１のインバータ２１の出力端子が、第３のイ
ンバータ２２の入力端子に接続され、記憶回路が構成さ
れている。

【００２７】従来のものと同様に、第２のインバータ２
１の出力端子には、アクセスゲートであるＮチャンネル
ＭＯＳトランジスタ５ｅのドレインが接続され、第３の
インバータ２２の出力端子には、アクセスゲートである
ＮチャンネルＭＯＳトランジスタ５ｇ、５ｈのドレイン
が接続されている。無論、ワード線８ａ、８ｂ、８ｃは
ＮチャンネルＭＯＳトランジスタ５ｅ、５ｇ、５ｈのゲ
ート５ｅｇ、５ｇｇ、５ｈｇにそれぞれ接続され、ビッ
ト線９ａ、９ｂ、９ｃは、ＮチャンネルＭＯＳトランジ
スタ５ｅ、５ｇ、５ｈのソースに、それぞれ接続されて
いる。

【００２８】さらに、この実施例では、アクセスゲート
であるＮチャンネルＭＯＳトランジスタ５ｆが追加され
ており、そのドレインが第２のインバータ２１の入力端
子に接続され、そのソースがビット線９ｄに接続され、
そのゲート５ｆｇが、ＮチャンネルＭＯＳトランジスタ
５ｅと共通に、ワード線８ａに接続されている。なお、
ビット線９ｄは、ビット線９ａと相補な関係にあり、ビ
ット線９ａが「Ｈ」レベルのとき、ビット線９ｄは
「Ｌ」レベルとなり、ビット線９ａが「Ｌ」レベルのと
き、ビット線９ｄは「Ｈ」レベルとなる。

【００２９】このメモリセルでは、データの書き込み
は、ビット線９ａ、９ｄに接続されたドライバ（図示せ
ず）を用いて、書き込むデータの値に応じてビット線９
ａを「Ｌ」、ビット線９ｄを「Ｈ」または、逆にビット
線９ａを「Ｈ」、ビット線９ｄを「Ｌ」にドライブす
る。その後、ワード線８ａを「Ｈ」レベルにすることに
よって、アクセスゲート５ｅ、５ｆが導通状態になる。
これによって、第２のインバータ２１の入力端子はビッ
ト線９ｄのレベルに、第１のインバータ２０の入力端子
はビット線９ａのレベルに等しくなる。

【００３０】この場合、例えば第２のインバータ２１の
入力端子の保持値がＬレベルであり、ビット線９ｄのレ
ベルがＨレベルであると、バックゲート作用で、第２の
インバータ２１の入力端子は、確実にＨレベルにならな
いかもしれない。しかし、このとき、第１のインバータ
２１の入力端子の保持値はＨレベルであり、ビット線９
ａのレベルは、ビット線９ｄのレベルと相補であるの
で、Ｌレベルである。従って、第１のインバータ２１の
入力端子は確実にＬレベルとなる。その結果、この記憶
回路に保持させようとしている値が確実に保持される。
第２のインバータ２１の入力端子の保持値がＨレベルで
あり、ビット線９ｄのレベルがＬレベルの場合にも、同
様にして確実に保持させようとする値が保持される。

【００３１】読出は、従来のものと同様にアクセスゲー
ト５ｇ、５ｈを使用することによって行われる。

【００３２】図２は、図１に示したメモリセルをＣＭＯ
Ｓゲートアレイで構成した場合のもので、２個の隣接す
るメモリセル１３ａ、１３ｂを示している。図１に対応
する構成には、同一符号を付して、その説明を省略す
る。なお、１１はソースドレイン領域またゲートと第１
層配線とを接続するコンタクトホール、１２は第１層配
線と第２層配線とを接続するスルーホールである。第１
層配線は、主にビット線９ａ、９ｂ、９ｃを構成してお
り、第２層配線は、主にワード線８ａ、８ｂ、８ｃを構
成している。これら２つのメモリセル１３ａ、１３ｂの
等価回路図を図３に示す。

【００３３】図２において、行方向に隣接する２個のメ
モリセル１３ａ、１３ｂのＮチャンネルＭＯＳトランジ
スタ５ｅのソース領域は、互いに共有しており、Ｎチャ
ンネルＭＯＳトランジスタ５ｇのソース領域も、互いに
共有している。

【００３４】図２では、２個のメモリセルのみを示して
いるが、更に複数のメモリセルを行方向に配置して、メ
モリセル行を構成する場合には、２個のメモリセル１３
ａ、１３ｂが隣合うように交互に配置すればよい。その
際、隣接する２つのメモリセルは、ＮチャンネルＭＯＳ
トランジスタ５ｆのソース領域を互いに共有し、Ｎチャ
ンネルＭＯＳトランジスタ５ｈのソース領域を互いに共
有する。これによって、メモリセルアレイを構成する場
合、Ｎチャンネル分離ゲートを必要としない。

【００３５】図２では、メモリセルを構成するフリップ
・フロップと第３のインバータ２２を各々１段の基本セ
ル段で構成している。また、行方向に隣接するメモリセ
ルでＮチャンネルＭＯＳトランジスタ５ｅ、５ｆ、５
ｇ、５ｈのソース領域を共有することにより、行方向に
対して１メモリセル当たり４個分の基本セルを必要とす
る。従って、１メモリセルは、列方向に対して基本セル
段２段分を占め、行方向に対して基本セル４個分を占
め、合計８個の基本セルで構成されている。

【００３６】実施例２ 図４及び図５に第２の実施例を示す。この実施例は、図
５に示すように第３のインバータ２２を構成するＰチャ
ンネルＭＯＳトランジスタ４ｃを、複数個、例えば２個
並列に接続したものである。これによって、「Ｈ」レベ
ルのデータを読みだすときのアクセス時間の短縮を図る
ことができる。他は、第１の実施例と同様に構成されて
おり、かつ同様に動作する。

【００３７】実施例３ 第３の実施例を図６乃至図８に示す。この実施例では、
図１との比較から明らかなように読出用に第４のインバ
ータ２３が新たに設けられている。即ち、Ｐチャンネル
ＭＯＳトランジスタ４ｄと、ＮチャンネルＭＯＳトラン
ジスタ５ｄとのよってインバータ２３が構成され、これ
ら両トランジスタ４ｄ、５ｄの相互接続されたゲート４
ｄｇと５ｄｇとがインバータ２０の出力端子に接続さ
れ、両トランジスタ４ｄと５ｄとの相互接続されたドレ
インが、アクセスゲート５ｈのドレインに接続してあ
る。無論、Ｐチャンネルトランジスタ４ｄのソースは電
源線１０ａに、Ｎチャンネルトランジスタ５ｄのソース
は接地線１０ｂに、それぞれ接続されている。他は第１
の実施例と同様に構成されている。

【００３８】第１の実施例では、アクセスゲート５ｇ、
５ｈが同時に導通すると、ビット線９ｂ、９ｃが電気的
に接続された状態になり、ビット線９ｂ、９ｃで前に読
みだされたデータによって、互いのビット線電位が影響
を及ぼし合う。

【００３９】しかし、この実施例では、アクセスゲート
５ｇ、５ｈが同時に導通しても、両ゲート５ｇ、５ｈ
は、それぞれ第３及び第４のインバータ２２、２３に接
続されているので、両ゲート５ｇ、５ｈが直接に電気的
に接続されることがなく、干渉は生じない。

【００４０】図７は、図６に示したメモリセルをＣＭＯ
Ｓゲートアレイで構成した場合のもので、２個の隣接す
るメモリセル１３ａ、１３ｂを示している。図６に対応
する構成には、同一符号を付して、その説明を省略す
る。これら２つのメモリセル１３ａ、１３ｂの等価回路
図を図８に示す。

【００４１】図７に示すように、各メモリセル１３ａ、
１３ｂの第３及び第４のインバータ２２、２３を構成す
るＮチャンネルＭＯＳトランジスタ４ｃ、４ｄのソース
領域は互いに共有しており、ＰチャンネルＭＯＳトラン
ジスタ５ｃ、５ｄのソース領域も互いに共有している。

【００４２】また、図７では２個のメモリセル１３ａ、
１３ｂのみを示しているが、更に複数個のメモリセルを
行方向に配置して、メモリセル行を構成する場合、メモ
リセル１３ａ、１３ｂが隣合うように交互に配置すれば
よい。その際、隣接する２つのメモリセルは、Ｎチャン
ネルＭＯＳトランジスタ５ｆのソース領域を互いに共有
し、ＮチャンネルＭＯＳトランジスタ５ｈのソース領域
も互いに共有する。これにより、メモリセルアレイを構
成する場合に、Ｎチャンネル分離ゲートを必要としな
い。

【００４３】第３及び第４のインバータ２２、２３のソ
ース領域を共有することにより、両インバータ２２、２
３を同一の基本セル段で構成することができる。また、
行方向に隣接するメモリセルでＮチャンネルＭＯＳトラ
ンジスタ５ｅ、５ｆ、５ｇ、５ｈのソース領域を共有す
ることによって、行方向に対して１メモリセル当たり４
個分の基本セルを必要とする。従って、１メモリセル
は、列方向に対して基本セル段２段分を占め、行方向に
対して基本セル４個分を占め、合計８個の基本セルで構
成されている。

【００４４】実施例４ 図９及び図１０に第４の実施例を示す。この実施例は、
図１０に示すように第３及び第４のインバータ２２、２
３を構成するＰチャンネルＭＯＳトランジスタ４ｃ、４
ｄを、それぞれ複数個、例えば２個並列に接続したもの
である。これによって、「Ｈ」レベルのデータを読みだ
すときのアクセス時間の短縮を図ることができる。他
は、第３の実施例と同様に構成されており、かつ同様に
動作する。

【００４５】実施例５ 図１１及び図１２に第５の実施例を示す。この実施例
は、図１２に示すように第３及び第４のインバータ２
２、２３を構成するＰチャンネルＭＯＳトランジスタ４
ｃ、４ｄを、それぞれ複数個、例えば４個並列に接続
し、同じくインバータ４ｃ、４ｄを構成するＮチャンネ
ルＭＯＳトランジスタ５ｃ、５ｄを、それぞれ複数個、
例えば２個並列に接続したものである。これによって、
第３及び第４のインバータ２２、２３のドライブ能力を
高め、データを読みだすときのアクセス時間の短縮を図
ることができる。他は、第３の実施例と同様に構成され
ており、かつ同様に動作する。

【００４６】なお、図１１では、第３及び第４のインバ
ータ２２、２３を構成するＭＯＳトランジスタのソース
領域は共有していない。即ち、インバータを構成するＭ
ＯＳトランジスタを複数個、並列に接続するため、各イ
ンバータを別々の基本セル段で構成している。従って、
１メモリセルは、列方向に対して基本セル段３段分を占
め、行方向に対して基本セル４個分を占め、合計１２個
の基本セルで構成されている。

【００４７】実施例６ 図１３及び図１４に第６の実施例を示す。この実施例
は、図１２に示すメモリセル１３ａ、１３ｂを１組とし
たメモリセルペアを行方向に２組並べ、合計４個のメモ
リセルを配置して、メモリセル行を構成したものであ
る。図１３及び図１４において、８ａ、８ｄ、８ｇ、８
ｊは、第１のワード線、８ｂ、８ｅ、８ｈ、８ｋは第２
のワード線、８ｃ、８ｆ、８ｉ、８ｌは第３のワード
線、１３ａ乃至１３ｄはメモリセル、９ａ、９ｄは第１
及び第２のビット線、９ｂ、９ｅは第３のビット線、９
ｃ、９ｆは第４のビット線を示す。他の符号は、図１２
中の符号にそれぞれ対応する。

【００４８】メモリセル１３ａ、１３ｂの第２のポート
（アクセスゲート５ｇ）はビット線９ｂに接続され、メ
モリセル１３ｃ、１３ｄの第２のポート（アクセスゲー
ト５ｇ）はビット線９ｅに接続されている。また、メモ
リセル１３ｂ、１３ｃの第３のポート（アクセスゲート
５ｈ）はビット線９ｃに接続され、メモリセル１３ａ、
１３ｄの第３のポート（アクセスゲート５ｈ）はビット
線９ｆに接続されている。また、メモリセル１３ａ乃至
１３ｄの第１のポートのうちアクセスゲート５ｅはビッ
ト線９ａに、第１のポートのうちアクセスゲート５ｆは
ビット線９ｄにそれぞれ接続されている。

【００４９】この実施例も第５の実施例と同様に動作す
る。但し、メモリセル１３ａ、１３ｂのデータを第２の
ポートから読みだす際、ビット線９ｂを用い、メモリセ
ル１３ｃ、１３ｄのデータを第２のポートから読みだす
際、ビット線９ｅを使用する。

【００５０】また、メモリセル１３ｂ、１３ｃのデータ
を第３のポートから読みだす場合、ビット線９ｃを用
い、メモリセル１３ａ、１３ｄのデータを第３のポート
から読みだす際には、ビット線９ｆを用いる。

【００５１】このように構成することによって、ビット
線９ｂ、９ｅ及びビット線９ｃ、９ｆに接続されている
アクセスゲート数を半分にすることができ、ビット線９
ｂ、９ｃ、９ｅ、９ｆの負荷容量となる拡散領域に寄生
する容量を低減することができる。これによって読出の
アクセス時間を第５の実施例よりも短縮することができ
る。

【００５２】以上の実施例は、一例示にすぎず、本発明
の精神を逸脱しない範囲で種々の変更或いは改良を行う
ことができる。例えば、上記の各実施例では、メモリセ
ルのアクセスゲートとしてＮチャンネルＭＯＳトランジ
スタを使用したが、ＰチャンネルＭＯＳトランジスタを
用いることもできる。

【００５３】

【発明の効果】以上のように、第１の発明によれば、第
１及び第２のビット線が相補な値を持っているので、フ
リップ・フロップ回路へのデータの書き込みが安定して
行える。

【００５４】第２及び第４の発明によれば、インバータ
を構成する同一種類のＭＯＳトランジスタが複数個並列
に接続されているので、ドライブ能力が高く、アクセス
タイムを短縮することができる。

【００５５】第３の発明によれば、第３及び第４のイン
バータを設けたので、第３及びだい４のＭＯＳトランジ
スタから同時に読出を行っても、第３及び第４のビット
線の干渉が生じない。

【００５６】第５及び第６の発明によれば、第１乃至第
４のＭＯＳトランジスタまたはインバータを構成するＭ
ＯＳトランジスタのソース領域を共有化しているので、
Ｎチャンネル分離ゲートを必要とせず、効率よく構成し
たメモリセルを得ることができる。

【図面の簡単な説明】

【図１】本発明によるメモリセルの第１の実施例の回路
図である。

【図２】同第１の実施例のメモリセルをＣＯＭＳゲート
アレイで構成した場合の平面図である。

【図３】図２の等価回路図である。

【図４】同第２の実施例の構成を示した平面図である。

【図５】同第２の実施例の等価回路図である。

【図６】同第３の実施例の回路図である。

【図７】同第３の実施例をＣＭＯＳゲートアレイで構成
した場合の平面図である。

【図８】図７の等価回路図である。

【図９】同第４の実施例の平面図である。

【図１０】同第４の実施例の等価回路図である。

【図１１】同第５の実施例の平面図である。

【図１２】同第５の実施例の等価回路図である。

【図１３】同第６の実施例の平面図である。

【図１４】同第６の実施例の等価回路図である。

【図１５】従来のメモリセルの回路図である。

【図１６】半導体チップの平面図である。

【図１７】半導体チップを構成する基本セル段の構成を
示した拡大図である。

【図１８】図１７の基本セル段の等価回路図である。

【図１９】従来のメモリセルの構成を示した平面図であ
る。

【符号の説明】

５ｅ ＮチャンネルＭＯＳトランジスタ（第１のＭＯＳ
トランジスタ） ５ｆ ＮチャンネルＭＯＳトランジスタ（第２のＭＯＳ
トランジスタ） ５ｇ ＮチャンネルＭＯＳトランジスタ（第３のＭＯＳ
トランジスタ） ５ｈ ＮチャンネルＭＯＳトランジスタ（第４のＭＯＳ
トランジスタ） ２０ 第１のインバータ ２１ 第２のインバータ ２２ 第３のインバータ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１及び第２のインバータの入出力端子
   をループ接続して構成したフリップ・フロップ回路と、 このフリップ・フロップ回路の一方の入出力端子にドレ
   インを接続し、第１のビット線にソースを接続し、ゲー
   トが第１の列選択信号により駆動される第１のＭＯＳト
   ランジスタと、 上記フリップ・フロップ回路の他方の入出力端子にドレ
   インを接続し、第１のビット線と相補な値を有する第２
   のビット線にソースを接続し、ゲートが第１の列選択信
   号により駆動される第２のＭＯＳトランジスタと、 上記フリップ・フロップ回路のいずれか一方の入出力端
   子に接続した第３のインバータと、 この第３のインバータの出力端子に各々のドレインを共
   通に接続し、各々第３及び第４のビット線にソースを接
   続し、各々ゲートが第２及び第３の列選択信号により駆
   動される第３及び第４のＭＯＳトランジスタを備えたこ
   とを特徴とするメモリセル回路。
2. 【請求項２】 請求項１記載のメモリセル回路におい
   て、第３のインバータを構成する相補な２種類のＭＯＳ
   トランジスタのうち少なくとも一方の種類のものが複数
   個並列に接続されていることを特徴とするメモリセル回
   路。
3. 【請求項３】 第１及び第２のインバータの入出力端子
   をループ接続して構成したフリップ・フロップ回路と、 このフリップ・フロップ回路の一方の入出力端子にドレ
   インを接続し、第１のビット線にソースを接続し、ゲー
   トが第１の列選択信号により駆動される第１のＭＯＳト
   ランジスタと、 上記フリップ・フロップ回路の他方の入出力端子にドレ
   インを接続し、第２のビット線にソースを接続し、ゲー
   トが第２の列選択信号により駆動される第２のＭＯＳト
   ランジスタと、 上記フリップ・フロップ回路のいずれか一方の入出力端
   子に接続した第３及び第４のインバータと、 この第３のインバータの出力端子にドレインを共通に接
   続し、第３のビット線にソースを接続し、ゲートが第３
   の列選択信号により駆動される第３のＭＯＳトランジス
   タと、 第４のインバータの出力端子にドレインを共通に接続
   し、第４のビット線にソースを接続し、ゲートが第４の
   列選択信号により駆動される第４のＭＯＳトランジスタ
   と、を備えたメモリセル回路。
4. 【請求項４】 請求項３記載のメモリセル回路におい
   て、第３及び第４のインバータを構成する相補な２種類
   のＭＯＳトランジスタのうち少なくとも一方の種類のも
   のが複数個並列に接続されていることを特徴とするメモ
   リセル回路。
5. 【請求項５】 請求項１、２、３または４記載のメモリ
   セル回路をＣＭＯＳゲートアレイの基本セルを用いて構
   成した半導体集積回路装置において、 上記メモリセル回路をアレイ状に配置して、メモリセル
   アレイを構成し、各メモリセル行において複数個のメモ
   リセルに共通の第１、第２、第３、第４のビット線を接
   続し、上記各メモリセル行において、隣接する２つのメ
   モリセルの第１、第２、第３及び第４のＭＯＳトランジ
   スタのソース領域を互いに共有することを特徴とする半
   導体集積回路装置。
6. 【請求項６】 請求項３記載のメモリセル回路をＣＭＯ
   Ｓゲートアレイの基本セルを用いて構成した半導体集積
   回路装置において、 上記メモリセルの第３及び第４のインバータを構成する
   ＭＯＳトランジスタのソース領域を互いに共有すること
   を特徴とする半導体集積回路装置。