JPS645398B2 - - Google Patents
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- JPS645398B2 JPS645398B2 JP14651180A JP14651180A JPS645398B2 JP S645398 B2 JPS645398 B2 JP S645398B2 JP 14651180 A JP14651180 A JP 14651180A JP 14651180 A JP14651180 A JP 14651180A JP S645398 B2 JPS645398 B2 JP S645398B2
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- 239000011159 matrix material Substances 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims 2
- 238000009792 diffusion process Methods 0.000 description 4
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- 229920005591 polysilicon Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000000034 method Methods 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置におけるメモリー素子
の選択回路に関する。
の選択回路に関する。
本発明の目的は半導体記憶装置において、メモ
リー素子の小型化と共に、その周辺回路である選
択回路の小型化によつて集積度の向上、低価格
化、又大容量化を容易にすることにある。
リー素子の小型化と共に、その周辺回路である選
択回路の小型化によつて集積度の向上、低価格
化、又大容量化を容易にすることにある。
一般に半導体記憶装置は第１図に示すような回
路構成であつて、１l〜１l及び２0〜２nはメモリ
ー素子のアドレスを指定する入力端子、３，４は
前記入力端子からのアドレス信号を増幅又は波形
整形するアドレスバツフア回路、５及び６はアド
レス入力信号によつてメモリー素子アレイ内の１
個又はデータ出力に対応する数個のメモリー素子
を選択する行デコーダー及び列デコーダー、７は
マトリクス状に配置されたメモリー素子アレイ、
８はメモリー素子のデータを出力する出力回路、
９0〜９oは出力端子である。このような半導体記
憶装置では、マトリクス状に配置されたメモリー
素子を、前述の列デコーダー５及び行デコーダー
６の出力信号を伝送する列線及び行線によつて選
択する構成であつて、通常列デコーダーは例えば
CMOS構成の場合第２図に示すようなNANDゲ
ートで構成される。この場合に前述のメモリー素
子に対応してデコーダーが作られ、しかもチツプ
サイズ全体に占めるメモリー素子アレイの面積が
非常に大きいためメモリー素子の大きさとデコー
ダーの大きさが等しいか、あるいはデコーダーが
小さくできることが望ましく、デコーダーが大き
い場合には、集積回路において列線の配線部分が
多くなつたり又はメモリー素子をデコーダーの大
きさに合せることになり、結果としてデコーダー
の大きさでICのチツプサイズが決定される。特
にメモリー素子が１個のMOSトランジスタで構
成される読み出し専用メモリー（ROM）では、
メモリー素子が例えば第３図に示すような構成で
あり、１０は列線でMOSトランジスタのゲート
に用いられるポリシリコン、１１はＰ型又はＮ型
の拡散層であつてMOSトランジスタを形成する
ためのシリコン酸化膜の段差、１２は行線でメモ
リー素子であるMOSトランジスタのドレイン端
子と接続するAl、１３はMOSトランジスタのド
レイン拡散層と行線であるAlを接続するための
コンタクトホールであり、記憶値として０（通常
電源電圧の低レベル）又は１（電源電圧の高レベ
ル）を決めるものである。この時例えばデコーダ
ーが第２図の場合、MOSインバータ１５の出力
である列線１６は第３図におけるポリシリコン１
０に接続されるわけであるが、CMOSトランジ
スタでデコーダーを構成しようとすると、第２図
のようなNANDゲートでは非常に困難であり、
特に読み出し速度を高速化する場合、例えば列デ
コーダーをメモリー素子アレイの中間に配置し前
述の列線であるポリシリコンの抵抗による遅延時
間を小さくする場合等は非常に困難である。さら
に第４図に示すようなメモリー素子の構成では、
データの書込みがシリコン酸化膜１０によつて
MOSトランジスタがあるか又はないかによつて
行なわれる場合、又MOSトランジスタのチヤネ
ル部分にイオン打込みしシキイ値電圧を変化させ
る方法であつて、メモリー素子が非常に小さくな
り、CMOS構成ではデコーダーをメモリー素子
と同じ大きさで作ることは不可能になる。又Ｎチ
ヤネル、あるいはＰチヤネルMOSトランジスタ
だけの構成であつてもデコーダーの大きさでメモ
リー素子の大きさが決定されてしまう。
路構成であつて、１l〜１l及び２0〜２nはメモリ
ー素子のアドレスを指定する入力端子、３，４は
前記入力端子からのアドレス信号を増幅又は波形
整形するアドレスバツフア回路、５及び６はアド
レス入力信号によつてメモリー素子アレイ内の１
個又はデータ出力に対応する数個のメモリー素子
を選択する行デコーダー及び列デコーダー、７は
マトリクス状に配置されたメモリー素子アレイ、
８はメモリー素子のデータを出力する出力回路、
９0〜９oは出力端子である。このような半導体記
憶装置では、マトリクス状に配置されたメモリー
素子を、前述の列デコーダー５及び行デコーダー
６の出力信号を伝送する列線及び行線によつて選
択する構成であつて、通常列デコーダーは例えば
CMOS構成の場合第２図に示すようなNANDゲ
ートで構成される。この場合に前述のメモリー素
子に対応してデコーダーが作られ、しかもチツプ
サイズ全体に占めるメモリー素子アレイの面積が
非常に大きいためメモリー素子の大きさとデコー
ダーの大きさが等しいか、あるいはデコーダーが
小さくできることが望ましく、デコーダーが大き
い場合には、集積回路において列線の配線部分が
多くなつたり又はメモリー素子をデコーダーの大
きさに合せることになり、結果としてデコーダー
の大きさでICのチツプサイズが決定される。特
にメモリー素子が１個のMOSトランジスタで構
成される読み出し専用メモリー（ROM）では、
メモリー素子が例えば第３図に示すような構成で
あり、１０は列線でMOSトランジスタのゲート
に用いられるポリシリコン、１１はＰ型又はＮ型
の拡散層であつてMOSトランジスタを形成する
ためのシリコン酸化膜の段差、１２は行線でメモ
リー素子であるMOSトランジスタのドレイン端
子と接続するAl、１３はMOSトランジスタのド
レイン拡散層と行線であるAlを接続するための
コンタクトホールであり、記憶値として０（通常
電源電圧の低レベル）又は１（電源電圧の高レベ
ル）を決めるものである。この時例えばデコーダ
ーが第２図の場合、MOSインバータ１５の出力
である列線１６は第３図におけるポリシリコン１
０に接続されるわけであるが、CMOSトランジ
スタでデコーダーを構成しようとすると、第２図
のようなNANDゲートでは非常に困難であり、
特に読み出し速度を高速化する場合、例えば列デ
コーダーをメモリー素子アレイの中間に配置し前
述の列線であるポリシリコンの抵抗による遅延時
間を小さくする場合等は非常に困難である。さら
に第４図に示すようなメモリー素子の構成では、
データの書込みがシリコン酸化膜１０によつて
MOSトランジスタがあるか又はないかによつて
行なわれる場合、又MOSトランジスタのチヤネ
ル部分にイオン打込みしシキイ値電圧を変化させ
る方法であつて、メモリー素子が非常に小さくな
り、CMOS構成ではデコーダーをメモリー素子
と同じ大きさで作ることは不可能になる。又Ｎチ
ヤネル、あるいはＰチヤネルMOSトランジスタ
だけの構成であつてもデコーダーの大きさでメモ
リー素子の大きさが決定されてしまう。
本発明はかかる欠点を除去したもので、列デコ
ーダーの働きをメモリー素子を構成するMOSト
ランジスタのソース電位によつて行うものであ
る。さらに詳しく説明すると、列デコーダーの数
を１／２あるいは１／４のように減少し列線１本
に対して１デコーダーではなく、列線を２本ある
いは４本を接続して１デコーダーの出力に接線し
列デコーダーのパターン化を容易にし、共通な列
線に接続するメモリー素子の選択をメモリー素子
を構成するMOSトランジスタのソース電位によ
つて行うものである。
ーダーの働きをメモリー素子を構成するMOSト
ランジスタのソース電位によつて行うものであ
る。さらに詳しく説明すると、列デコーダーの数
を１／２あるいは１／４のように減少し列線１本
に対して１デコーダーではなく、列線を２本ある
いは４本を接続して１デコーダーの出力に接線し
列デコーダーのパターン化を容易にし、共通な列
線に接続するメモリー素子の選択をメモリー素子
を構成するMOSトランジスタのソース電位によ
つて行うものである。
第５図は本発明による実施例であり、Ｎチヤネ
ルMOSトランジスタにより構成されたメモリー
素子アレイの一部分であるが、列線２０，２１は
それぞれ２本共通に接線され、例えば図に示すＮ
チヤネルMOSトランジスタ２８，２９は共通の
列線２１によつて選択される。そしてMOSトラ
ンジスタのソース２４，２５をアドレス信号２
６，２７によつてＮチヤネルMOSトランジスタ
３０，３１のどちらか一方が導通し高レベルにあ
つたソース線２４，２５のいずれかを接地レベル
にすることによつて選択し、行線２２、あるいは
２３よりデータを読み出す回路構成である。ここ
でソース線２４，２５は例えばチツプイネーブル
信号等によつてあらかじめ高レベルに設定されて
いる。又第６図も本発明の実施例であつて、第５
図と同様にＮチヤネルMOSトランジスタによつ
て構成された例であり、第５図におけるＮチヤネ
ルトランジスタ３０，３１をMOSインバータ３
９，４１にしたものであり、ソース線３８，４０
を選択時には接地レベル、非選択時には高レベル
とすることによつて選択するものである。第６図
において例えばMOSインバータ４１の出力であ
るソース線４０が低レベル、MOSインバータ３
９の出力であるソース線３８が高レベル、列線３
５が高レベル、他の列線が低レベル、行線３６が
選択されている場合、行線３６に接続されている
ＮチヤネルMOSトランジスタ４３が選択されて
いる状態であり、この状態における読み出し回路
の一例を簡単な形で表わすと第７図のようにな
り、ここでＮチヤネルMOSトランジスタ４３，
４２は第６図におけるメモリー素子であるＮチヤ
ネルMOSトランジスタにそれぞれ対応し、Ｐチ
ヤネルMOSトランジスタ５２はメモリー素子で
あるＮチヤネルMOSトランジスタのシキイ値電
圧が高い場合又はＮチヤネルMOSトランジスタ
がない場合に逆のデータ（ここでは１のデータと
する）を出力するために行線を高レベルにするト
ランジスタ、５１は行デコーダの出力信号５３に
よつて行線を選択するＮチヤネルMOSトランジ
スタ、４９，５０は第６図におけるCMOSイン
バータ４１，３９の導通状態のトランジスタであ
る。第７図においてメモリー素子であるＮチヤネ
ルMOSトランジスタ４２，４３のシキイ値電圧
が低い場合、すなわち０が書込まれている状態と
する。この時接点５４，５５は前述のＰチヤネル
MOSトランジスタによつて高レベル側に引き上
げられ、通常電源電圧の中間レベル付近に設定さ
れる。この状態では非選択メモリー素子であるＮ
チヤネルMOSトランジスタ４２は前述のように
接点５５か中間レベルであり、他方のドレイン端
子であるソース線３８はＰチヤネルMOSトラン
ジスタ５０によつて高レベルに引き上げられるた
め、ソースと基板間の電位が上昇しシキイ値電圧
が高くなりほとんど影響を与えなくなる。このよ
うに列線２本を共通に接続した回路構成であつて
もMOSトランジスタのソース電位の選択によつ
て一個のメモリー素子を選択可能である。
ルMOSトランジスタにより構成されたメモリー
素子アレイの一部分であるが、列線２０，２１は
それぞれ２本共通に接線され、例えば図に示すＮ
チヤネルMOSトランジスタ２８，２９は共通の
列線２１によつて選択される。そしてMOSトラ
ンジスタのソース２４，２５をアドレス信号２
６，２７によつてＮチヤネルMOSトランジスタ
３０，３１のどちらか一方が導通し高レベルにあ
つたソース線２４，２５のいずれかを接地レベル
にすることによつて選択し、行線２２、あるいは
２３よりデータを読み出す回路構成である。ここ
でソース線２４，２５は例えばチツプイネーブル
信号等によつてあらかじめ高レベルに設定されて
いる。又第６図も本発明の実施例であつて、第５
図と同様にＮチヤネルMOSトランジスタによつ
て構成された例であり、第５図におけるＮチヤネ
ルトランジスタ３０，３１をMOSインバータ３
９，４１にしたものであり、ソース線３８，４０
を選択時には接地レベル、非選択時には高レベル
とすることによつて選択するものである。第６図
において例えばMOSインバータ４１の出力であ
るソース線４０が低レベル、MOSインバータ３
９の出力であるソース線３８が高レベル、列線３
５が高レベル、他の列線が低レベル、行線３６が
選択されている場合、行線３６に接続されている
ＮチヤネルMOSトランジスタ４３が選択されて
いる状態であり、この状態における読み出し回路
の一例を簡単な形で表わすと第７図のようにな
り、ここでＮチヤネルMOSトランジスタ４３，
４２は第６図におけるメモリー素子であるＮチヤ
ネルMOSトランジスタにそれぞれ対応し、Ｐチ
ヤネルMOSトランジスタ５２はメモリー素子で
あるＮチヤネルMOSトランジスタのシキイ値電
圧が高い場合又はＮチヤネルMOSトランジスタ
がない場合に逆のデータ（ここでは１のデータと
する）を出力するために行線を高レベルにするト
ランジスタ、５１は行デコーダの出力信号５３に
よつて行線を選択するＮチヤネルMOSトランジ
スタ、４９，５０は第６図におけるCMOSイン
バータ４１，３９の導通状態のトランジスタであ
る。第７図においてメモリー素子であるＮチヤネ
ルMOSトランジスタ４２，４３のシキイ値電圧
が低い場合、すなわち０が書込まれている状態と
する。この時接点５４，５５は前述のＰチヤネル
MOSトランジスタによつて高レベル側に引き上
げられ、通常電源電圧の中間レベル付近に設定さ
れる。この状態では非選択メモリー素子であるＮ
チヤネルMOSトランジスタ４２は前述のように
接点５５か中間レベルであり、他方のドレイン端
子であるソース線３８はＰチヤネルMOSトラン
ジスタ５０によつて高レベルに引き上げられるた
め、ソースと基板間の電位が上昇しシキイ値電圧
が高くなりほとんど影響を与えなくなる。このよ
うに列線２本を共通に接続した回路構成であつて
もMOSトランジスタのソース電位の選択によつ
て一個のメモリー素子を選択可能である。
さらに第８図は本発明による実施例であり、列
線４本を共通に接続した場合の回路例である。列
線５６はメモリー素子を構成するMOSトランジ
スタ７３，７４，７５，７６のゲートに共通に接
続し、その４個のメモリー素子であるMOSトラ
ンジスタのソースに接続したソース線６５，６
６，６７，６８及びMOSインバータ５７，５８，
５９，６０によつて１個のメモリー素子を選択
し、行線６１，６２，６３，６４よりデータを読
み出す回路構成である。
線４本を共通に接続した場合の回路例である。列
線５６はメモリー素子を構成するMOSトランジ
スタ７３，７４，７５，７６のゲートに共通に接
続し、その４個のメモリー素子であるMOSトラ
ンジスタのソースに接続したソース線６５，６
６，６７，６８及びMOSインバータ５７，５８，
５９，６０によつて１個のメモリー素子を選択
し、行線６１，６２，６３，６４よりデータを読
み出す回路構成である。
以上のように本発明によればチツプサイズの大
部分を占めるメモリー素子の最小サイズによつて
チツプサイズが決定され、しかもメモリーサイズ
をさらに小さくしても、又CMOS構成であつて
も大容量の半導体記憶装置を低コストで容易に得
ることができる。
部分を占めるメモリー素子の最小サイズによつて
チツプサイズが決定され、しかもメモリーサイズ
をさらに小さくしても、又CMOS構成であつて
も大容量の半導体記憶装置を低コストで容易に得
ることができる。
第１図は半導体記憶装置のブロツク図の一例で
あり、１0〜１l，２0〜２nはアドレス入力端子、
３，４はアドレスバツフア回路、５は行デコーダ
ー、６は列デコーダー、７はメモリー素子アレ
イ、８は出力回路、９0〜９oは出力端子。 第２図は列デコーダーの一例であり、１４は
NANDゲート、１５はインバータ、１６は列線。 第３図、第４図は読み出し専用メモリー素子の
図例であり、１０は列線であるポリシリコン、１
１は拡散層及びMOSトランジスタを形成するシ
リコン酸化膜の段差、１２は行線であるAl、１
３は拡散層とAlのコンタクトホール。 第５図は本発明の実施例でメモリー素子アレイ
の一部であり、２０，２１は列線、２２，２３は
行線、２４，２５はソース線、２６，２７はアド
レス信号線、３０，３１はソースの電位を決める
ＮチヤネルMOSトランジスタ、２８，２９，３
２，３３はメモリー素子であるＮチヤネルMOS
トランジスタ。 第６図は本発明の実施例でメモリー素子アレイ
の一部であり、３４，３５は列線、３６，３７は
行線、３９，４１はCMOSインバータ、３８，
４０はソース線、４２，４３，４４，４５はメモ
リー素子であるＮチヤネルMOSトランジスタ。 第７図は読み出し専用メモリにおけるメモリー
素子のデータ読み出し回路の一例であり、４２，
４３はメモリー素子であるＮチヤネルトランジス
タ、４９は第６図４１のCMOSインバータの導
通状態にあるＮチヤネルMOSトランジスタ、５
０は第６図３９のCMOSインバータの導通状態
にあるＰチヤネルMOSトランジスタ、５１は行
デコーダーの出力信号によつて行線を選択するＮ
チヤネルMOSトランジスタ、５２はＰチヤネル
MOSトランジスタ、５３は行デコーダーの出力
信号。 第８図は本発明の実施例でメモリー素子アレイ
の一部であり、５５，５６は列線、５７，５８，
５９，６０はCMOSインバータ、６１，６２，
６３，６４は行線、６５，６６，６７，６８はソ
ース線、７３，７４，７５，７６はメモリー素子
であるＮチヤネルMOSトランジスタ。
あり、１0〜１l，２0〜２nはアドレス入力端子、
３，４はアドレスバツフア回路、５は行デコーダ
ー、６は列デコーダー、７はメモリー素子アレ
イ、８は出力回路、９0〜９oは出力端子。 第２図は列デコーダーの一例であり、１４は
NANDゲート、１５はインバータ、１６は列線。 第３図、第４図は読み出し専用メモリー素子の
図例であり、１０は列線であるポリシリコン、１
１は拡散層及びMOSトランジスタを形成するシ
リコン酸化膜の段差、１２は行線であるAl、１
３は拡散層とAlのコンタクトホール。 第５図は本発明の実施例でメモリー素子アレイ
の一部であり、２０，２１は列線、２２，２３は
行線、２４，２５はソース線、２６，２７はアド
レス信号線、３０，３１はソースの電位を決める
ＮチヤネルMOSトランジスタ、２８，２９，３
２，３３はメモリー素子であるＮチヤネルMOS
トランジスタ。 第６図は本発明の実施例でメモリー素子アレイ
の一部であり、３４，３５は列線、３６，３７は
行線、３９，４１はCMOSインバータ、３８，
４０はソース線、４２，４３，４４，４５はメモ
リー素子であるＮチヤネルMOSトランジスタ。 第７図は読み出し専用メモリにおけるメモリー
素子のデータ読み出し回路の一例であり、４２，
４３はメモリー素子であるＮチヤネルトランジス
タ、４９は第６図４１のCMOSインバータの導
通状態にあるＮチヤネルMOSトランジスタ、５
０は第６図３９のCMOSインバータの導通状態
にあるＰチヤネルMOSトランジスタ、５１は行
デコーダーの出力信号によつて行線を選択するＮ
チヤネルMOSトランジスタ、５２はＰチヤネル
MOSトランジスタ、５３は行デコーダーの出力
信号。 第８図は本発明の実施例でメモリー素子アレイ
の一部であり、５５，５６は列線、５７，５８，
５９，６０はCMOSインバータ、６１，６２，
６３，６４は行線、６５，６６，６７，６８はソ
ース線、７３，７４，７５，７６はメモリー素子
であるＮチヤネルMOSトランジスタ。
Claims (1)
- １ マトリクス状に配置されたMOS型電界効果
トランジスタからなるメモリー素子と、該メモリ
ー素子を選択するための行デコーダ及び列デコー
ダとから成る半導体記憶装置において、前記列デ
コーダからの選択信号を伝送する列線の少なくと
も２本を共通の前記列デコーダの出力端子に接続
し、共通の前記選択信号を前記各列線より各々受
ける複数の前記メモリー素子を該メモリー素子を
構成するMOS型電界効果トランジスタのソース
電位により選択することを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14651180A JPS5771571A (en) | 1980-10-20 | 1980-10-20 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14651180A JPS5771571A (en) | 1980-10-20 | 1980-10-20 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5771571A JPS5771571A (en) | 1982-05-04 |
| JPS645398B2 true JPS645398B2 (ja) | 1989-01-30 |
Family
ID=15409283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14651180A Granted JPS5771571A (en) | 1980-10-20 | 1980-10-20 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5771571A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770234B2 (ja) * | 1987-10-31 | 1995-07-31 | 日本電気株式会社 | 絶縁ゲート型不揮発性半導体記憶装置 |
-
1980
- 1980-10-20 JP JP14651180A patent/JPS5771571A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5771571A (en) | 1982-05-04 |
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