JPS60136095A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体メモリ、特にバイポーラと０ＭＯ８とを
組合わせたメモリに関するものである。

〔発明の背景〕

現在量も多用されている半導体スタティックＲＡＭ　（
ランダム・アクセス・メモリ）にはバイポーラ型のメモ
リと０ＭＯ８型のメモリがある。

それらのメモリセルの代表例を第１図（ａ）、　（ｂ）
にそれぞれ示す。

バイポーラ型のスタティックＲＡＭは現在最高速のＲＡ
Ｍであるが周知のように消費電力が大きい。一方、０Ｍ
Ｏ８ＲＡＭは消費電力は小さいがアクセス時間は比較的
遅い。

〔発明の目的〕

本発明の目的は、バイポーラＲＡＭと同程度のアクセス
時間をもつとともに０ＭＯ８と同程度の電力しか消費し
ないＲＡＭを提供することである。

〔発明の概略〕

この目的を達成するために、本発明ではメモリセルを、
バイポーラトランジスタ（以下、バイポーラＴ、と略す
。）とＭＯＳトランジスタ（以下、Ｍ　ＯＳ　Ｔｒ　）
とにより構成する。すなわち、メモリセルの出力段にバ
イポーラＴ、を用いることにより、負荷駆動能力が大き
くなり、ビット線の浮遊容量を高速で充放電できる。こ
のため、メモリセルの動作が高速となる。又、フリップ
フロップ部はＭＯ８Ｔｒにより構成せしめる。これによ
り、信号の切換時にのみバイポーラＴ１に電流が流れ、
その他の時はＭＯ８Ｔ＋−に流れる電流により流れるメ
モリセル全体の消費電流が決まるので、消費電力を低く
おさえることができる。

〔発明の実施例〕

以下実施例を参照しながら本発明の詳細な説明する。

第２図は、一般的にメモリＬＳＩの内部構成を示してい
るが、本発明もこのような内部回路により構成されてい
る。２１および２３は、アドレス・デコーダ回路であり
、アドレス・バッファａと、部分デコーダ回路すおよび
Ｃとから構成されている。デコーダ回路として、この例
では部分デコーダ２段から成る回路を示しているが、勿
論１段のデコーダで構成することも可能である。４アド
レスに対するこのようなデコーダの一例を第３図に示す
。３１はアドレス入力、３２はデコーダ出力であり、ａ
はバッファ、ｂはデコーダ回路である。

また、第２図において２２は、メモリセル・アレーであ
り、２４はセンス回路、２５は読出し、書込み制御回路
、２６は出力バッファ回路である４゜以下に示すように
、本発明では、これらの回路のうち全て、または特殊な
回路を除く殆んど全ての回路に対してバイポーラと０Ｍ
Ｏ８との複合回路を使用する。その結果として、バイポ
ーラの高速性とＣＭＯ３の低消費電力という両者の利益
を同時に実現できる。

まず、メモリセルについて説明する。第４図は本発明の
一実施例のメモリセルである。２進情報の記憶は、ＣＭ
ＯＳメモリセル（第１図（ｂ））と同様にｐ−ＭＯ８４
１，４２とｎ−ＭＯ８４３４４から成るフリップフロッ
プで行なわれる。バイポーラＴ、４５．４６は、メモリ
セルとティジット線４７．４８とのインターフェースを
行なう。

このメモリセルの動作の原理を、第５図を参照しながら
説明する。５０は第４図に示したメモリセルである。メ
モリセル５０のうち一個を選択するにはドライバ５２に
よりワード線６３のうちの一つを高レベルにする。非選
択の他のワード線は低レベルに保たれる。この低レベル
がＶ。８である場合には、下側ワード線６４はｖａｎよ
り低いレベルに保つ必要がある。この電圧は、外部から
与えてもよいが、ＭＯＳダイナミックＲＡＭで多用され
ているように、チップ上で発生されるようにしてもよい
。また、下側ワード線をＶ　ｇｇに接続し、ドライバ５
２の低レベルをＶ　ＩＩＢより高いレベルに設定するよ
うにしてもよい。

一方、ディジット線６２．６２’は、非選択の時には高
レベルに保たれ、選択されるデイジット線に対してのみ
電流源が接続される。したがって、選択されたディジッ
ト線６２．６２’には、選択されたワード線との交点に
あるメモリセルの記憶情報に従って片方には高レベルも
う片方には低レベルが現われる。この電圧レベルをセン
ス回路５３で構成し出力バッファ５４で増幅してチップ
外へ出力する。書込みは、選択されたメモリセルに対し
読出し電流よりも大きな書込み電流を流すことにより行
なう。このような読出し、書込みを行なう回路の一実施
例を５１．５１’　（５１と同一回路）として示す。バ
イポーラ’ｒｒ５５、ＭＯ５Ｔｒ５７，５８、抵抗５６
より成る回路が読出し回路である（勿論上側のバイポー
ラ・Ｔ１の前にＣＭ　ＯＳ−ｒンバータを付加し、下側
にはインバートとしない入力を加えるようにしてもよい
。）。

非選択時には入力６５に高レベルが印加され、ディジッ
トｖＡ６２は高レベルに保たれる。選択時には、入力６
５には低レベルが印加されバイポーラＴ１５９がオンと
なる。この時メモリセルの高レベル側のバイポーラＴ、
からは抵抗５６で決まる電流が流れる。一方、低レベル
側では、ディジット線６２が低レベルとなるために電流
は流れなくなる。また、書込みは、読出し・書込み回路
５１゜５１′うちの片方（書込情報による）の入力６６
を低レベルとし、強制的に大きな書込み電流を流すこと
により書込みを行なう。書込みが行なわれればそのディ
ジン１〜線は低レベルとなるので、書込み電流は流れな
くなる。また、書込みに際しては読出し電流を流さない
方が高速に書込みができるので、読出し電流を切るよう
にした方がよい。

このような実施例については後述する。また、書込みを
高速で行なうには下側ワード線の電位よりも、書込み回
路の電位ｖ８８′が低い方がよい。したがって、Ｖ　１
１８’　をｖｇｓよりも低くするか、または■８８′　
をＶ　ｌＩｓと等しくするとともに書込み時に下側ワー
ド線を少し高レベルに切換えた方がよい。

そのための回路の一実施例を５５として示す。■として
適当な電圧を加えれば、書込み時に下側ワード線６４を
適当なレベルに設定できる。また、この回路として後述
するバイポーラとＣＭＯ８を組合わせたバッファ回路を
使用してもよい。

以上、本発明のメモリの基本動作について説明してきた
が、以Ｆ種々の実施例について詳しく説明する。

第６図は、本発明のもう１つのメモリセルの実施例であ
る。この実施例では、エミッタホロワ・トランジスタ６
］、６２のコレクタ６３．６４はツー１−線にではなく
電圧源に接続されている。この電圧源としては、設計の
都合でどのようにとってもよいが、最も正の電圧源Ｖ　
ｅｃに接続するのが大抵の場合好都合である。その場合
、バイポーラＴ１のコレクタのｎ十埋込み＊（ｐＭＯ８
のｎ層と接続している）を隣りのワード線に属するメモ
リセルのｎ十埋込み層と分離する必要がなくなり、メモ
リセルの面積を小さくできる。また、１１層はワード線
に接続されていないためワード線の負荷が軽くなり、高
速化できる。

第７図おＪ：び第８図は、それぞれ第４図および！！ｒ
５６図のメモリセルで、ｎＭＯ８４３，４４を夫夫抵抗
４３　］　、　、４４１で訂き換えた実施例である。

これらの実施例においては、ｎ　Ｍ　ＯＳ用のｐウェル
が不要となるため、セルアレー全体がｎウェルのみで構
成でき、メモリセルを小形化できる。特に第８図の実施
例では、隣り合うワード間でｎつエルを分離する必要が
なくなるので、全セルアレーを一個のＤウェル内に構成
でき、高集積化に適している。同様に、ｐＭＯ８を抵抗
で置き換えたメモリセルも可能であるが、バイポーラＴ
１のベース電流を充分に供給しなおかつ低消費電力にす
るにはｐＭＯ３と抵抗とで構成する方が好都合である。

第９図および第１０図は、第４図および第７図のメモリ
セルを、書込みが行ないやすいように改良したメモリセ
ルの実施例である。これらの実施例では、バイポーラＴ
、４５．４６のコレクタに夫々抵抗４’５１，４５１が
接続されている。この抵抗４５１，４６１の値は、読出
し電流では電圧降下が小さく、より大きな書込み電流で
は、バイポーラＴ１が飽和近く、または完全に飽和する
ような電圧降下を生ずるように設定する。そのため、書
込み時には、充分に大きなベース電流が流れるため、書
込み特性が改善される。勿論、図示はしないが第９図お
よび第１０図のような改良は、第６図または第８図の実
施例に対しても同様に行なうことができる。

第１１図および第１２図は、第９図および第１０図のメ
モリセルを更に改良した実施例であり。

バイポーラ”Ｆｒ４５，４６のコレクタとベースとの間
には夫々ショットキーバリヤダイオード４００゜４０１
が接続されている。そのために、書込み電流に対してバ
イポーラＴ　ｒは飽和はしないが、充分な書込み電流が
ＭＯ８Ｔｒに対して供給されるため書込み時間を短縮で
きる。また、バイポーラＴ、の飽和が防がれるので５．
！ｊ込みのサイクル時間を短縮することもできる。この
改良も、第６１４または第８図の実施例をベースとして
同様に適用できることはいうまでもない。

第１３図は、第４図のメモリセルを実際にレイアウトし
た一実施例である。図中の番号は、第４図の中の番号と
対応している。

又、図中イの領域は金属配線（第１層）、図中口の領域
は多結晶シリコンである。

太線５１はシリコンのＩＩ型ウェルであり、この中に２
個のｐＭＯ８４１，４２と２個のバイポーラＴ、４５．
４６が形成されている。一方、太線５２はｐ型ウェルを
示しており、この中に２個のｎＭＯ８４３，４４が形成
されている。ＧｐはｐＭＯ８のゲートであり多結晶シリ
コンで形成されている。ｐＭＯ８４，１は、中央のソー
ス領域ＳＰと、ゲートの左側のドレーン領域ＤＰとで形
成され、一方、ｐ、ＭＯ８４２は、中央のソース領域Ｓ
Ｐとゲ−１”　Ｇ　ｐと右側のドレーン領域Ｄｐとで形
成されている。ワード線４０は、両ｐＭＯ３の共通ソー
ス領域ＳＰと、ｎウェル５１の下方に配置されているｎ
→゛埋込み層（図示されてはいないが、図左方の矢印の
太さで、図の左から右まで存在する）とに接続されてい
る。バイポーラＴ。

４５は、ｎウェル下層のｎ十埋込み層をコレクタとし、
ｐＭＯ８４１のドレーンをベース領域として共有し、そ
の中にエミッタ領域Ｅを形成して作られている。ベース
の引出しはエミッタＥの図の下方のベースコンタク１〜
孔Ｂにより行なわれる。

一方、バイポーラＴ１４６は、ｐＭＯ８４２のドレーン
領域内に同様に形成される。また、図示されていないが
、ディジット線は第２層配線で図の縦の方向に配置され
ており、層間接続孔によりバイポーラＴ４のエミッタに
接続されている。一方、ｎＭＯ８４３はソース領域Ｓ□
と左方のドレーン領域りつとの間に、またｎＭＯ３４４
はソース領域Ｓ□と右方のドレーン領域Ｄ４との間に形
成される。各デバイス間の接続は、図示されているよう
に多結晶シリコンと第１金属配線により行なわれている
。

第１４図は第１３図のメモリセルを線ａ−ａ’及びｂ−
ｂ’　に沿って切った断面図を示している。

金属配線及び多結晶シリコンは第１３図と同じ記号（４
２口）で示している。領域口は絶縁物の層、ハはｎ一層
、二はｎ十埋込み層、ホは基板である。

第２層配線および第１，２層間の絶縁物は省略している
。なお、第６図の実施例の平面図も第１３図と類似とな
るが、ｎ十埋込み層二のレイアウトのみが第４図の実施
例と異なり、ｎ十埋込み層はＰウェル５２の下方のみ存
在しない。断面図で示すと、ｎ′卜埋込み層二は第１４
図すで実線の部分の他に破線部分が加わる。つまり、ｎ
十埋込み層二がメモリセル・アレー下方全体で繋がって
いるので分離のための領域が不要となり、メモリセル面
積を低減できる。

第１５図は、第７図または第８図のメモリセルを実際に
レイアウトした一実施例である。この図で、ｐＭＯ８は
第１３図と類似して配置されているが、ｎ　Ｍ　ＯＳの
代りに多結晶シリコンで抵抗（抵抗の記号で指示されて
いる）３００，３０１が形成されている点だけが異なっ
ている。また、ｎ十埋込み層は図示されていないが、第
７図の場合は第１３図と同様にｐＭＯ８の下方にのみ、
また、第８図の場合はメモリセル下方全面（この場合は
、第６図の、メモリセルの場合とは異なりＰウェルは不
要なのでｎ十埋込み層に窓は不要となる）に存在してい
る。

第１６図は、本発明のメモリセルのもう１つの実施例で
ある。この実施例では、バイポーラＴ、。

６］、６２（７１ベ一スニ夫々ｐＭＯ８１６０，１６１
が接続されており、ワード線４０は、低レベル信号が印
加されると選択される。また、このＰ　ＭＯ３１６０，
１６１の代りにｎ　Ｍ　ＯＳを使用してもよく、その場
合は、ワード線は高レベル信号により選択される。また
、バイポーラＴ、のコレクタは電圧源（Ｖ　ｃｃが好ま
しい）に接続される。

第１７図は、第１６図のメモリセルの改良回路であり、
バイポーラＴｒ６Ｌ、６２がオフとなるとき、そのベー
ス領域等に蓄積された電荷を急速に放電するために夫々
ｎＭＯ８１６２，１６３が追加されている。勿論、１６
０＝１６３のｐＭＯ５゜ｎ　、Ｍ　ＯＳは互いに入れ換
えても（選択レベルか高レベルに変わるでけで）同様に
動作させ得る１゜第１８図は、フリップフロップを構成
するｎＭＯ３４３，４４を夫々抵抗４３１，４４１で置
き換えた実施例である。この場合も、ｐＭＯ８１６０お
よび１６１をｎＭＯ８に置換えることができるが、ｐ　
Ｍ　ＯＳであればフリップフロップを構成するＰＭＯ８
およびバイポーラＴ１と同一ウェル内に構成でき、非常
に小形のメモリセルを実現できる。

第１９図は、第１８図を改良したメモリセルで、バイポ
ーラ’ｒ、６１．６２の電荷放電用に夫々ｎＭＯ８１６
２，１６３を追加している。

第２０図は第１６図または第１７図のメモリセルの書込
みを高速化した実施例であり、バイポーラＴｒ６１，６
２のコレクタに抵抗１６４，１６５が追加されている。

また、バイポーラＴｒ６ｔ。

６２の飽和を防ぐには、ショットキーバリヤダイオード
１６６．１６７を接続すればよい。これらの動作につい
ては、第９図〜第１２図に関して説明したと同じである
。

第２１図は、第１８図または第１９図のメモリセルの書
込みを高速化した実施例で、働きは第２０図と同じであ
る。

次に周辺回路の実施例について図を参照しながら説明す
る。

第２図で入力バッファ・デコーダ部分（２１゜２３）は
、周知のどのような回路を使用してもよい。たとえば、
入力バッファ回路としては、入力レベルがＥＣＬの場合
にはＥ　ＣＬから０ＭＯ８への変換回路（例えば、ｌ５
ＳＣＣＤｉｇ、Ｔｅｃｈ、Ｐａｐｅｒｓ。

ｐｐ２４８−２４９．１９２８）を、また入力がＴＴＬ
の場合には通常のＣＭＯＳゲート１〜２段程度を使用す
ればよい。また、その他のゲートとしては、例えばＣＭ
ＯＳゲートまたは０ＭＯ８とバイポーラとを組合わせた
ゲート回路（たとえば、特願昭５７−１１６７７１号ま
たは特願昭５７−１３５１４３号参照）を使用して構成
できる。メモリ回路で特に負荷容量が大きな線路を駆動
するにはバイポーラと０ＭＯ８とを組合わせた回路を使
用するのが好都合である。

次に読出し・書込み回路（第２図の２４の一部で第５図
の５１）の実施例について説明する。

第２２図は、第５図の回路５１．５１’および付属の回
路の実用的な一実施例である。回路５１はこの実施例で
は、アドレス・デコーダ出力６７により選択された回路
のみが動作するようになっている。そのため、第５図で
ＣＭＯ８５７，５８および６１．６２で構成されていた
バッファ回路は、この実施例では２入カゲートとなるよ
うに構成されている。デコーダ出力６７は、非選択では
高レベル、選択では低レベルとなり、回路５１は選択さ
れれば第５図に関連して説明したと同様な動作を行なう
。また、信号６７が非選択の高レベルにある限り、信号
Ｒ（６５）、ＷＯ（６６）のレベルの如何にかかわらず
、ディジット線６２は高レベルに保たれ、６２に接続さ
れたメモリセルは非選択状態に保たれる。回路５１’も
５１と全く同一の構成であり、ただ入力がＷｌ　（６６
’　）である点が異なっている。信号Ｒ，ＷＯ，Ｗｌは
、読出し状態ではｋは低レベル、ｗｏ、ｗｔは高レベル
である。書込み状態ではＲは高レベル（勿論前述したよ
うに低レベルでもよいが、書込みを高速で行なうには高
レベルの方がよい）また書込み情報の１，０に従ってｗ
ｏ、ｗｔのどちらかが高レベル、もう片方が低レベルに
設定されている６回路６８はデコーダ回路の一部で、０
ＭＯ８の３入カゲートとして図示されており、入力６９
としては予め部分的にデコードされた入力アドレス信号
６９が印加されるようになっている。しかし、回路６８
は本願発明に含まれるものではなく、たとえば値入力の
ゲートを使用してもよいしくこれは設計の問題である）
、また、バイポーラと０ＭＯ８とを組合わせたゲート回
路を使用してもよい。

ところで、読出し状態では、メモリセルの記憶情報に従
ってディジット線６２．６２’のうちの一方が高レベル
、もう一方が低レベルとなる。第５図および第２２図の
実施例では、高レベルに接続されている回路５１のトラ
ンジスタ５９には、読出し期間の間読出し電流が流れる
。第２３図はこの点を改良した実施例であり、ＣＭＯ８
５７゜５８から成るゲートは３入カゲートに改められ、
そのうち一つの入力にはバッファ（インバータ）７２′
を経てディジット線６２′の反転情報が印加されている
。いま、ディジット線６２が高レベル、６２′が低レベ
ルになる情報のメモリセルが読出されるものとする。

ディジット線６２が高レベルであればバッファ７２の出
力低レベルとなり７１′のなかのＴ１５９′はオンとな
り、ディジット線６２′を低レベルへと急速に放電する
。ディジット線６２′が低レベルになればバッファ７２
′の出力は高レベルとなり、バイポーラＴ、５９はオフ
となる。従って、ディジット線の片方が完全に高レベル
、もう片方が低レベルとなってしまえば、もはや読出し
電流は流れなくなる。なお、第２３図では、第２２図の
回路５１．５１’のうち読出し回路部分７１．７１’　
Ｌか示していないが、読出し・書込み回路としては図示
していない書込み部分も必要なことは言までもない。

第２４図は、第５図のセンス回路５３．５３’と出力バ
ッファ５４との一実施例である。この実施例テハ、セン
ス回路は、０ＭＯ８５３１，５３２からなるインバータ
とエミッタホロワ・トランジスタ５３３とその電流源５
３５、およびレベルクランプ用トランジスタ５３４　（
このトランジスタは０ＭＯ５またはＴＴＬ出力のときは
不要）とから構成されている。ディジスト線６２．６２
’は選択された対のうちの片方のみが低レベルであり。

残り全てのものは高レベルであるので、エミッタホロワ
でワイヤド・オアするためにはインバータが必要となる
。また、このインバータは増幅の役目も勿論行なってい
る。インバータのために、エミッタホロワトランジスタ
５３３の出力は、選択されたディジット線のうちの１つ
の出力のみが高レベルとなり、残りは全て低レベルとな
るので、ワイヤドオアが可能となる。

出力回路５４はＥＣＬ出力を発生する回路であり、通常
のバイポーラ・メモリのＥＣＬ出力回路と同じ回路であ
る。入力５４１には、書込み時の出力禁止信号が印加さ
れる。また、クランプ回路５３４は、出力回路のカレン
ト・スイッチに必要な入力振幅にセンス出力をクランプ
して高速化するものであるが、必ずしも必要ではない。

第２５図は、第２４図で使用されている電流源５３５の
実施例である。ａ）はバイポーラＴｒ３０１による電流
源であり、ｂ）はＭＯＳ　Ｔ。

３０２による電流源である。Ｃ）はバイポーラ３０３と
０ＭＯ８３０４，３０５とを組合わせた電流源であり、
センス線（第２４図の５３０）が低レベルとなれば電流
が流れなくなり、消費電力を低減できる。抵抗３００は
、センス線が高レベルの時の電流を決定するためのちの
である。

第２６図は、ＴＴＬなイＬ、ＣＭＯ８（Ｂ　ｉＣＭＯ３
）レベルを出方するための回路の実施例である。バイポ
ーラＴ、５４２，５４３はトーテンポール式に縦続接続
さ九ているが、センス線５３０．５３０’の片方が高レ
ベル、もう片方が低レベルであるので、トランジスタ５
４１，５４２が同時にオンとなることはない。トランジ
スタ５４１．５４２は夫々、０ＭＯ８５４４，５４５及
び５４６，５４７により駆動される。

第２７図（ａ）は、トランジスタ５４２を５４２−１，
５４２−２のダーリントン・エミッタホロワとして従来
のＴＴＬ出ヵに近づけた実施例である。

第２７図（ｂ）は、第２７図（ａ）のダーリントンのエ
ミッタ抵抗５４０を使用する代りに、ＣＭＯＳ５４４，
５４５およびダーリントン１段目５４２−１をＢｉ−Ｃ
ＭＯＳ複合回路（５４２−１，５５１〜５５４）のイン
バータ５５０で置換えたものである。この回路形式にす
ることにより抵抗に常時流れる電流を節約できるととも
に、出力トランジスタのオフ時にそのベースから蓄積電
荷を急速に引くことができ、高速化できる。

第２７図（ｃ）は出力段トーテンボール・トランジスタ
の下側トランジスタ５４３をＭＯＳ）−ランジスタ５４
３′な置換えたもので、出力の低レベルをより本来のＴ
ＴＬレベルに近づけ得る。

なお第２７図（ｂ）、（ｃ）のインバータ回路５５０．
５５１としては、どのような既知のインバータ回路を使
用してもよいことは言うまでもない（たとえば特願昭５
７−１１６７７１または特願昭５７−１３５１４２参照
）。また、インバータの代りにどのようなノンインバー
タ型のバッファ回路（たとえば特願昭５７−１３５１４
３号）を使用してもよいことは言うまでもない。

第２８図は、出力をトライステートとした実施例である
。そのために、出力回路のバイポーラを２入力ゲートと
し、その片方の入力にチップセレクト信号５９０を印加
するようになっている。チップセレクト信号５９０が低
レベルならば第２６図と同様に信号が出力されるが、信
号５９０が高レベルならば、センス線５３０，５３０’
のレベルの如何にかかわらずトランジスタ５４２，５４
３ともにオフとなる。この機能は、多数個のメモリ出力
をオア接続する際に必要となる。また、書込みに際して
書込み期間中出力を禁止することも可能である。この機
能を実現するには、バイポーラをＴｒ駆動するＣＭＯＳ
ゲートを３入力にして出力禁止信号を印加してもよいし
、チップセレクト信号とＷＥ倍信号で論理をとって必要
な信号を作り信号５４４として印加してもよい。

以上第２４〜２８図の実施例では、センス回路のエミッ
タホロワ電流器よ両方または片方が常時流れているが、
第２９はエミッタホロワ電流を定常時には流さなくした
実施例である。センス線５３０が高レベル、５３０が′
が低レベルの場合を考えると、バイポーラＴｒ５３５−
３’　がオン、５３５−３′はオフである。しかし、ト
ランジスタ５３５−３′のコレクタは低レベルであるの
で定常状態では電流は流れなくなる。

シカシ、第２９［１ｔ、０ＭＯ５５３５−１゜５３５−
２からなるバッファは増幅作用がないので、スレッショ
ルド電圧がばらつくと電流が流れる可能性がある。この
点を改良したのが第３０図であり、バイポーラＴ１を駆
動に増幅度の高いインバータ５３７−１，５３７−２及
び５３６−１゜５３６−２の２段を接続してこの欠点を
防いでいる。

なお、第２図における読出し・書込み制御回路２５は、
ＣＭＯＳまたはバイポーラＣＭＯ８の組合せ回路により
構成され、第２２図と関連して述べたＲ、ＷＯ，Ｗｌ信
号を発生する。この回路はゲートを適当に論理的に接続
することで当業者が容易に構成でき、その構成自体は本
発明の範囲には含まれないので、ここではこれ以上の詳
しい説明を省く。

【図面の簡単な説明】

第１図は従来型のメモリセルの回路図、第２図はメモリ
ＬＳＩの内部構成を示した図、第３図はバッファ・デコ
ーダの構成例、第４図は本発明のメモリセルの一実施例
、第５図は本発明のメモリの構成の一実施例、第６図〜
第１２図は夫々本発明のメモリセルの他の実施例を示す
図、第１３図は本発明のメモリセルのアウト図、第１４
図は第１３図の実施例の断面図、第１５図〜第２１図は
夫々本発明のメモリセルをレイアウトした実施例を示す
図、第２２図、第２３図は本発明の読出し・書込み回路
の一実施例を示す図、第２４図は本発明のセンス回路お
よび出力回路の一実施例、第２５図は、第２４図の電流
源の実施例を示す図、第２６図〜第３０図は夫々出力回
路を示す回路図第　Ｉ　命 （α） （ｂ） ３−レ　乙　図 第　３　図 第　７　１Ｍ 第　１０　ＩＩ ′ｊ４１１　回 第　１２　（支） 第　／ａ　ｑ 石　／４　図 第　ｚＤ１カ 第　２／　図 第　２２　前 第　２３　図

Claims (1)

1. 【特許請求の範囲】 ！、ＭＯＳトランジスタで構成されたフリップフロップ
   部と、該フリップフロップの出力端に接続され少なくと
   もバイポーラトランジスタを出力段に有する出力回路か
   らなるメモリセルを有する半導体メモリ。 ２、前記フリップフロップ部は、第１．第２のｐＭＯ８
   ）−ランジスタと、該第１．第２のｐＭＯ３）ランジス
   タの夫々のドレーンに一端が夫々接続された第１．第２
   の負荷抵抗とから構成され、該ｐＭＯＳトランジスタの
   ソースには第１の電位が印加され、該第１．第２の負荷
   抵抗の他端には第２の電位が印加され、該第１゜第２の
   ＰＭＯＳトランジスタのゲートは夫々該第２．第１のｐ
   ＭＯＳトランジスタのドレーンに接続され、該第１．第
   ２のＰＭＯＳトランジスタのドレインを前記出力端とす
   る第１項記載の半導体メモリ。 ３、前記フリップフロップ部は、第１．第２のｐＭＯＳ
   トランジスタと、該第１．第２のｐＭＯＳトランジスタ
   の夫々のドレーンにドレーンが接続された第１．第２の
   ｎＭＯ８ｔ−ランジスタとから構成され、該ｐＭＯＳト
   ランジスタのソースには第１の電位が印加され、該第１
   ゜第２のｎＭＯＳトランジスタのソースには第２の電位
   が印加され、該第１．第２のｐＭＯＳトランジスタのゲ
   ートは該第１．第２のｎ　Ｍ　ＯＳトランジスタのゲー
   トに夫々接続されかつ該第２、第１のｐＭｏｓトランジ
   スタのドレインに接続され、該第１．第２のＰＭｏｓト
   ランジスタのドレインを前記出力端子とする第１項記載
   の半導体メモリ。 ４、前記出力回路は、前記フリップフロップの出力端に
   ドレインが接続され、ゲートメモリセル選択信号が印加
   される第３のｐ　Ｍ　ＯＳ　トランジスタと、該第３の
   ｐＭＯｓトランジスタのソースにベースが接続され、コ
   レクタに第３の電位が印加され、エミッタをメモリセル
   外部に接続されるバイポーラトランジスタとから成る第
   １項記載の半導体メモリ。