JPS6260759B2

JPS6260759B2 -

Info

Publication number: JPS6260759B2
Application number: JP57027953A
Authority: JP
Inventors: Toyofumi Takahashi; Toshuki Araki
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1982-02-22
Filing date: 1982-02-22
Publication date: 1987-12-17
Also published as: JPS58146090A

Description

【発明の詳細な説明】

本発明は、読出し専用メモリ（以下ROMと称
す）において読出しの際にメモリセルのワード線
を選択するデコーダ回路、又はプログラマブル
ROM（以下PROMと称す）若しくは再書込み可
能なプログラマブルROM（以下EPROMと称
す）において書込み及び読出しの際にメモリセル
のワード線を選択するデコーダ回路に関し、特に
回路構成に相補形金属酸化膜半導体（以下及び特
許請求の範囲においてCMOSと称す）を含む
CMOS型デコーダ回路に関する。 ROM、PROM、EPROMにおいては、メモリ
容量が16K、32K、64K、256Kビツトと順次増加
してきており、それと共にアドレス数も増加し、
それを振り分けるデコーダ回路では、消費電力の
減少、スピードの増大、面積の縮少、駆動能力の
増大などが重要な課題となつている。本発明は、上記のようなデコーダ回路において
消費電力を少なくすることを目的とするものであ
つて、特にメモリセルを駆動するドライバ回路に
CMOS構成をもつデコーダ回路において、上記ド
ライバ回路を制御するとともに、そのCMOSに貫
通電流が全く又は殆んど流れないようにするゲー
ト回路を設けることにより上記目的を達成せんと
するものである。本発明は、第１図に一実施例が示されているよ
うに、第１のアドレス信号Ａ０〜Ａ５と制御信号
Ｂとを入力して第１の信号線１−０〜１−６３を
選択する第１のデコーダ回路２と、第２のアドレ
ス信号Ａ６，Ａ７と制御信号CEとを入力して上
記第１の信号線と交差する第２の信号線３−０〜
３−３を選択する第２のデコーダ回路４と、上記
第１の信号線と第２の信号線とのすべての交点に
設けられたゲート回路５（５−１〜５−２５６、
ただし５−９以降は図示されていない。）と、こ
のゲート回路５からの信号により制御され、メモ
リセル６のワード線を駆動する、CMOS構成をも
つドライバ回路７とを備え、ゲート回路５がドラ
イバ回路７のCMOSに貫通電流が流れないように
CMOSの電源電圧と等しいか殆んど等しい電圧の
信号を供給するように構成されている点に特徴を
有する。本実施例において、各ゲート回路５は、
第１のデコーダ回路２の１個の出力端子とドライ
バ回路７の１個の入力端子との間にソースとドレ
インが接続され第２の信号線３−０〜３−３の１
本にゲートが接続されたライトデプレツシヨン型
のＮチヤンネル電界効果トランジスタ８（以下Ｎ
チヤンネル電界効果トランジスタをＮ−FET、
Ｐチヤンネル電界効果トランジスタをＰ−FET
と称す）と、上記ライトデプレツシヨン型Ｎ−
FET８とドライバ回路７の入力端子との間にド
レインが接続され電源電圧Vcc（例えば5V）にソ
ースが接続され上記と同じ第２の信号線の１本に
ゲートが接続されたエンハンスメント型Ｐ−
FET９とから構成されている。ここで、ライトデプレツシヨン型Ｎ−FETと
は、基板効果による閾値電圧増加分だけ閾値電圧
をマイナス側に設定し、見掛け上あるいは実効的
な閾値電圧をOVになるようにしたデプレツシヨ
ン型Ｎ−FETをいう。本実施例においては、第１のデコーダ回路２は
６ビツトの第１のアドレス信号と制御信号Ｂとを
入力して次段のデコーダ回路１１の入力信号に変
換する第１段デコーダ回路１０と、その第１段デ
コーダ回路１０の出力信号を入力して64個の出力
端子Q₀〜Q₆₃のいずれかに選択信号を出力する第
２段デコーダ回路１１とから構成されている。各
出力端子Q₀〜Q₆₃にはそれぞれ第１の信号線１−
０〜１−６３が１本ずつ接続され、各第１の信号
線は４本ずつに分岐して合計254本の信号線とな
る。また、第２のデコーダ回路４は２ビツトの第
２のアドレス信号と制御信号CEとを入力して、
４個の出力端子に接続される第２の信号線３−０
〜３−３のいずれかに選択信号を出力する。ゲート回路５の１個とドライバ回路７中に含ま
れるCMOSの１個を第２図に示し本実施例の動作
を説明する。第２段デコーダ回路１１からの１個の出力信号
Ｘが高レベル（Vccレベル。以下Ｈレベルと称
す）で、第２のデコーダ回路４からの１個の出力
信号ＹもＨレベルのとき、ライトデプレツシヨン
型Ｎ−FET８が導通状態、Ｐ−FET９が非導通
状態となり、Ｎ−FET８がライトデプレツシヨ
ン型であることによりドライバ回路７の入力端子
への信号Ｚとしては信号ＸのＨレベル、すなわち
Vccレベル、が基板効果による電圧降下を受けず
に殆んどそのままの電圧レベルで現れる。次に信
号ＸがＨレベルで、信号Ｙが低レベル（GNDレ
ベル、OV。以下Ｌレベルと称す）のとき、Ｎ−
FET８が非導通状態、Ｐ−FET９が導通状態と
なるため信号ＺはVccレベルとなる。信号ＸがＬ
レベルで、信号ＹがＨレベルのとき、Ｎ−FET
８が導通状態、Ｐ−FET９が非導通状態となる
ため信号ＺはＬレベル、すなわちGNDレベルと
なる。また、信号Ｘ及びＹが共にＬレベルのと
き、Ｎ−FET８及びＰ−FET９が共に導通状態
となるが、Ｎ−FET８ではゲート電圧が低く高
抵抗状態となつているため、Ｎ−FET８の導通
抵抗とＰ−FET９の導通抵抗との比率により信
号ＺがVccに十分近いレベルとなる。以上の信号
Ｘ，Ｙ及びＺの関係を下表に示す。

【表】ドライバ回路７中のＰ−FET１２とＮ−FET
１３とからなるCMOSインバータは、ゲート回路
５からの出力信号Ｚを入力信号とし、出力側はメ
モリセル６のワード線に接続されている。ROM
の場合にはドライバ回路７をCMOSインバータの
みで構成することができるが、PROM及び
EPROMの場合には、一般に、書込み用の高電圧
電源回路が追加される。ところで、上表から信号ＸがＬレベル、信号Ｙ
がＨレベルのときゲート回路５からの信号Ｚが
GNDレベルとなるので、Ｐ−FET１２が導通状
態、Ｎ−FET１３が非導通状態となりワード線
にVccが印加される。一方、信号Ｘ，Ｙが上記以
外の組合せの場合には信号ＺがVccレベルあるい
は殆んどVccに近いレベルとなるので、Ｐ−FET
１２が非導通状態、Ｎ−FET１３が導通状態と
なりワード線がGNDレベルとなる。そして、こ
の場合Ｐ−FET１２が十分非導通状態に保たれ
るのでCMOSでの貫通電流は流れない。もし、ゲ
ート回路５において、信号Ｘ及びＹが共にＨレベ
ルのとき信号ＺのレベルがVccから大きく降下す
るような構成であれば、CMOS構成のドライバ回
路７において貫通電流が流れることとなる。本発明は、ゲート回路５のライトデプレツシヨ
ン型のＮ−FET８に代えてゼロトランジスタを
用いたものも含む。ゼロトランジスタとは閾値電
圧がOV近傍にあるFETのことであり、ライトデ
プレツシヨン型Ｎ−FETに比べて基板効果によ
る電圧降下が起りうるが、本発明の目的を達成す
ることは可能である。第１図の実施例では、ドライバ回路７への入力
信号ＺがGNDレベルのときが選択状態にあた
る。いま、第１の信号線１−０がＬレベル、他の
１の信号線１−１〜１−６３がＨレベルとし、第
２の信号線３−０がＨレベル、他の第２の信号線
３−１〜３−３がＬレベルとすると、ゲート５−
１が選択状態となり、ゲート５−２〜５−４の３
個についてはVccからＰ−FET９及びＮ−FET
８を経て第２段デコーダ回路１１へリーク電流が
流れる。他のゲート５−５〜５−２５６（５−９
以降は図示されていない）は第２段デコーダ回路
１１側がＨレベルであるのでリーク電流は流れな
い。その結果、リーク電流は256本の信号線のう
ちの３本に流れるのみであるので、Ｎ−FET８
のゲート幅を適度に狭めておけば全体としては微
少電流しか流れないことになる。本発明をPROMやEPROMのデコーダのよう
に、書込み時は高電圧（例えば20V以上）をワー
ド線に印加し、読出し時は通常のVcc電源電圧
（例えば5V）を印加するデコーダに適用した場合
の最も好ましい実施例の具体的な回路の一部を第
３図に示す。第１図と対比させて説明すると、６ビツトの第
１のアドレス信号を入力して64個の出力Q₀〜Q₆₃
の中の１個を選択する例としての第１のデコーダ
回路２における第１段デコーダ回路１０は、５個
のNAND回路２０と各NAND回路２０に１個ずつ
接続される５個のインバータ回路２１とから構成
されている。第１のデコーダ回路２中の第２段デ
コーダ回路１１は、第３図に記号１１−１で示し
た２出力を有する第２段デコーダ回路を32個配列
して構成される。第２段デコーダ回路１１−１は
５個のＰ−FET２２〜２６と５個のＮ−FET２
７−３１とから構成される。５−１は256個のゲ
ート回路の１個で、既に詳しく説明したところの
ものである。第２のアドレス信号を入力する第２
のデコーダ回路４は４個のNAND回路３２と４個
のインバータ回路３２とから構成されている。７
−１は256個配列されるドライバ回路７のうちの
１個で、電源端子Vcc（5V）とGND端子間に設
けられたＰ−FET３４とＮ−FET３５とからな
るCMOSで読出し時のワード線駆動を行ない、高
電圧（20V以上）電源端子Vpp（20V以上）に接
続される抵抗としてのデプレツシヨン型Ｎ−
FET３８とGND端子に接続される上記のＮ−
FET３５とで書込み時のワード線駆動を行なう
ように構成されている。CMOS間に設けられてい
るデプレツシヨン型Ｎ−FET３６と、Vpp端子
とデプレツシヨン型Ｎ−FET３８との間に設け
られているＮ−FET３７とは、後述第４図のレ
ベル変換回路からの信号Ｇ，Ｖにより読出し時と
書込み時の切替えを行なうトランジスタである。
なお、デプレツシヨン型Ｎ−FET３８をワード
線に接続する位置は、ワード線のどこであつても
よい。本実施例において、ゲート回路５−１によりド
ライバ回路７−１を駆動状態とするには、第１の
アドレス信号Ａ０〜Ａ５を「111111」とし、制御
信号Ｂを「１」とすると共に、第２のアドレス信
号Ａ６，Ａ７を「11」とし制御信号CEを「１」
とする。その結果、第１段デコーダ回路１０の出
力信号は〜がＨレベル、がＬレベルとなる
ため、第２段デコーダ回路１１−１においてＰ−
FET２３、及びＮ−FET２７，２９，３０，３
１が導通状態、Ｐ−FET２２，２４，２５，２
６、及びＮ−FET２８が非導通状態となつて第
１の信号線１−０がＬレベル、他の第１の信号線
がＨレベルとなる。第２のデコーダ回路４におい
ては出力信号がＨレベル、〜がＬレベルと
なるため、ゲート回路５−１の信号ＺのみがＬレ
ベルとなり、ドライバ回路７−１が駆動状態、他
のドライバ回路が非駆動状態となる。ドライバ回路７−１において、書込み時は第４
図のレベル変換回路からの信号により、信号Ｖが
高電圧（Vpp）レベル、信号ＧがＬレベルにさ
れ、Ｎ−FET３７が導通状態、デプレツシヨン
型Ｎ−FET３６が非導通状態となる。このと
き、ドライバ回路７−１の入力信号ＺがＬレベル
であれば、Ｎ−FET３５が非導通状態となり、
またデプレツシヨン型Ｎ−FET３６もソース、
ドレインがそれぞれVppレベル、Ｈレベル、ゲー
トがＬレベルで非導通状態となるため、ワード線
に高電圧が印加されてビツト線（図示していな
い）により選択された位置のメモリセルに書込み
が行なわれ、一方、入力信号ＺがＨレベルであれ
ばＮ−FET３５が導通状態となるためワード線
の電圧はデプレツシヨン型Ｎ−FET３８とＮ−
FET３５の分割抵抗により十分GNDレベルに近
い値となり書込みは行なわれない。また、読出し時は同じく第４図のレベル変換回
路からの信号により、書込み時とは逆に信号Ｖが
Ｌレベル、信号ＧがＨレベルにされ、Ｎ−FET
３７が非導通状態、デプレツシヨン型Ｎ−FET
３６が導通状態となり、Ｐ−FET３４とＮ−
FET３５とでCMOSインバータを形成する。こ
のとき、入力信号ＺがＬレベルであればＰ−
FET３４が導通状態、Ｎ−FET３５が非導通状
態となるため、ワード線にVccレベルの電圧が印
加されてビツト線により選択された位置のメモリ
セルが読み出され、一方、入力信号ＺがＨレベル
であればＰ−FET３４が非導通状態、Ｎ−FET
３５が導通状態となるためワード線がGNDレベ
ルとなり読出しは行なわれない。本実施例におい
て、既述の如くドライバ回路７−１の入力信号Ｚ
がＨレベルのとき、そのＨレベルはVccに等しい
か殆んど電圧降下を起していないので、Ｐ−
FET３４とＮ−FET３５とで構成されるCMOS
には貫通電流は流れない。また、本実施例において、第２段デコーダ回路
１１を第３図のように構成しているので、同じ機
能を果すものとして後述の第１３図で示すような
既知のNAND回路を組み合せた回路に比べて回路
構成が簡略になり、したがつて集積回路化したと
きにデコーダが占める面積を縮小する上で効果を
発揮することができる。第３図の実施例で使用されているドライバ回路
７−１で信号Ｖ，Ｇを発生するレベル変換回路を
第４図に示す。このレベル変換回路は／Vpp
入力端子とGND端子間にＰ−FET４０とＮ−
FET４１とからなるCMOSを設け、このCMOS
の入力側にインバータ４２を介して、／Vpp
入力電圧がVppレベルのときにＨレベルの信号を
出力し、／Vpp入力電圧がVccレベル以下の
ときにはＬレベルの信号を出力するレベル検出回
路４３を接続し、Ｐ−FET４０とＮ−FET４１
とで構成されるCMOSの入力信号、出力信号をそ
れぞれ第３図のドライバ回路７−１の信号Ｖ，Ｇ
として出力する。第４図において、レベル検出回
路４３としては、／Vpp入力端子とGND端子
間にデプレツシヨン型Ｎ−FET４４とCMOSと
を設け、各トランジスタのゲートにVccレベルの
電圧を印加したものである。なお、レベル検出回
路４３におけるCMOSは、Ｎ−FET４５の導通
抵抗の方がＰ−FET４６の導通抵抗より十分大
きくなるようにチヤンネル幅Ｗとチヤンネル長Ｌ
との比率Ｗ／Ｌが設定されているものとする。このレベル変換回路において、書込み時は
／Vpp入力電圧をVppレベルとする。このと
き、デプレツシヨン型Ｎ−FET４４は非導通状
態になるがそのドレインにはVccより高電圧が発
生するので、Ｐ−FET４６が導通状態となり、
またＮ−FET４５も導通状態となつているの
で、Ｎ−FET４５とＰ−FET４６の導通抵抗の
比率からそのCMOSの出力がＨレベルとなり、イ
ンバータ４２を経てＬレベルに変換されて、ドラ
イブ回路７−１の信号ＧをＬレベルとすると共
に、Ｐ−FET４０を導通状態、Ｎ−FET４１を
非導通状態とするためレベル変換回路の出力側に
Vppが現われ、ドライバー回路７−１の信号Ｖを
Vppレベルとする。一方、読出し時は、／
Vpp入力電圧をVccレベル以下とする。このと
き、デプレツシヨン型Ｎ−FET４４が導通状態
となるためＰ−FET４６が非導通状態となる。
そしてＮ−FET４５が導通状態であるため、イ
ンバータ４２を経た信号レベルはＨレベルとなつ
てドライバ回路７−１の信号ＧをＨレベルとする
と共に、Ｐ−FET４０を非導通状態、Ｎ−FET
４１を導通状態とするためレベル変換回路の出力
側にＬレベルが現われ、ドライバ回路７−１の信
号ＶをＬレベルとする。第４図のレベル変換回路に用いうるレベル検出
回路４３の変形例として、デプレツシヨン型Ｎ−
FET４４を省略したものを第５図に示す。動作
は第４図に示された回路と同様であるが、Ｎウエ
ル及びＮ−FET４５のドレインに高電圧が印加
されることになり、ラツチアツプ現像を起しやす
くなるので、Ｐ−FET４６とＮ−FET４５の距
離を十分長くし、あるいはＮウエルの内外をガー
ドしてＰ−FET４６の範囲には他のトランジス
タを配置しないようにするなどのパターン上の配
慮が必要である。更に、Ｐ−FET４６とＮ−
FET４５の耐圧特性を増すためにチヤンネル長
を長くすることも必要である。第６図は第４図のレベル変換回路を用いうるレ
ベル検出回路４３の他の例を示すもので、デプレ
ツシヨン型Ｎ−FET４４を２個のＮ−FET４７
及び４８に置き換えたものである。これはＮ−
FET４７及び４８の基板効果による電圧降下を
利用してＰ−FET４６及びＮ−FET４５に印加
される電圧を低下させたものであり、その意味で
Ｎ−FET４７，４８の位置に配置されるＮ−
FETの数は、必要な電圧降下の大きさに応じて
適宜定めることができる。このレベル検出回路４
３も動作は第４図示されたものと同様である。第７図にはレベル検出回路４３の更に他の例を
示す。第４図に示されたレベル変換回路４３と比
較して、Ｐ−FET４６のゲート電圧を閾値電圧
分だけ低下させるために、Vcc電源電圧とＰ−
FET４６のゲートとの間にＰ−FET４９が設け
られている。これによりＰ−FET４６の抵抗が
下り、流れ込む電流が増加するため、Ｐ−FET
４６の立上り速度を大きくすることができる。動
作は第４図に示されているレベル検出回路４３と
同様であるので省略する。以上の第４〜７図に示されたレベル検出回路
は、メモリセルの読出し駆動時に貫通電流が流れ
ない利点を有している。そしてレベル検出回路４
３は本実施例における256個のドライバ回路７−
１〜７−２５６に共通に用いることができる。本実施例に用いうるドライバ回路７−１（７−
２〜７−２５６についても同じ）の他の例を第８
〜１２図に示す。第８図は第３図に示されたドライバ回路７−１
のデプレツシヨン型Ｎ−FET３８を抵抗５０に
置き換え、図示しない回路により書込み時は端子
ＣにVppレベルの電圧が印加され、読出し時は端
子Ｃがフロテイングになるように構成されたもの
であり、このような端子は第９図、第１０図のＢ
のようにダイオードあるいはトランジスタで容易
に構成できる。また、Ｎ−FET３５の導通抵抗
は抵抗５０より十分小さく設定されている。この
ドライブ回路において、書込み時はインバータ５
１を介してデプレツシヨン型Ｎ−FET３６のゲ
ートがＬレベルになる。入力信号ＺがＬレベルと
なつて駆動時になると、Ｎ−FET３５が非導通
状態、またＰ−FET３４が導通状態となるため
デプレツシヨン型Ｎ−FET３６が非導通状態と
なり、ワード線に高電圧が印加される。入力信号
ＺがＨレベルとなる非駆動時には、Ｐ−FET３
４が非導通状態、Ｎ−FET３５が導通状態とな
るためワード線はGNDレベルとなる。読出し時
はデプレツシヨン型Ｎ−FET３６のゲートがＨ
レベルになるためそのFET３６が導通状態とな
り、Ｐ−FET３４とＮ−FET３５とからなる
CMOSがインバータとなつて入力信号Ｚにより、
第３図と同様にワード線を駆動する。第９図は第８図のドライバ回路の端子Ｃと抵抗
５０との間にダイオード５２を設けたもので、こ
のようにダイオード５２を挿入することにより、
読出し時に端子Ｃをフローテイングにする必要が
なく、単に端子Ｃの印加電圧を低下させるだけで
ワード線から端子Ｃへの逆流を防ぐことができ
る。他の動作は第８図と同様である。第１０図は第９図の抵抗５０を第４図のように
デプレツシヨン型Ｎ−FET３８の導通抵抗に置
き換え、ダイオード５２をＮ−FET５３に置き
換えたもので、動作は第９図のドライブ回路と同
じである。Ｎ−FET５３を閾値がOV前後にある
ゼロトランジスタに置き換えてもよく、その場合
には基板効果による電圧降下が少なくなる。第１１図は第３図のドライバ回路７−１のＮ−
FET３７をＰ−FET５４に置き換えたものであ
る。Ｐ−FET５４のゲート信号は第３図のゲ
ート信号Ｖとは逆相になり、このような信号は例
えば第４図に示されたレベル変換回路の出力信号
を反転させて得られる。書込み時には端子Ｃに
Vppレベルの電圧を印加する。信号はGNDレ
ベルとなるのでＰ−FET５４が導通状態とな
る。Ｎ−FET５５が導通状態となるので２個の
インバータ５６及び５７を経てデプレツシヨン型
Ｎ−FET３６のゲート信号がＬレベルとなり、
第３図で説明したのと同じ書込み動作を行なう。
読出し時には端子Ｃの印加電圧をGNDレベルに
する。信号はVppレベルあるいはＨレベルとな
るのでＰ−FET５４が非導通状態となりワード
線から端子Ｃへの逆流を防止することができる。
そしてＮ−FET５５が非導通状態となるためイ
ンバータ５６，５７を経てデプレツシヨン型Ｎ−
FET３１のゲート信号がＨレベルとなり、第３
図に示したのと同じ読出し動作を行なう。第１２図は第８図におけるデプレツシヨン型Ｎ
−FET３６をゼロトランジスタ５８に置き換
え、抵抗５０をデプレツシヨン型Ｎ−FET３８
の導通抵抗に置き換えたドライバ回路である。動
作は第８図のものと全く同じである。第１２図において、ゼロトランジスタ５８のゲ
ートと端子Ｃの間のインバータ５１と抵抗の回路
を除去し、ゼロトランジスタ５８のゲートにVcc
レベルの電圧を常時印加するようにしてもよい。
端子ＣがVppレベルのときはゼロトランジスタ５
８が非導通状態になるので、第８図のドライバ回
路と同じ動作を行なう。更に第１２図において、
ゼロトランジスタ５８をエンハンスメント型Ｎ−
FETに置き換えてもよい。ただし、この場合に
は読出し時にワード線に印加される電圧の降下が
大きくなる問題がある。以上のドライバ回路は、いずれも本発明におい
て読出し時に貫通電流が流れない点に特徴を有し
ている。第１３図は第３図における第２段デコーダ回路
１１−１（他の１１−２〜１１−３２についても
同じ）の他の例を示すものである。これは２個の
４入力NAND回路６０，６１を配列したもので、
第３図の第２段デコーダ回路１１−１と全く同じ
機能を果すものである。しかしながら第１３図の
回路では、各NAND回路６０及び６１が４個のＰ
−FETと４個のＮ−FETを必要とするので全体
としては８個のＰ−FETと８個のＮ−FETとを
必要とする。これを第３図の実施例の第２段デコ
ーダ回路１１−１が５個のＰ−FETと５個のＮ
−FETとから構成されているのと比較すると、
集積回路化の観点からは第３図に示した回路の方
が優れている。このように第３図の回路でトラン
ジスタ数を減少させることができたのは、第１３
図におけるＰ−FET２４−１と２４−２を共通
にして１個のＰ−FET２４で機能させるように
し、他のＰ−FET２５−１と２５−２、２６−
１と２６−２、及びＮ−FET２９−１と２９−
２、３０−１と３０−２、３１−１と３１−２に
ついても同様に共通に機能させるように構成した
からである。以上の実施例は本発明の一例を示したものにす
ぎず、本発明はこれらの実施例に限定されない。
そして例えば、実施例ではメモリセルがＮ−
FETで構成されているROM、PROM、又は
EPROMを想定しているが、逆にメモリセルがＰ
−FETからなるものに対しても、ドライバ回路
の出力信号が実施例と逆相になるように、例えば
インバータを挿入するなどの既知の手段を追加す
るだけで容易に適用しうる。したがつてそのよう
な実施例の変形は本発明の範囲内のものである。以上に詳しく説明したように、本発明はCMOS
を含むドライバ回路を備えたデコーダ回路におい
て、そのドライバ回路を制御するゲート回路を、
ドライバ回路のCMOSに貫通電流が流れるのを阻
止するように設けたので、それにより消費電力を
少なくする効果を発揮することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク回路
図、第２図は第１図の実施例のゲート回路とドラ
イバ回路の動作を説明する回路図、第３図は本発
明をPROMやEPROMに適用した一実施例を詳細
に示す回路図、第４図は第３図におけるドライバ
回路に用いるレベル変換回路の一例を示す回路
図、第５図ないし第７図はそれぞれ第４図のレベ
ル変換回路に用いるレベル検出回路の他の例を示
す回路図、第８図ないし第１２図はそれぞれ第３
図におけるドライバ回路の他の例を示す回路図、
第１３図は第３図における第２段デコーダ回路の
他の例を示す回路図である。１−０〜１−６３……第１の信号線、２……第
１のデコーダ回路、３−０〜３−３……第２の信
号線、４……第２のデコーダ回路、５，５−１〜
５−８……ゲート回路、６……メモリセル、７…
…ドライバ回路、８……ライトデプレツシヨン型
Ｎ−FET、９……Ｐ−FET。

Claims

【特許請求の範囲】

１第１のアドレス信号により第１の信号線を選
択する第１のデコーダ回路と、上記第１の信号線
と交差する第２の信号線を第２のアドレス信号に
より選択する第２のデコーダ回路と、上記第１の
信号線と第２の信号線との全ての交点に設けられ
たゲート回路と、そのゲート回路からの信号によ
り制御されたメモリセルのワード線を駆動する
CMOS構成のドライバ回路とを備え、前記ゲート
回路は、前記第１及び第２のデコーダ回路から所
定の信号が印加されたとき前記CMOS構成のドラ
イバ回路に貫通電流が流れないような構成にした
ことを特徴とするCMOS型デコーダ回路。