JPS6043586B2 - アドレスデコ−ダ回路 - Google Patents
アドレスデコ−ダ回路Info
- Publication number
- JPS6043586B2 JPS6043586B2 JP53061103A JP6110378A JPS6043586B2 JP S6043586 B2 JPS6043586 B2 JP S6043586B2 JP 53061103 A JP53061103 A JP 53061103A JP 6110378 A JP6110378 A JP 6110378A JP S6043586 B2 JPS6043586 B2 JP S6043586B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- misfet
- logic block
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、ＭＩＳＦＥＴ（絶縁ゲート型電界効果トラ
ンジスタ）で構成されたメモリ回路におけ−るアドレス
デコーダ回路に関する。
ンジスタ）で構成されたメモリ回路におけ−るアドレス
デコーダ回路に関する。
この発明は、出力レベルの損失を防止しつつ、低消費電
力を図ることができるアドレスデコード回路を提供する
ためになされた。
力を図ることができるアドレスデコード回路を提供する
ためになされた。
この発明は、アドレスデコーダ回路の論理プロ；ックに
接地側電位を供給するスイッチングＭＩＳＦＥＴを設け
、出力プッシュプル回路の接地側ＭＩＳＦＥＴを駆動す
るインバータ回路の負荷をエンハンスメント型ＭＩＳＦ
ＥＴとし、上記スイッチングＭＩＳＦＥＴと負荷ＭＩＳ
ＦＥＴとをデコーダ回路の不動作時にオフさせようとす
るものてある。
接地側電位を供給するスイッチングＭＩＳＦＥＴを設け
、出力プッシュプル回路の接地側ＭＩＳＦＥＴを駆動す
るインバータ回路の負荷をエンハンスメント型ＭＩＳＦ
ＥＴとし、上記スイッチングＭＩＳＦＥＴと負荷ＭＩＳ
ＦＥＴとをデコーダ回路の不動作時にオフさせようとす
るものてある。
以下、実施例により、この発明を具体的に説明する。第
１図は、この発明の一実施例であるデコーダ回路の回路
図である。
１図は、この発明の一実施例であるデコーダ回路の回路
図である。
Ｍ１５ＦＥＴＱ２〜αは、アドレスデコード出力を形成
するための論理ブロックであり、アドレスバ”ツフア回
路を介してアドレス信号ａ、〜ａｎが入力される。
するための論理ブロックであり、アドレスバ”ツフア回
路を介してアドレス信号ａ、〜ａｎが入力される。
ＭＩＳＦＥＴＱ、は、上記論理ブロックの負荷を構成し
、デイプレツシヨン型ＭＩＳＦＥＴを用いるものである
。
、デイプレツシヨン型ＭＩＳＦＥＴを用いるものである
。
ＭＩＳＦＥＴＱは、上記論理ブロックに接地側電位を供
給するパワースイッチであり、エンハンスメント型ＭＩ
ＳＦＥＴで構成する。
給するパワースイッチであり、エンハンスメント型ＭＩ
ＳＦＥＴで構成する。
ＭＩＳＦＥＴＱ。
、Ｑ、は、インバータ回路を構成し、駆動ＭＩＳＦＥＴ
Ｑ、には、上記論理ブロックの出力を印加し、負荷ＭＩ
ＳＦＥ’ｍ。は、エンハンスメント型ＭＩＳＦＥＴとし
、上記ＭＩＳＦＥＴＱ５とともに、後述する制御信号Ｐ
Ｄを印加するものである。ＭＩＳＦＥＴＱ８、Ｑ９は、
プッシュプル出力回路であり、電源電圧側ＭＩＳＦＥＴ
Ｑ８には、上記論理ブロックの出力を印加し、接地側Ｍ
ＩＳＦＥＴＱ。
Ｑ、には、上記論理ブロックの出力を印加し、負荷ＭＩ
ＳＦＥ’ｍ。は、エンハンスメント型ＭＩＳＦＥＴとし
、上記ＭＩＳＦＥＴＱ５とともに、後述する制御信号Ｐ
Ｄを印加するものである。ＭＩＳＦＥＴＱ８、Ｑ９は、
プッシュプル出力回路であり、電源電圧側ＭＩＳＦＥＴ
Ｑ８には、上記論理ブロックの出力を印加し、接地側Ｍ
ＩＳＦＥＴＱ。
には、インバータ回路Ｑ６、Ｑ、を介した反転信号を印
加する。次に、上記構成の実施例回路の動作を説明する
。
加する。次に、上記構成の実施例回路の動作を説明する
。
動作制御信号ＰＤをハイレベル（電源電圧側レベル）と
し、ＭＩＳＦＥＴＥＱ！：，，Ｑ６をオンとする。
し、ＭＩＳＦＥＴＥＱ！：，，Ｑ６をオンとする。
アドレス入力信号ａェ，Ａｎがすべてローレベル（接地
側レベル）のとき、論理ブロックのＭＩＳＦＥＴＱ２〜
Ｑ４はすべてオフしてその出力はハイレベルとなる。
側レベル）のとき、論理ブロックのＭＩＳＦＥＴＱ２〜
Ｑ４はすべてオフしてその出力はハイレベルとなる。
このためプッシュプル出力回路のＭＩＳＦＥＴＱ８はオ
ンし、一方、インバータ回路Ｑ６，Ｑ７を介したＭＩＳ
ＦＥＴＱ９のゲートはローレベルとなり、オフする。こ
れにより、出力（０ＵＴ）はハイレベルのワード線又は
ディジット線選択信号を形成するものとなる。
ンし、一方、インバータ回路Ｑ６，Ｑ７を介したＭＩＳ
ＦＥＴＱ９のゲートはローレベルとなり、オフする。こ
れにより、出力（０ＵＴ）はハイレベルのワード線又は
ディジット線選択信号を形成するものとなる。
一方、上記アドレス入力情報ａ１〜Ａｎのうちの一つで
もハイレベルにあるときは、このハイレベルのアドレス
入力情報が印加されたＭＩＳＦＥＴがオンするため、デ
コード出力はローレベルとなり、プッシュプル出力回路
は、ＭＩＳＦＥＴＱ８がオフし、ＭＩＳＦＥＴＱ９がオ
ンするため、出力（０ＵＴ）をローレベルとして、ワー
ド線又はディジット線をローレベルの非選択レベルとす
る。
もハイレベルにあるときは、このハイレベルのアドレス
入力情報が印加されたＭＩＳＦＥＴがオンするため、デ
コード出力はローレベルとなり、プッシュプル出力回路
は、ＭＩＳＦＥＴＱ８がオフし、ＭＩＳＦＥＴＱ９がオ
ンするため、出力（０ＵＴ）をローレベルとして、ワー
ド線又はディジット線をローレベルの非選択レベルとす
る。
この実施例回路において、上記制御信号ＰＤをローレベ
ルとすると、ＭＩＳＦＥＴＱ５，Ｑ６が共にオフする。
これにより、アドレス入力情報ａ１〜Ａｎのレベルに無
関係に、論理ブロック、インバータ回路Ｑ６，Ｑ７及び
出力回路Ｑ８，Ｑ９には、直流電流が流れなくなる。し
たがつて、この制御信号として、チップ選択信号を用い
ることにより、チップ非選択時におけるデコーダ回路の
消費電力を零とすることができ．る。
ルとすると、ＭＩＳＦＥＴＱ５，Ｑ６が共にオフする。
これにより、アドレス入力情報ａ１〜Ａｎのレベルに無
関係に、論理ブロック、インバータ回路Ｑ６，Ｑ７及び
出力回路Ｑ８，Ｑ９には、直流電流が流れなくなる。し
たがつて、この制御信号として、チップ選択信号を用い
ることにより、チップ非選択時におけるデコーダ回路の
消費電力を零とすることができ．る。
デコーダ回路は、各ワード線、ディジット線に対応して
設けるものであるため、この電力の削減効果は大きいも
のとなる。また、この実施例においては、パワースイッ
チを論理ブ七ツクの接地側と、インバータ回路の電３源
側に設けるものであるため、出力レベルの損失が防止で
きる。
設けるものであるため、この電力の削減効果は大きいも
のとなる。また、この実施例においては、パワースイッ
チを論理ブ七ツクの接地側と、インバータ回路の電３源
側に設けるものであるため、出力レベルの損失が防止で
きる。
すなわち、この実施例回路におけるハイレベル出力は、
電源側出力ＭＩＳＦＥＴＱ８のゲートに印加されるハイ
レベルが電源電圧■ＤＤまで得られるため、（■００−
■ＨＱ８）の電圧とな４る。これに対して、上記パワー
スイッチＱ５を電源側に設けると、言い換えれば、負荷
ＭＩＳＦＥＴＱｌをエンハンスメント型ＭＩＳＦＥＴと
して、上記制御電圧で制御すると、出力ハイレベルは、
（ＶＤＤ−■ＴｈＱｌ−■ＨＱ８）となり、レベルの損
失が大きくなる。
電源側出力ＭＩＳＦＥＴＱ８のゲートに印加されるハイ
レベルが電源電圧■ＤＤまで得られるため、（■００−
■ＨＱ８）の電圧とな４る。これに対して、上記パワー
スイッチＱ５を電源側に設けると、言い換えれば、負荷
ＭＩＳＦＥＴＱｌをエンハンスメント型ＭＩＳＦＥＴと
して、上記制御電圧で制御すると、出力ハイレベルは、
（ＶＤＤ−■ＴｈＱｌ−■ＨＱ８）となり、レベルの損
失が大きくなる。
また、負荷をエンハンスメント型ＭＩＳＦＥＴＱ６とし
たインバータ回路は、接地側の出力■ＳＦＥＴＱ９を駆
動するものであるため、このインバータ回路におけるハ
イレベルの低下は、出力レベルに悪影響を与えない。
たインバータ回路は、接地側の出力■ＳＦＥＴＱ９を駆
動するものであるため、このインバータ回路におけるハ
イレベルの低下は、出力レベルに悪影響を与えない。
第２図は、上記デコーダ回路を浮遊ゲート構造の不揮発
性メモリに適用した場合の上記制御信号ＰＤ発生回路の
一実施例を示すものである。
性メモリに適用した場合の上記制御信号ＰＤ発生回路の
一実施例を示すものである。
この回路は、動作モード入力端子（ＰＤ／ＰＧＭ）から
の論理信号と、書き込み高電圧Ｖｐｐをレベルシフトし
てインバータ回路に入力することにより形成された論理
信号との組合せにより、７書き込み、読み出し及びパワ
ーダウン（非選択）の各動作の制御を行なおうとするも
のである。
の論理信号と、書き込み高電圧Ｖｐｐをレベルシフトし
てインバータ回路に入力することにより形成された論理
信号との組合せにより、７書き込み、読み出し及びパワ
ーダウン（非選択）の各動作の制御を行なおうとするも
のである。
この回路は、動作モード入力端子（ＰＤ／ＰＧＭ）から
の信号を入力とする縦続接続したインバータ回路１Ｎ１
〜１Ｎ３と、この出力を入力とするインバータ回路１Ｎ
４と、この出力を入力とし、書き込み高電圧パルスを形
成する高電圧出力回路ＱｌＯ，Ｑｌｌとで構成されたプ
ログラムパルス回路と、書き込み高電圧■Ｐｐをレベル
シフトするためのＭＩＳＦＥＴＱｌ２〜Ｑｌ６と、この
直列回路と分圧回路を構成するＭＩＳＦＥ′ＩＱｌ７と
、この分圧出力を入力とするインバータ回路Ｑｌ８，Ｑ
ｌ９と、ＮＡＮＤ回路Ｑ２Ｏ−Ｑ２２とで構成されたパ
ワーダウン制御回路とで構成される。
の信号を入力とする縦続接続したインバータ回路１Ｎ１
〜１Ｎ３と、この出力を入力とするインバータ回路１Ｎ
４と、この出力を入力とし、書き込み高電圧パルスを形
成する高電圧出力回路ＱｌＯ，Ｑｌｌとで構成されたプ
ログラムパルス回路と、書き込み高電圧■Ｐｐをレベル
シフトするためのＭＩＳＦＥＴＱｌ２〜Ｑｌ６と、この
直列回路と分圧回路を構成するＭＩＳＦＥ′ＩＱｌ７と
、この分圧出力を入力とするインバータ回路Ｑｌ８，Ｑ
ｌ９と、ＮＡＮＤ回路Ｑ２Ｏ−Ｑ２２とで構成されたパ
ワーダウン制御回路とで構成される。
上記ＮＯＲ回路（ＮＲ）の他方の入力には、上記インバ
ータ回路Ｑｌ８，Ｑｌ９の出力を印加し、上記ＮＡＮＤ
回路の他方の入力には、インバータ回路ＩＮ２の出力を
印加する。
ータ回路Ｑｌ８，Ｑｌ９の出力を印加し、上記ＮＡＮＤ
回路の他方の入力には、インバータ回路ＩＮ２の出力を
印加する。
この回路は、書き込み時に書き込み高電圧６Ｖが電圧端
子Ｖｐｐに印加されるため、レベルシフト出力が１０Ｖ
程度となり、インバータ回路Ｑｌ８，Ｑｌ９の出力がロ
ーレベル′６０イとなつている。
子Ｖｐｐに印加されるため、レベルシフト出力が１０Ｖ
程度となり、インバータ回路Ｑｌ８，Ｑｌ９の出力がロ
ーレベル′６０イとなつている。
このため、ＮＡＮＤ回路の出力ＰＤがハイレベルとなり
、デコーダ回路は動作する。一方、動作モード入力端子
（ＰＤ／ＰＧＭ）に、ハイレベルの書き込み時間を規定
するプログラムパルスを入力すると、高出力インバータ
回路ＱｌＯ，Ｑｌｌの出力Ｖｐｐが高電圧レベルの書き
込み制御信号が形成される書き込みがなされる。
、デコーダ回路は動作する。一方、動作モード入力端子
（ＰＤ／ＰＧＭ）に、ハイレベルの書き込み時間を規定
するプログラムパルスを入力すると、高出力インバータ
回路ＱｌＯ，Ｑｌｌの出力Ｖｐｐが高電圧レベルの書き
込み制御信号が形成される書き込みがなされる。
また、このメモリ回路をＲＯＭとして用いるときは、上
記電圧Ｖ。Ｄは、５Ｖの低電圧を供給するため、レベル
シフト出力が０．２Ｖ程度となりインバータ回路Ｑｌ８
，Ｑｌ９の出力がハイレベルとなる。そして、動作モー
ド入力端子（ＰＤ／ＰＧＭ）をハイレベルとすると、Ｎ
ＡＮＤ回路Ｑ２Ｏ−Ｑ２２のＭＩＳＦＥＴＱ２ｌ，Ｑ２
。が共にオンして、出力（ＰＤ）をローレベルとし、上
記パワーダウン動作を行なうものとなる。一方、動作モ
ード入力端子（ＰＤ／ＰＧＭ）をローレベルとすると、
ＮＡＮＤ回路のＭＩＳＦＥＴＱ２２がオフして、その出
力ＰＤをハイレベルとしてデコーダ回路を動作させるこ
ととなつて、読み出し動作を行なうこととなる。
記電圧Ｖ。Ｄは、５Ｖの低電圧を供給するため、レベル
シフト出力が０．２Ｖ程度となりインバータ回路Ｑｌ８
，Ｑｌ９の出力がハイレベルとなる。そして、動作モー
ド入力端子（ＰＤ／ＰＧＭ）をハイレベルとすると、Ｎ
ＡＮＤ回路Ｑ２Ｏ−Ｑ２２のＭＩＳＦＥＴＱ２ｌ，Ｑ２
。が共にオンして、出力（ＰＤ）をローレベルとし、上
記パワーダウン動作を行なうものとなる。一方、動作モ
ード入力端子（ＰＤ／ＰＧＭ）をローレベルとすると、
ＮＡＮＤ回路のＭＩＳＦＥＴＱ２２がオフして、その出
力ＰＤをハイレベルとしてデコーダ回路を動作させるこ
ととなつて、読み出し動作を行なうこととなる。
この実施例回路は、上記高電圧供給端子■Ｐｐの電圧信
号も動作モード識別信号としても用いることにより、１
つの動作モード入力端子により、３つの動作制御を行な
わせることができる。
号も動作モード識別信号としても用いることにより、１
つの動作モード入力端子により、３つの動作制御を行な
わせることができる。
この発明は、前記実施例に限定されず、制御信号ＰＤは
、上述のような回路の他、チップ選択信号をそのまま用
いるものであつてもよい。
、上述のような回路の他、チップ選択信号をそのまま用
いるものであつてもよい。
また、上述のような半導体不揮発性メモリの他ランダム
アクセスメモｌ八リードオンリーメモリ等の種々のメモ
リ装置のデコーダ回路として広く利用できる。
アクセスメモｌ八リードオンリーメモリ等の種々のメモ
リ装置のデコーダ回路として広く利用できる。
第１図は、この発明の一実施例を示す回路図、第２図は
、他の一実施例を示す回路図である。
、他の一実施例を示す回路図である。
Claims (1)
- １ アドレス情報を入力とする複数のエンハンスメント
型ＭＩＳＦＥＴからなる論理ブロックと、この論理ブロ
ックの電源電圧側に設けられたデイプレツシヨン型ＭＩ
ＳＦＥＴからなる負荷手段と、上記論理ブロックの基準
電位側に設けられたエンハンスメント型の第１ＭＩＳＦ
ＥＴと、電源電圧側に設けられたエンハンスメント型の
負荷用の第２ＭＩＳＦＥＴと基準電位側に設けられ、上
記論理ブロックから出力されるアドレスデコード信号が
供給される入力用ＭＩＳＦＥＴとからなるインバータ回
路と、このインバータ回路の出力と上記論理ブロックの
出力を入力とするＭＩＳＦＥＴからなるプッシュプル出
力回路とを具備し、メモリ動作モード信号によりチップ
非選択時に上記第１及び第２ＭＩＳＦＥＴをオフ状態に
させるようにしてなることを特徴とするアドレスデコー
ド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53061103A JPS6043586B2 (ja) | 1978-05-24 | 1978-05-24 | アドレスデコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53061103A JPS6043586B2 (ja) | 1978-05-24 | 1978-05-24 | アドレスデコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54152930A JPS54152930A (en) | 1979-12-01 |
| JPS6043586B2 true JPS6043586B2 (ja) | 1985-09-28 |
Family
ID=13161406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53061103A Expired JPS6043586B2 (ja) | 1978-05-24 | 1978-05-24 | アドレスデコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043586B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104575U (ja) * | 1986-12-25 | 1988-07-06 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56156985A (en) * | 1980-02-04 | 1981-12-03 | Texas Instruments Inc | Decoder |
| JPS6052519B2 (ja) * | 1981-12-28 | 1985-11-19 | 富士通株式会社 | 半導体記憶装置のデコ−ダ回路 |
| US4611131A (en) * | 1983-08-31 | 1986-09-09 | Texas Instruments Incorporated | Low power decoder-driver circuit |
-
1978
- 1978-05-24 JP JP53061103A patent/JPS6043586B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104575U (ja) * | 1986-12-25 | 1988-07-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54152930A (en) | 1979-12-01 |
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