JPS58146090A - Ｃｍｏｓ型デコ−ダ回路 - Google Patents
Ｃｍｏｓ型デコ−ダ回路Info
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- JPS58146090A JPS58146090A JP57027953A JP2795382A JPS58146090A JP S58146090 A JPS58146090 A JP S58146090A JP 57027953 A JP57027953 A JP 57027953A JP 2795382 A JP2795382 A JP 2795382A JP S58146090 A JPS58146090 A JP S58146090A
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- signal
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- fet
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、読出し専用メモリ Ｃ以下ＲＯＭと称す）に
おいて読出しの際にメモリセルのワード線を選択するデ
コーダ回路、又はプログラマブルｋＯＭ（以下ＦＲＯＭ
と称す）若しくは再書込み可能なプログラマブルＲＯＭ
（以下ＥＰＲＯＭと称す）において書込み及び読出し
の際にメモリセルのワード線を選択するデコーダ回路に
関し、特に回路構成に相補形金属酸化膜半導体ｃ以下及
び特許請求の範囲において０ＭＯ８と称す）を含むＣＭ
Ｏ８型Ｏ８−ダ回路に関する。
おいて読出しの際にメモリセルのワード線を選択するデ
コーダ回路、又はプログラマブルｋＯＭ（以下ＦＲＯＭ
と称す）若しくは再書込み可能なプログラマブルＲＯＭ
（以下ＥＰＲＯＭと称す）において書込み及び読出し
の際にメモリセルのワード線を選択するデコーダ回路に
関し、特に回路構成に相補形金属酸化膜半導体ｃ以下及
び特許請求の範囲において０ＭＯ８と称す）を含むＣＭ
Ｏ８型Ｏ８−ダ回路に関する。
ＲＯＭ、ＦＲＯＭ、ＥＦＲＯＭにおいては、メモリ容量
が１６Ｋ、３２Ｋ、６４Ｋ、２５６にビットと順次増加
してきており、それと共にアドレス数も増加し、それを
振り分けるデコーダ回路では、消費電力の減少、スピー
ドの増大、面積の縮小、駆動能力の増大などが重要な課
題となっている。
が１６Ｋ、３２Ｋ、６４Ｋ、２５６にビットと順次増加
してきており、それと共にアドレス数も増加し、それを
振り分けるデコーダ回路では、消費電力の減少、スピー
ドの増大、面積の縮小、駆動能力の増大などが重要な課
題となっている。
本発明は、上記のようなデコーダ回路において消費電力
を少なくすることを目的とするものであって、特にメモ
リセルな駆動するドライバ回路に０ＭＯ８構成をもつデ
コーダ回路において、その０ＭＯ８に貫通電流が全く又
は殆んど流れないような信号電圧を印加することにより
上記目的を達成せんとするものである。
を少なくすることを目的とするものであって、特にメモ
リセルな駆動するドライバ回路に０ＭＯ８構成をもつデ
コーダ回路において、その０ＭＯ８に貫通電流が全く又
は殆んど流れないような信号電圧を印加することにより
上記目的を達成せんとするものである。
本発明は、第１図に一実施例が示されているように、第
１のアドレス信号（ＡＯ〜Ａ５）と制御信号Ｂとを入力
して第１の信号線１−０〜１−６３を選択する第１のデ
コーダ回路２と、第２のアドレス信号（Ａ（３、Ａ７）
と制御信号ＣＥとを入力して上記第１の信号線と交差す
る義弟２の信号線３−０〜３−３を選択する第２のデコ
ーダ回路４と、上記第１の信号線と第２の信号線とのす
べての交点に設けられたゲート回路！ＭＳ−１〜５−２
５６、ただし５−９以降は図示されていない。）と、こ
のゲート回路５からの信号により制御され、メモリセル
６のワード線を駆動する、ＣＭＯ５構成をもつドライバ
回路７とを備え、ゲート回路５がドライバ回路７の０Ｍ
Ｏ８に貫通電流が流れないように０ＭＯ８の電源電圧と
等しいか殆んど等しい電圧の信号を供給するように構成
されている点に特徴を有する。本実施例において、各ゲ
ート回路５は、第１のデコーダ回路２の１個の出力端子
とドライバ回路７の１個の入力端子との間にソースとド
レインが接続され第２の信号線３−０〜３−３の１本に
ゲートが接続されたライトデプレッション型のＮチャン
ネル電界効果トランジスタ８（以下Ｎチャンネル電界効
果トランジスタをＮ−ＦＥＴ、Ｐチャンネル電界効果ト
ランジスタなＰ−ＦＥＴと称す）と、上記ライトデプレ
ッション型Ｎ−ＦＥＴ８とドライバ回路７の入力端子と
の間にドレインが接続され電源電圧Ｖｃｃ（例えば５■
）にソースが接続され上記と同じ第２の信号線の１本に
ゲートが接続されたエンハンスメント型Ｐ−ＦＥＴ９と
から構成されている。
１のアドレス信号（ＡＯ〜Ａ５）と制御信号Ｂとを入力
して第１の信号線１−０〜１−６３を選択する第１のデ
コーダ回路２と、第２のアドレス信号（Ａ（３、Ａ７）
と制御信号ＣＥとを入力して上記第１の信号線と交差す
る義弟２の信号線３−０〜３−３を選択する第２のデコ
ーダ回路４と、上記第１の信号線と第２の信号線とのす
べての交点に設けられたゲート回路！ＭＳ−１〜５−２
５６、ただし５−９以降は図示されていない。）と、こ
のゲート回路５からの信号により制御され、メモリセル
６のワード線を駆動する、ＣＭＯ５構成をもつドライバ
回路７とを備え、ゲート回路５がドライバ回路７の０Ｍ
Ｏ８に貫通電流が流れないように０ＭＯ８の電源電圧と
等しいか殆んど等しい電圧の信号を供給するように構成
されている点に特徴を有する。本実施例において、各ゲ
ート回路５は、第１のデコーダ回路２の１個の出力端子
とドライバ回路７の１個の入力端子との間にソースとド
レインが接続され第２の信号線３−０〜３−３の１本に
ゲートが接続されたライトデプレッション型のＮチャン
ネル電界効果トランジスタ８（以下Ｎチャンネル電界効
果トランジスタをＮ−ＦＥＴ、Ｐチャンネル電界効果ト
ランジスタなＰ−ＦＥＴと称す）と、上記ライトデプレ
ッション型Ｎ−ＦＥＴ８とドライバ回路７の入力端子と
の間にドレインが接続され電源電圧Ｖｃｃ（例えば５■
）にソースが接続され上記と同じ第２の信号線の１本に
ゲートが接続されたエンハンスメント型Ｐ−ＦＥＴ９と
から構成されている。
ここで、ライトデプレッション型Ｎ−ＦＥＴとは、基板
効果による閾値電圧増加分だけ閾値電圧をマイナス側に
設定し、見掛は上あるいは実効的な閾値電圧を０■にな
るようにしたデプレッション型Ｎ−ＦＥＴをいう。
効果による閾値電圧増加分だけ閾値電圧をマイナス側に
設定し、見掛は上あるいは実効的な閾値電圧を０■にな
るようにしたデプレッション型Ｎ−ＦＥＴをいう。
本実施例においては、第１のデコーダ回路２は６ビツト
の第１の一アドレス信号と制御信号Ｂとを入力して次段
のデコーダ回路１１の入力信号に変換する第１段デコー
ダ回路１０と、その第１段デコーダ回路１０の出力信号
を入力して６４個の出力端子ｑＯ〜Ｑｓｓ のいずれか
に選択信号を出力する第２段デコーダ回路Ｊ１とから構
成されている。
の第１の一アドレス信号と制御信号Ｂとを入力して次段
のデコーダ回路１１の入力信号に変換する第１段デコー
ダ回路１０と、その第１段デコーダ回路１０の出力信号
を入力して６４個の出力端子ｑＯ〜Ｑｓｓ のいずれか
に選択信号を出力する第２段デコーダ回路Ｊ１とから構
成されている。
各出力端子ＱＯ−Ｑ６Ｂ にはそれぞれ第１の信号線１
−０〜１−６３が１本ずつ接続され、各部１の信号線は
４本ずつに分岐して合計２５４本の信号線となる。また
、第２のデコーダ・回路４は２ビツトの第２のアドレス
信号と制御信号ＧＥとを入力して、４個の出力端子に接
続される第２の信号線３−０〜３−３のいずれかに選択
信号を出力する。
−０〜１−６３が１本ずつ接続され、各部１の信号線は
４本ずつに分岐して合計２５４本の信号線となる。また
、第２のデコーダ・回路４は２ビツトの第２のアドレス
信号と制御信号ＧＥとを入力して、４個の出力端子に接
続される第２の信号線３−０〜３−３のいずれかに選択
信号を出力する。
ゲート回路５０１個とドライバ回路７中に含まれる０Ｍ
Ｏ８の１個を第２図に示し本実施例の動作を説明する。
Ｏ８の１個を第２図に示し本実施例の動作を説明する。
第２段デコーダ回路１１からの１個の出力信号Ｘが高レ
ベル（Ｖｃｃ レベル。以下Ｈレベルと称す）で、第
２のデコーダ回路４からの１個の出力信ｆＹもＨレベル
のとき、ライトデプレッション型Ｎ−ＦＥＴ８が導通状
態、Ｐ−ＦＥＴ９が非導通状態となり、Ｎ−ＦＥＴ３が
ライトデプレッション型であることによりドライバ回路
７の入力端子への信号Ｚとしては信号ＸのＨレベル、す
なわちＶｃｃ レベル、が基板効果による電圧降下を
受けずに殆んどそのままの電圧レベルで現れる。次に信
号ＸがＨレベルで、信号Ｖが低レベル（ＧＮＤレベル、
ＯＶ２以下Ｌレベルと称す）のとき、Ｎ−ＦＥＴ８が非
導通状態、Ｐ−ＦＥＴ９が導通状態となるため信号２は
Ｖｃｃ レベルとなる。信号ＸがＬレベルで、信号Ｙ
がＨレベルのとき、Ｎ−ＦＥＴ３が導通状態、Ｐ−ＦＥ
Ｔ９が非導通状態となるため信号２はＬレベル、すなわ
ちＧＮＤレベルとなる。また、信号Ｘ及びＹが共にＬレ
ベルのとき、Ｎ−ＦＥＴ８及びＰ−ＦＥＴ９が共に導通
状態となるが、Ｎ−ＦＥＴ３ではゲート電圧が低く高抵
抗状態となっているため、Ｎ−ＦＥＴ８の導通抵抗とＰ
−ＦＥＴ９の導通抵抗との比率により信号ＺがＶｃｃ
に十分近いレベルとなる。
ベル（Ｖｃｃ レベル。以下Ｈレベルと称す）で、第
２のデコーダ回路４からの１個の出力信ｆＹもＨレベル
のとき、ライトデプレッション型Ｎ−ＦＥＴ８が導通状
態、Ｐ−ＦＥＴ９が非導通状態となり、Ｎ−ＦＥＴ３が
ライトデプレッション型であることによりドライバ回路
７の入力端子への信号Ｚとしては信号ＸのＨレベル、す
なわちＶｃｃ レベル、が基板効果による電圧降下を
受けずに殆んどそのままの電圧レベルで現れる。次に信
号ＸがＨレベルで、信号Ｖが低レベル（ＧＮＤレベル、
ＯＶ２以下Ｌレベルと称す）のとき、Ｎ−ＦＥＴ８が非
導通状態、Ｐ−ＦＥＴ９が導通状態となるため信号２は
Ｖｃｃ レベルとなる。信号ＸがＬレベルで、信号Ｙ
がＨレベルのとき、Ｎ−ＦＥＴ３が導通状態、Ｐ−ＦＥ
Ｔ９が非導通状態となるため信号２はＬレベル、すなわ
ちＧＮＤレベルとなる。また、信号Ｘ及びＹが共にＬレ
ベルのとき、Ｎ−ＦＥＴ８及びＰ−ＦＥＴ９が共に導通
状態となるが、Ｎ−ＦＥＴ３ではゲート電圧が低く高抵
抗状態となっているため、Ｎ−ＦＥＴ８の導通抵抗とＰ
−ＦＥＴ９の導通抵抗との比率により信号ＺがＶｃｃ
に十分近いレベルとなる。
以上の信号Ｘ、Ｙ及びＺの関係を下表に示す。
ドライバ回路７中のＰ−ＦＥＴ１２とＮ−ＦＥＴ１３と
からなるＣＭＯＳインバータは、ゲート回路５からの出
力信号Ｚを入力信号とし、出力側はメモリセル６のワー
ド線に接続されている。ＲＯＭの場合にはドライバ回路
７をＣＭＯＳインバータのみで構成することができるが
、ＰＲＯＭ及びＥＰＲＯＭの場合には、一般に、書込み
用の高電圧電源回路が追加される。
からなるＣＭＯＳインバータは、ゲート回路５からの出
力信号Ｚを入力信号とし、出力側はメモリセル６のワー
ド線に接続されている。ＲＯＭの場合にはドライバ回路
７をＣＭＯＳインバータのみで構成することができるが
、ＰＲＯＭ及びＥＰＲＯＭの場合には、一般に、書込み
用の高電圧電源回路が追加される。
ところで、上表から信号ＸがＬレベル、信号ＹがＨレベ
ルのときゲート回路５からの信号ＺがＧＮＤレベルとな
るので、Ｐ−ＦＥＴ１２が導通状態、Ｎ−ＦＥＴ１３が
非導通状態となシワード線にＶｃｃ が印加される。
ルのときゲート回路５からの信号ＺがＧＮＤレベルとな
るので、Ｐ−ＦＥＴ１２が導通状態、Ｎ−ＦＥＴ１３が
非導通状態となシワード線にＶｃｃ が印加される。
一方、信号Ｘ、Ｙが上記以外の組合せの場合には信号２
がＶｃｃ レベルあるいは殆んどＶｃｃ に近いレ
ベルとなるので、Ｐ−ＦＥＴ１２が非導通状態、Ｎ−Ｆ
ＥＴ１３が導通状態となりワード線がＧＮＤレベルとな
る。そして、この場合Ｐ−ＦＥＴ１２が十分非導通状態
に保たれるので０ＭＯ８での貫通電流は流れない。
がＶｃｃ レベルあるいは殆んどＶｃｃ に近いレ
ベルとなるので、Ｐ−ＦＥＴ１２が非導通状態、Ｎ−Ｆ
ＥＴ１３が導通状態となりワード線がＧＮＤレベルとな
る。そして、この場合Ｐ−ＦＥＴ１２が十分非導通状態
に保たれるので０ＭＯ８での貫通電流は流れない。
もし、ゲート回路５において、信号Ｘ及びＹが共にＨレ
ベルのとき信号ＺのレベルがＶｃｃ がら大きく降下
するような構成であれば、ＣＭＯ８構成のドライバ回路
７において貫通電流が流れることとなる。
ベルのとき信号ＺのレベルがＶｃｃ がら大きく降下
するような構成であれば、ＣＭＯ８構成のドライバ回路
７において貫通電流が流れることとなる。
本発明は、ゲート回路５のライトデプレッション型のＮ
−ＦＥＴ８に代、ｔてゼロトランジスタを用いたものも
含む。ゼロトランジスタとは閾値電圧がＯｖ近傍にある
ＦＥＴのことであり、ライトデプレッション型Ｎ−ＦＥ
Ｔに比べて基板効果による電圧降下が起シうるが、本発
明の目的を達成することは回部である。
−ＦＥＴ８に代、ｔてゼロトランジスタを用いたものも
含む。ゼロトランジスタとは閾値電圧がＯｖ近傍にある
ＦＥＴのことであり、ライトデプレッション型Ｎ−ＦＥ
Ｔに比べて基板効果による電圧降下が起シうるが、本発
明の目的を達成することは回部である。
第１図の実施例では、ドライバ回路７への入力信号Ｚが
ＧＮＤレベルのときが選択状態にあたる。
ＧＮＤレベルのときが選択状態にあたる。
いｉ、第１の信号線１−０がＬレベル、他の１の信号線
１−１〜１−６３がＨレベルとし、第２の信号線３−０
がＨレベル、他の第２の信号線３−１〜３−３がＬレベ
ルとすると、ゲート５−１が選択状態となシ、ゲート５
−２〜５−４の３個についてはＶｃｃ からＰ−ＦＥＴ
９及びＮ−Ｆ ＥＴ８を経て第２段デコーダ回路１１ヘ
リーク電流が流れる。他のゲート５−５〜５−２５６
（５−９以降は図示されていない）は第２段デコーダ回
路】１側がＨレベルであるのでリーク電流は流れない。
１−１〜１−６３がＨレベルとし、第２の信号線３−０
がＨレベル、他の第２の信号線３−１〜３−３がＬレベ
ルとすると、ゲート５−１が選択状態となシ、ゲート５
−２〜５−４の３個についてはＶｃｃ からＰ−ＦＥＴ
９及びＮ−Ｆ ＥＴ８を経て第２段デコーダ回路１１ヘ
リーク電流が流れる。他のゲート５−５〜５−２５６
（５−９以降は図示されていない）は第２段デコーダ回
路】１側がＨレベルであるのでリーク電流は流れない。
その結果、リーク電流は２５６本の信号線のうちの３本
に流れるのみであるので、Ｎ−ＦＥＴ８のゲート幅を適
度に狭めておけば全体としては微少電流しか流れないこ
とになる。
に流れるのみであるので、Ｎ−ＦＥＴ８のゲート幅を適
度に狭めておけば全体としては微少電流しか流れないこ
とになる。
本発明をＦＲＯＭやＥＦＲＯＭのデコーダのように、書
込み時は高電圧（例えば２０Ｖ以上）をワード線に印加
し、読出し時は通常のＶｃｃ 電源電圧Ｃ例えば５ｖ）
を印加するデコーダに適用した場合の最も好ましい実施
例の具体的な回路の一部を第３図に示す。
込み時は高電圧（例えば２０Ｖ以上）をワード線に印加
し、読出し時は通常のＶｃｃ 電源電圧Ｃ例えば５ｖ）
を印加するデコーダに適用した場合の最も好ましい実施
例の具体的な回路の一部を第３図に示す。
第１図と対比させて説明すると、６ビツトの第１のアド
レス信号を入力して６４個の出力ＱＯ〜Ｑａａ の中
の１個を選択する例としての第１のデコーダ回路２にお
ける第１段デコーダ回路ｌＯは、 ７５個のＮＡＮＤ回
路２０と各ＮＡＮＤ回路２０に１個ずつ接続される５個
のインバータ回路２１とから構成されている。第１のデ
コーダ回路２中の第２段デコーダ回路１１は、第３図に
記号１１−１で示した２出力を有する第２段デコーダ回
路を３２個配列して構成される。第２段デコーダ回路１
１−１は５個のＰ−ＦＥＴ２２〜２６と５個のＮ−ＦＥ
Ｔ２７〜３１とから構成される。５−１は２５６個のゲ
ート回路の１個で、既に詳しく説明したところのもので
ある。第２のアドレス信号を入力する第２のデコーダ回
路４は４個のＮＡＮＤ回路３２と４個のインバータ回路
３２とから構成されている。７−１は２５６個配列され
るドライバ回路７のうちの１個で、電源端子Ｖｃｃ（５
Ｖ）とＧＮＤ端子間に設けられたＰ−ＦＥＴ３４とＮ−
ＦＥＴ３５とからなる０ＭＯ８で読出し時のワード線駆
動を行ない、高電圧（２０ｖ以上）電源端子ＶＰ１２０
Ｖ以上）に接続される抵抗としてのデプレッション型Ｎ
−ＦＥＴ３３とＧＮＤ端子に接続される上記のＮ−ＦＥ
Ｔ３５とで書込み時のワード線駆動を行なうように構成
されている。
レス信号を入力して６４個の出力ＱＯ〜Ｑａａ の中
の１個を選択する例としての第１のデコーダ回路２にお
ける第１段デコーダ回路ｌＯは、 ７５個のＮＡＮＤ回
路２０と各ＮＡＮＤ回路２０に１個ずつ接続される５個
のインバータ回路２１とから構成されている。第１のデ
コーダ回路２中の第２段デコーダ回路１１は、第３図に
記号１１−１で示した２出力を有する第２段デコーダ回
路を３２個配列して構成される。第２段デコーダ回路１
１−１は５個のＰ−ＦＥＴ２２〜２６と５個のＮ−ＦＥ
Ｔ２７〜３１とから構成される。５−１は２５６個のゲ
ート回路の１個で、既に詳しく説明したところのもので
ある。第２のアドレス信号を入力する第２のデコーダ回
路４は４個のＮＡＮＤ回路３２と４個のインバータ回路
３２とから構成されている。７−１は２５６個配列され
るドライバ回路７のうちの１個で、電源端子Ｖｃｃ（５
Ｖ）とＧＮＤ端子間に設けられたＰ−ＦＥＴ３４とＮ−
ＦＥＴ３５とからなる０ＭＯ８で読出し時のワード線駆
動を行ない、高電圧（２０ｖ以上）電源端子ＶＰ１２０
Ｖ以上）に接続される抵抗としてのデプレッション型Ｎ
−ＦＥＴ３３とＧＮＤ端子に接続される上記のＮ−ＦＥ
Ｔ３５とで書込み時のワード線駆動を行なうように構成
されている。
０Ｍ０８間に設けられているデプレッション型Ｎ−ＦＥ
Ｔ３６と、ＶＰＰ 端子とデプレッション型Ｎ−ＦＥ
Ｔ３Ｂとの間に設けられているＮ−ＦＥＴ３７とは、後
述第４図のレベル変換回路からの信号Ｇ、■により読出
し時と書込み時の切替えを行なうトランジスタである。
Ｔ３６と、ＶＰＰ 端子とデプレッション型Ｎ−ＦＥ
Ｔ３Ｂとの間に設けられているＮ−ＦＥＴ３７とは、後
述第４図のレベル変換回路からの信号Ｇ、■により読出
し時と書込み時の切替えを行なうトランジスタである。
なお、デプレッション型Ｎ−ＦＥＴ３８をワード線に接
続する位置は、ワード線のどこであってもよい。
続する位置は、ワード線のどこであってもよい。
本実施例において、ゲート回路５−１によりドライバ回
路７−１を駆動状態とするには、第１のアドレス信号Ａ
Ｑ、Ａ５をｒｌ ｌ １１１１Ｊとし、制御信号Ｂを「
１」とすると共に、第２のアドレス信号Ａ６Ａ７を「１
１」とし制御信号ＣＥを「１」とする。その結果、第１
段デコーダ回路１０ノ出カ信号は■〜■がＨレベル、■
がＬレベルとＰ−ＦＥＴ２３、及びＮ−ＦＥＴ２７．２
９．３０．３１が導通状態、Ｐ−ＦＥＴ２２．２４．２
５．２６、及びＮ−ＦＥＴ２８が非導通状態となって第
１の信号線１−０がＬレベル、他の第１の信号線がＨレ
ベルとなる。第２のデコーダ回路４においては出力信号
■がＨレベル、■〜■がＬレベルとなるため、ゲート回
路５−１の信号ＺのみがＬレベルとなり、ドライバ回路
７−１が駆動状態、他のドライバ回路が非駆動状態とな
る。
路７−１を駆動状態とするには、第１のアドレス信号Ａ
Ｑ、Ａ５をｒｌ ｌ １１１１Ｊとし、制御信号Ｂを「
１」とすると共に、第２のアドレス信号Ａ６Ａ７を「１
１」とし制御信号ＣＥを「１」とする。その結果、第１
段デコーダ回路１０ノ出カ信号は■〜■がＨレベル、■
がＬレベルとＰ−ＦＥＴ２３、及びＮ−ＦＥＴ２７．２
９．３０．３１が導通状態、Ｐ−ＦＥＴ２２．２４．２
５．２６、及びＮ−ＦＥＴ２８が非導通状態となって第
１の信号線１−０がＬレベル、他の第１の信号線がＨレ
ベルとなる。第２のデコーダ回路４においては出力信号
■がＨレベル、■〜■がＬレベルとなるため、ゲート回
路５−１の信号ＺのみがＬレベルとなり、ドライバ回路
７−１が駆動状態、他のドライバ回路が非駆動状態とな
る。
ドライバ回路７−１において、書込み時は第４図のレベ
ル変換回路からの信号により、信号Ｖが高電圧（Ｖｐｐ
）レベル、信号ＧがＬレベルにされ、Ｎ−ＦＥＴ３７が
導通状態、デプレッション型Ｎ−ＦＥＴ３５が非導通状
態となる。このとき、ドライバ回路７−１の入力信号Ｚ
がＬレベルであれば、Ｎ−ＦＥＴ３５が非導通状態とな
り、またデプレッション型Ｎ−ＦＥＴ３６もソース、ド
レインがそれぞれＶＰＰ レベル、Ｈレベル、ケート
カムレベルで非導通状態となるため、ワード線に高電圧
が印加されてピット線（図示していない）によシ選択さ
れた位置のメモリセルに書込みが行なわれ、一方、へカ
信号ＺがＨレベルであればＮ−ＦＥＴ３５が導通状態と
なるためワード線の電圧はデプレッション型Ｎ−ＦＥＴ
３８とＮ−ＦＥＴ３５の分割抵抗によシ十分ＧＮＤレベ
ルに近い値となシ書込みは行なわれない。
ル変換回路からの信号により、信号Ｖが高電圧（Ｖｐｐ
）レベル、信号ＧがＬレベルにされ、Ｎ−ＦＥＴ３７が
導通状態、デプレッション型Ｎ−ＦＥＴ３５が非導通状
態となる。このとき、ドライバ回路７−１の入力信号Ｚ
がＬレベルであれば、Ｎ−ＦＥＴ３５が非導通状態とな
り、またデプレッション型Ｎ−ＦＥＴ３６もソース、ド
レインがそれぞれＶＰＰ レベル、Ｈレベル、ケート
カムレベルで非導通状態となるため、ワード線に高電圧
が印加されてピット線（図示していない）によシ選択さ
れた位置のメモリセルに書込みが行なわれ、一方、へカ
信号ＺがＨレベルであればＮ−ＦＥＴ３５が導通状態と
なるためワード線の電圧はデプレッション型Ｎ−ＦＥＴ
３８とＮ−ＦＥＴ３５の分割抵抗によシ十分ＧＮＤレベ
ルに近い値となシ書込みは行なわれない。
また、読出し時は同じく第４図のレベル変換回路からの
信号により、書込み時とは逆に信号■がＬレベル、信号
ＧがＨレベルにされ、Ｎ−ＦＥＴ３７が非導通状態、デ
プレッション型Ｎ−ＦＥＴ３６が導通状態となり、Ｐ−
ＦＥＴ３４とＮ−ＦＥＴ３５とでＣＭＯＳインバータを
形成する。このとき、入力信号２がＬレベルであればＰ
−ＦＥＴ３４が導通状態、Ｎ−ＦＥＴ３５が非導通状態
となるため、ワード線にＶｃｃ レベルの電圧が印加
されてビット線により選択された位置のメモリセルが読
み出され、一方、入力信号ＺがＨレベルであればＰ−Ｆ
ＥＴ３４が非導通状態、Ｎ−ＦＥ′ｒ３５が導通状態と
なるためワード線がＧＮＤレベルとなシ読出しは行なわ
れない。本実施例において、既述の如くドライバ回路７
−１の入力信号ＺがＨレベルのとき、そのＨレベルはＶ
ｃｃ ［等しいか殆んど電圧降下を起していないので
、ｐ−ＦＥＴ３４とＮ−ＦＥＴ３５とで構成サレルＣＭ
Ｏ５には貫通電流は流れない。
信号により、書込み時とは逆に信号■がＬレベル、信号
ＧがＨレベルにされ、Ｎ−ＦＥＴ３７が非導通状態、デ
プレッション型Ｎ−ＦＥＴ３６が導通状態となり、Ｐ−
ＦＥＴ３４とＮ−ＦＥＴ３５とでＣＭＯＳインバータを
形成する。このとき、入力信号２がＬレベルであればＰ
−ＦＥＴ３４が導通状態、Ｎ−ＦＥＴ３５が非導通状態
となるため、ワード線にＶｃｃ レベルの電圧が印加
されてビット線により選択された位置のメモリセルが読
み出され、一方、入力信号ＺがＨレベルであればＰ−Ｆ
ＥＴ３４が非導通状態、Ｎ−ＦＥ′ｒ３５が導通状態と
なるためワード線がＧＮＤレベルとなシ読出しは行なわ
れない。本実施例において、既述の如くドライバ回路７
−１の入力信号ＺがＨレベルのとき、そのＨレベルはＶ
ｃｃ ［等しいか殆んど電圧降下を起していないので
、ｐ−ＦＥＴ３４とＮ−ＦＥＴ３５とで構成サレルＣＭ
Ｏ５には貫通電流は流れない。
また、本実施例において、第２段デコーダ回路１１を第
３図のように構成しているので、同じ機能を果すものと
して後述の第１３図で示すような既知のＮＡＮＤ回路を
組み合せた回路に比べて回路構成が簡略になシ、したが
って集積回路化したときにデコーダが占める面積を縮小
する上で効果を発揮することができる。
３図のように構成しているので、同じ機能を果すものと
して後述の第１３図で示すような既知のＮＡＮＤ回路を
組み合せた回路に比べて回路構成が簡略になシ、したが
って集積回路化したときにデコーダが占める面積を縮小
する上で効果を発揮することができる。
第３図の実施例で使用されているドライバ回路７−１で
信号Ｖ、Ｇを発生するレベル変換回路を第４図に示す。
信号Ｖ、Ｇを発生するレベル変換回路を第４図に示す。
このレベル変換回路ハＯＥ ／ Ｖｐｐ入力端子とＧＮ
Ｄ端子間［Ｐ−ＦＥＴ４０とＮ−ＦＥＴ４１とからなる
０ＭＯ８を設け、このＣＭＯ５の入力側にインバータ４
２を介して、ＯＥ／ＶＰＰ 入力電圧がＶＰＰ レベ
ルのときにＨレベルの信号を出力し、ＯＥ／ＶＰＰ 入
力電圧がＶｃｃレベル以下のときにはＬレベルの信号を
出力するレベル検出回路４３を接続し、Ｐ−ＦＥＴ４Ｑ
とＮ−ＦＥＴ４１とで構成される０ＭＯ８の入力信号、
出力信号をそれぞれ第３図のドライバ回路７−１の信号
Ｖ、Ｇとして出力する。第４図において、レベル検出回
路４３としては、ＯＥ／Ｖｐｐ入力端子とＧＮＤ端子間
にデプレッション型Ｎ −ＦＥＴ４４と０ＭＯ５とを設
け、各トランジスタのゲートにＶｃｃ レベルの電圧
を印加したものである。なお、レベル検出回路４３にお
ける０ＭＯ５は、Ｎ−ＦＥＴ４５の導通抵抗の方がＰ−
ＦＥＴ４６の導通抵抗より十分大きくなるようにチャン
ネル幅Ｗとチャンネル長しとの比率Ｗ／Ｌが設定されて
いるものとする。
Ｄ端子間［Ｐ−ＦＥＴ４０とＮ−ＦＥＴ４１とからなる
０ＭＯ８を設け、このＣＭＯ５の入力側にインバータ４
２を介して、ＯＥ／ＶＰＰ 入力電圧がＶＰＰ レベ
ルのときにＨレベルの信号を出力し、ＯＥ／ＶＰＰ 入
力電圧がＶｃｃレベル以下のときにはＬレベルの信号を
出力するレベル検出回路４３を接続し、Ｐ−ＦＥＴ４Ｑ
とＮ−ＦＥＴ４１とで構成される０ＭＯ８の入力信号、
出力信号をそれぞれ第３図のドライバ回路７−１の信号
Ｖ、Ｇとして出力する。第４図において、レベル検出回
路４３としては、ＯＥ／Ｖｐｐ入力端子とＧＮＤ端子間
にデプレッション型Ｎ −ＦＥＴ４４と０ＭＯ５とを設
け、各トランジスタのゲートにＶｃｃ レベルの電圧
を印加したものである。なお、レベル検出回路４３にお
ける０ＭＯ５は、Ｎ−ＦＥＴ４５の導通抵抗の方がＰ−
ＦＥＴ４６の導通抵抗より十分大きくなるようにチャン
ネル幅Ｗとチャンネル長しとの比率Ｗ／Ｌが設定されて
いるものとする。
このレベル変換回路において、書込み時はＯＥ／ＶＰＰ
入力電圧をＶＰＰ レベルとする。このとき、デプ
レッション型Ｎ−ＦＥＴ４４は非導通状態になるがその
ドレインにはＶｃｃ より高電圧が発生するので、Ｐ
−ＦＥＴ４５が導通状態となり、またＮ−ＦＥＴ４５も
導通状態となっているので、Ｎ−ＦＥＴ４５とＰ−ＦＥ
Ｔ４６の導通抵抗の比率からその０ＭＯ５の出方がＨレ
ベルとなり、インバータ４２を経てＬレベルに変換され
て、ドライブ回路７−１の信号ＧをＬレベルとすると共
に。
入力電圧をＶＰＰ レベルとする。このとき、デプ
レッション型Ｎ−ＦＥＴ４４は非導通状態になるがその
ドレインにはＶｃｃ より高電圧が発生するので、Ｐ
−ＦＥＴ４５が導通状態となり、またＮ−ＦＥＴ４５も
導通状態となっているので、Ｎ−ＦＥＴ４５とＰ−ＦＥ
Ｔ４６の導通抵抗の比率からその０ＭＯ５の出方がＨレ
ベルとなり、インバータ４２を経てＬレベルに変換され
て、ドライブ回路７−１の信号ＧをＬレベルとすると共
に。
Ｐ−ＦＥＴ４Ｑを導通状態、Ｎ−ＦＥＴ４１を非導通状
態とするためレベル変換回路の出方側にＶＰＰ が現わ
れ、ドライバー回路７−１の信号■をＶＰＰ レベル
とする。一方、読出し時は、ＯＥ／ＶＰＰ 入力電圧を
Ｖｃｃ レベル以下とする。このとき、デプレッショ
ン型Ｎ−ＦＥＴ４４が導通状態となるためＰ−ＦＥＴ４
５が非導通状態となる。そしてＮ−ＦＥＴ４５が導通状
態であるため。
態とするためレベル変換回路の出方側にＶＰＰ が現わ
れ、ドライバー回路７−１の信号■をＶＰＰ レベル
とする。一方、読出し時は、ＯＥ／ＶＰＰ 入力電圧を
Ｖｃｃ レベル以下とする。このとき、デプレッショ
ン型Ｎ−ＦＥＴ４４が導通状態となるためＰ−ＦＥＴ４
５が非導通状態となる。そしてＮ−ＦＥＴ４５が導通状
態であるため。
インバータ４２を経た信号レベルはＨレベルとなってド
ライバ回路７−１の信号ＧをＨレベルとすると共に、Ｐ
−ＦＥＴ４Ｑを非導通状態、Ｎ−ＦＥＴ４ ｌを導通状
態とするためレベル変換回路の出力側にＬレベルが現わ
れ、ドライバ回路７−１の信号■をＬレベルとする。
ライバ回路７−１の信号ＧをＨレベルとすると共に、Ｐ
−ＦＥＴ４Ｑを非導通状態、Ｎ−ＦＥＴ４ ｌを導通状
態とするためレベル変換回路の出力側にＬレベルが現わ
れ、ドライバ回路７−１の信号■をＬレベルとする。
第４図のレベル変換回路に用いうるレベル検出回路４３
の変形例として、デプレッションｆｉＮ−ＦＥＴ４４を
省略したものを第５図に示す。動作れることになり、ラ
ッチアップ現像を起しゃすくなるので、Ｐ−ＦＥＴ４５
とＮ−ＦＥＴ４５の距離を十分長くし、あるいはＮウニ
、ルの内外をガートシてＰ−ＦＥＴ４５の周囲には他の
トランジスタを配置しないようにするなどのパターン上
の配慮が必要である。更に、Ｐ−ＦＥＴ４５とＮ−ＦＥ
Ｔ４５の耐圧特性を増すためにチャンネル長を長くする
ことも必要である。
の変形例として、デプレッションｆｉＮ−ＦＥＴ４４を
省略したものを第５図に示す。動作れることになり、ラ
ッチアップ現像を起しゃすくなるので、Ｐ−ＦＥＴ４５
とＮ−ＦＥＴ４５の距離を十分長くし、あるいはＮウニ
、ルの内外をガートシてＰ−ＦＥＴ４５の周囲には他の
トランジスタを配置しないようにするなどのパターン上
の配慮が必要である。更に、Ｐ−ＦＥＴ４５とＮ−ＦＥ
Ｔ４５の耐圧特性を増すためにチャンネル長を長くする
ことも必要である。
第６図は第４図のレベル変換回路に用いうるレベル検出
回路４３の他の例を示すもので、デプレッション型Ｎ−
ＦＥＴ４４を２個のＮ−ＦＥＴ４７及び４８に置き換え
たものである。これはＮ−ＦＥＴ４７及び４８の基板効
果による電圧降下を利用してＰ−ＦＥＴ４５及びＮ−Ｆ
ＥＴ４５に印加Ｎ−１’ｌ！、１４’／、４３のｊＸＬ
−名ｆ’Ｌ、６ Ｎ −ｒ ｘ： １ Ｇ／）数は、必
要な電圧降下の大きさに応じて適宜定めることができる
。このレベル検出回路４３も動作は第４図に示されたも
のと同様である。
回路４３の他の例を示すもので、デプレッション型Ｎ−
ＦＥＴ４４を２個のＮ−ＦＥＴ４７及び４８に置き換え
たものである。これはＮ−ＦＥＴ４７及び４８の基板効
果による電圧降下を利用してＰ−ＦＥＴ４５及びＮ−Ｆ
ＥＴ４５に印加Ｎ−１’ｌ！、１４’／、４３のｊＸＬ
−名ｆ’Ｌ、６ Ｎ −ｒ ｘ： １ Ｇ／）数は、必
要な電圧降下の大きさに応じて適宜定めることができる
。このレベル検出回路４３も動作は第４図に示されたも
のと同様である。
第７図にはレベル検出回路４３の更に他の例を示す。第
４図に示されたレベル変換回路４３と比較して、Ｐ−Ｆ
ＥＴ４５のゲート電圧を閾値電圧分だけ低下させるため
に、Ｖｃｃ 電源電圧とＰ−ＦＥＴ４５のゲートとの
間にＰ−ＦＥＴ４９が設けられている。これによりＰ−
ＦＥＴ４５の抵抗が下り、流れ込む電流が増加するため
、Ｐ−ＦＥＴ４６の立上多速度を大きくすることができ
る。
４図に示されたレベル変換回路４３と比較して、Ｐ−Ｆ
ＥＴ４５のゲート電圧を閾値電圧分だけ低下させるため
に、Ｖｃｃ 電源電圧とＰ−ＦＥＴ４５のゲートとの
間にＰ−ＦＥＴ４９が設けられている。これによりＰ−
ＦＥＴ４５の抵抗が下り、流れ込む電流が増加するため
、Ｐ−ＦＥＴ４６の立上多速度を大きくすることができ
る。
動作は第４図に示されているレベル検出回路４３と同様
であるので省略する。
であるので省略する。
以上の第４〜７図に示されたレベル検出回路は、メモル
セルの読出し駆動時に貫通電流が流れない利点を有して
いる。そしてレベル検出回路４３は本実施例における２
５６個のドライバ回路７−１〜７−２５６に共通に用い
ることができる。
セルの読出し駆動時に貫通電流が流れない利点を有して
いる。そしてレベル検出回路４３は本実施例における２
５６個のドライバ回路７−１〜７−２５６に共通に用い
ることができる。
本実施例に用いうるドライバ回路７−１ （７−２〜？
−２５６についても同じ）の他の例を第８〜１２図に示
す。
−２５６についても同じ）の他の例を第８〜１２図に示
す。
第８図は第３図に示されたドライバ回路７−１のデプレ
ッション型Ｎ−ＦＥＴ３８を抵抗５０に置き換え、図示
しない回路によシ書込み時は端子ＣにＶＰＰ レベル
の電圧が印加され、読出し時は端子Ｃがフロティングに
なるように構成されたものであり、このような端子は第
９図、第１０図のＢのようにダイオードあるいはトラン
ジスタで容易に構成できる。また、Ｎ−ＦＥＴ３５の導
通抵抗は抵抗５０より十分小さく設定されている。この
ドライブ回路において、書込み時はインノクータ５１を
介してデプレッション型Ｎ−ＦＥＴ３６のケートがＬレ
ベルになる。入力信号２がＬレベルとなって駆動時に々
ると、Ｎ−ＦＥＴ３５が非導通状態、またＰ−ＦＥＴ３
４が導通状態となるためデプレッション型Ｎ−ＦＥＴ３
６が非導通状態とカリ、ワード線に高電圧が印加される
。入力信号ＺがＨレベルと力る非駆動時には、Ｐ−ＦＥ
Ｔ３４が非導通状態、Ｎ−ＦＥＴ３５が導通状態となる
ためワード線はＧＮＤレベルとなる。読出し時はデプレ
ッション型Ｎ−ＦＥＴ３６のゲートがＨレベルになるた
めそのＦＥＴ３６が導通状態となシ、Ｐ−ＦＥＴ３４と
Ｎ−ＦＥＴ３５とからなるＣＭＯ５がインバータとなっ
て入力信号２により、第３図と同様にワード線を駆動す
る。
ッション型Ｎ−ＦＥＴ３８を抵抗５０に置き換え、図示
しない回路によシ書込み時は端子ＣにＶＰＰ レベル
の電圧が印加され、読出し時は端子Ｃがフロティングに
なるように構成されたものであり、このような端子は第
９図、第１０図のＢのようにダイオードあるいはトラン
ジスタで容易に構成できる。また、Ｎ−ＦＥＴ３５の導
通抵抗は抵抗５０より十分小さく設定されている。この
ドライブ回路において、書込み時はインノクータ５１を
介してデプレッション型Ｎ−ＦＥＴ３６のケートがＬレ
ベルになる。入力信号２がＬレベルとなって駆動時に々
ると、Ｎ−ＦＥＴ３５が非導通状態、またＰ−ＦＥＴ３
４が導通状態となるためデプレッション型Ｎ−ＦＥＴ３
６が非導通状態とカリ、ワード線に高電圧が印加される
。入力信号ＺがＨレベルと力る非駆動時には、Ｐ−ＦＥ
Ｔ３４が非導通状態、Ｎ−ＦＥＴ３５が導通状態となる
ためワード線はＧＮＤレベルとなる。読出し時はデプレ
ッション型Ｎ−ＦＥＴ３６のゲートがＨレベルになるた
めそのＦＥＴ３６が導通状態となシ、Ｐ−ＦＥＴ３４と
Ｎ−ＦＥＴ３５とからなるＣＭＯ５がインバータとなっ
て入力信号２により、第３図と同様にワード線を駆動す
る。
第９図は第８図のドライバ回路の端子Ｃと抵抗５０との
間にダイオード５２を設けたもので、このようにダイオ
ード５２を挿入することにより。
間にダイオード５２を設けたもので、このようにダイオ
ード５２を挿入することにより。
読出し時に端子Ｃをフローティングにする必要がなく、
単に端子Ｃの印加電圧を低下させるだけでワード線から
端子Ｃへの逆流を防ぐことができる。
単に端子Ｃの印加電圧を低下させるだけでワード線から
端子Ｃへの逆流を防ぐことができる。
他の動作は第８図と同様である。
第１０図は第９図の抵抗５０を第４図のようにデプレッ
ション型Ｎ−ＦＥＴ３８の導通抵抗に置き換え、ダイオ
ード５２をＮ−ＦＥＴ５３に置き換えたもので、動作は
第９図のドライブ回路と同じである。Ｎ−ＦＥＴ５３を
閾値がＯ■前後にあるゼロトランジスタに置き換えても
よく、その場合には基板効果による電圧降下が少なくな
る。
ション型Ｎ−ＦＥＴ３８の導通抵抗に置き換え、ダイオ
ード５２をＮ−ＦＥＴ５３に置き換えたもので、動作は
第９図のドライブ回路と同じである。Ｎ−ＦＥＴ５３を
閾値がＯ■前後にあるゼロトランジスタに置き換えても
よく、その場合には基板効果による電圧降下が少なくな
る。
第１１図は第３図のドライバ回路７−１のＮ −ＦＥＴ
３７をＰ−ＦＥＴ５４に置き換えたものである。Ｐ−Ｆ
ＥＴ５４のゲート信号Ｖは第３図のゲート信号■とは逆
相になり、このような信号は例えば第４図に示されたレ
ベル変換回路の出力信号を反転させて得られる。書込み
時には端子ＣにＶＰＰ レベルの電圧を印加する。■
信号はＧＮＤレベルとなるのでＰ−ＦＥＴ５４７５（導
通状態となる。Ｎ−ＦＥＴ５５が導通状態となるので２
個のインバータ５６及び５７を経てデプレッション型Ｎ
−ＦＥＴ３１のゲート信号がＬレベルとなり、第３図で
説明したのと同じ書込み動作を行なう。
３７をＰ−ＦＥＴ５４に置き換えたものである。Ｐ−Ｆ
ＥＴ５４のゲート信号Ｖは第３図のゲート信号■とは逆
相になり、このような信号は例えば第４図に示されたレ
ベル変換回路の出力信号を反転させて得られる。書込み
時には端子ＣにＶＰＰ レベルの電圧を印加する。■
信号はＧＮＤレベルとなるのでＰ−ＦＥＴ５４７５（導
通状態となる。Ｎ−ＦＥＴ５５が導通状態となるので２
個のインバータ５６及び５７を経てデプレッション型Ｎ
−ＦＥＴ３１のゲート信号がＬレベルとなり、第３図で
説明したのと同じ書込み動作を行なう。
読出し時には端子Ｃの印加電圧をＧＮＤレベルにする。
■信号はＶＰＰ レベルあるいはＨレベルとなるので
Ｐ−ＦＥＴ５４が非導通状態となりワード線から端子Ｃ
への逆流を防止することができる。
Ｐ−ＦＥＴ５４が非導通状態となりワード線から端子Ｃ
への逆流を防止することができる。
そしてＮ−ＦＥＴ５５が非導通状態となるためインバー
タ５６，５７を経てデプレッション型Ｎ−ＦＥＴ３１の
ゲート信号がＨレベルとなり、第３図に示したのと同じ
読出し動作を行なう。
タ５６，５７を経てデプレッション型Ｎ−ＦＥＴ３１の
ゲート信号がＨレベルとなり、第３図に示したのと同じ
読出し動作を行なう。
第１２図は第８図におけるデプレッション型Ｎ−ＦＥＴ
３５をゼロトランジスタ５８に置き換工、抵抗５０をデ
プレッション型Ｎ−ＦＥＴ３８の導通抵抗に置き換えた
ドライバ回路である。動作は第８図のものと全く同じで
ある。
３５をゼロトランジスタ５８に置き換工、抵抗５０をデ
プレッション型Ｎ−ＦＥＴ３８の導通抵抗に置き換えた
ドライバ回路である。動作は第８図のものと全く同じで
ある。
第１２図において、ゼロトランジスタ５８のゲートと端
子Ｃの間のインバータ５１と抵抗の回路を除去し、ゼロ
トランジスタ５８のゲートにＶｃｃレベルの電圧を常時
印加するようにしてもよい。
子Ｃの間のインバータ５１と抵抗の回路を除去し、ゼロ
トランジスタ５８のゲートにＶｃｃレベルの電圧を常時
印加するようにしてもよい。
端子ＣがＶＰＰ レベルのときはゼロトランジスタ５
８が非導通状態になるので、第８図のドライバ回路と同
じ動作を行なう。更に第１２図において、ゼロトランジ
スタ５８をエンハンスメント型Ｎ−ＦＥＴに置き換えて
もよい。念だし、この場合には読出し時にワード線に印
加される電圧の降下が大きくなる問題がある。
８が非導通状態になるので、第８図のドライバ回路と同
じ動作を行なう。更に第１２図において、ゼロトランジ
スタ５８をエンハンスメント型Ｎ−ＦＥＴに置き換えて
もよい。念だし、この場合には読出し時にワード線に印
加される電圧の降下が大きくなる問題がある。
以上のドライバ回路は、いずれも本発明において読出し
時に貫通電流が流れない点に特徴を有Ｌ７ている。
時に貫通電流が流れない点に特徴を有Ｌ７ている。
第１３図は第３図における第２段デコーダ回路１１−１
（他の１１−２〜１１−３２についても同じ）の他の
例を示すものである。これは２個の４人力ＮＡＮＤ回路
６０．６１を配列したもので、第３図の第２段デコーダ
回路１１−１と全く同じ機能を果すものである。しかし
ながら第１３図の回路では、各ＮＡＮＤ回路６０及び６
１が４個のＰ−ＦＥＴと４個のＮ−ＦＥＴを必要とする
ので全体としては８個のＰ−ＦＥＴと８１個のＮ−ＦＥ
Ｔとを必要とする。これを第３図の実施例の第２段デコ
ーダ回路１１−１が５個のＰ−ＦＥＴと５個のＮ−ＦＥ
Ｔとから構成されているのと比較すると、集積回路化の
観点からは第３図に示した回路の方が優れている。この
ように第３図の回路でトランジスタ数を減少させること
ができたのは、第１３図におけるＰ−ＦＥＴ２４−１と
２４−２を共通にして１個のＰ−ＦＥＴ２４で機能させ
るようにし、他のＰ−ＦＥＴ２５−１と２５−２．２６
−１と２６−２、及びＮ−ＦＥＴ２９−１と２９−２．
３０−１と３０−２．３１−１と３１−２についても同
様に共通に機能させるように構成したからである。
（他の１１−２〜１１−３２についても同じ）の他の
例を示すものである。これは２個の４人力ＮＡＮＤ回路
６０．６１を配列したもので、第３図の第２段デコーダ
回路１１−１と全く同じ機能を果すものである。しかし
ながら第１３図の回路では、各ＮＡＮＤ回路６０及び６
１が４個のＰ−ＦＥＴと４個のＮ−ＦＥＴを必要とする
ので全体としては８個のＰ−ＦＥＴと８１個のＮ−ＦＥ
Ｔとを必要とする。これを第３図の実施例の第２段デコ
ーダ回路１１−１が５個のＰ−ＦＥＴと５個のＮ−ＦＥ
Ｔとから構成されているのと比較すると、集積回路化の
観点からは第３図に示した回路の方が優れている。この
ように第３図の回路でトランジスタ数を減少させること
ができたのは、第１３図におけるＰ−ＦＥＴ２４−１と
２４−２を共通にして１個のＰ−ＦＥＴ２４で機能させ
るようにし、他のＰ−ＦＥＴ２５−１と２５−２．２６
−１と２６−２、及びＮ−ＦＥＴ２９−１と２９−２．
３０−１と３０−２．３１−１と３１−２についても同
様に共通に機能させるように構成したからである。
以上の実施例は本発明の一例を示したものにすぎず、本
発明はこれらの実施例に限定されない。
発明はこれらの実施例に限定されない。
そして例えば、実施例ではメモリセルがＮ−ＦＥＴで構
成されているＲＯＭ、ＰλＯＭ、又はＥＰＲＯＭを想定
しているが、逆にメモリセルがＰ−ＦＥＴからなるもの
に対しても、ドライバ回路の出力信号が実施例と逆相に
なるように、例えばインバータを挿入するなどの既知の
手段を追加するだけで容易に適用しうる。したがってそ
のような実施例の変形は本発明の範囲内のものである。
成されているＲＯＭ、ＰλＯＭ、又はＥＰＲＯＭを想定
しているが、逆にメモリセルがＰ−ＦＥＴからなるもの
に対しても、ドライバ回路の出力信号が実施例と逆相に
なるように、例えばインバータを挿入するなどの既知の
手段を追加するだけで容易に適用しうる。したがってそ
のような実施例の変形は本発明の範囲内のものである。
以上に詳しく説明したように、本発明はＣＭＯ５を含む
ドライバ回路を備えたデコーダ回路において、そのドラ
イバ回路を制御するゲート回路を、ドライバ回路のＣＭ
Ｏ８の電源電圧に等しいか殆んど等しい電圧の信号を発
生するように構成したので、ドライバ回路のＣＭＯ５に
貫通電流が流れるのを制御することが□でき、それによ
り一消費電力を少なくする効果を発揮することができる
。
ドライバ回路を備えたデコーダ回路において、そのドラ
イバ回路を制御するゲート回路を、ドライバ回路のＣＭ
Ｏ８の電源電圧に等しいか殆んど等しい電圧の信号を発
生するように構成したので、ドライバ回路のＣＭＯ５に
貫通電流が流れるのを制御することが□でき、それによ
り一消費電力を少なくする効果を発揮することができる
。
第１図は本発明の一実施例を示すブロック回路図、第２
図は第１図の実施例のゲート回路とドライバ回路の動作
を説明する回路図、第３図は本発明をＦＲＯＭやＥＦＲ
ＯＭに適用した一実施例を詳細に示す回路図、第４図は
第３図におけるドライバ回路に用いるレベル変換回路の
一例を示す回路図、第５図ないし第７図はそれぞれ第４
図のレベル変換回路に用いるレベル検出回路の他の例を
示す回路図、第８図ないし第１２図はそれぞれ第３図に
おけるドライバ回路の他の例を示す回路図、第１３図は
第３図における第２段デコーダ回路の他の例を示す回路
図である。 １−０〜１−６３・・・・・・第１の信号線、２・・・
・・・第１のデコーダ回路、３−０〜３−３・・・・・
・第２の信号線、４・・・・・・第２のデコーダ回路、
５．５−１〜５−８・・・・・・ゲート回路、６・・・
・・・メモリセル、７・・・・・・ドライバ回路、８・
・・・・・ライトデプレッション型Ｎ−ＦＥＴ、９・・
・・・・Ｐ−ＦＥＴ０特許出願人 株式会社リ コ − 代 埋 人 弁理士青白 葆外２名 第５図 第３図 第６図 第８図 第９図 第１０図
図は第１図の実施例のゲート回路とドライバ回路の動作
を説明する回路図、第３図は本発明をＦＲＯＭやＥＦＲ
ＯＭに適用した一実施例を詳細に示す回路図、第４図は
第３図におけるドライバ回路に用いるレベル変換回路の
一例を示す回路図、第５図ないし第７図はそれぞれ第４
図のレベル変換回路に用いるレベル検出回路の他の例を
示す回路図、第８図ないし第１２図はそれぞれ第３図に
おけるドライバ回路の他の例を示す回路図、第１３図は
第３図における第２段デコーダ回路の他の例を示す回路
図である。 １−０〜１−６３・・・・・・第１の信号線、２・・・
・・・第１のデコーダ回路、３−０〜３−３・・・・・
・第２の信号線、４・・・・・・第２のデコーダ回路、
５．５−１〜５−８・・・・・・ゲート回路、６・・・
・・・メモリセル、７・・・・・・ドライバ回路、８・
・・・・・ライトデプレッション型Ｎ−ＦＥＴ、９・・
・・・・Ｐ−ＦＥＴ０特許出願人 株式会社リ コ − 代 埋 人 弁理士青白 葆外２名 第５図 第３図 第６図 第８図 第９図 第１０図
Claims (1)
- （１）第１のアドレス信号により第１の信号線を選択す
る第１のデコーダ回路と、上記第１の信号線と交差する
第２の信号線を第２のアドレス信号により選択する第２
のデコーダ回路と、上記第１の信号線と第２の信号線と
の全ての交点に設けられたゲート回路と、そのゲート回
路からの信号により制御されメモリセルのワード線を駆
動するＣＭＯ５構成のドライバ回路とを備え、上記ゲー
ト回路がドライバ回路の０ＭＯ３の電源電圧に等しいか
殆んど等しい電圧の信号をドライバ回路に供給する回路
であることを特徴とするＣＭＯ８型Ｏ８−ダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027953A JPS58146090A (ja) | 1982-02-22 | 1982-02-22 | Ｃｍｏｓ型デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027953A JPS58146090A (ja) | 1982-02-22 | 1982-02-22 | Ｃｍｏｓ型デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58146090A true JPS58146090A (ja) | 1983-08-31 |
| JPS6260759B2 JPS6260759B2 (ja) | 1987-12-17 |
Family
ID=12235252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57027953A Granted JPS58146090A (ja) | 1982-02-22 | 1982-02-22 | Ｃｍｏｓ型デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58146090A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6146614A (ja) * | 1984-08-13 | 1986-03-06 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61175994A (ja) * | 1985-01-28 | 1986-08-07 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリのデコ−ド・ドライブ回路 |
| JPS62117187A (ja) * | 1985-11-15 | 1987-05-28 | Mitsubishi Electric Corp | ２ポ−ト半導体記憶装置 |
| JPS63285793A (ja) * | 1987-05-18 | 1988-11-22 | Mitsubishi Electric Corp | デコ−ダ回路 |
| JP2010538405A (ja) * | 2007-08-28 | 2010-12-09 | アギア システムズ インコーポレーテッド | 漏洩が低減されたワード・ライン・ドライバ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56148788A (en) * | 1980-04-17 | 1981-11-18 | Toshiba Corp | Semiconductor storage system |
-
1982
- 1982-02-22 JP JP57027953A patent/JPS58146090A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56148788A (en) * | 1980-04-17 | 1981-11-18 | Toshiba Corp | Semiconductor storage system |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6146614A (ja) * | 1984-08-13 | 1986-03-06 | Hitachi Ltd | 半導体集積回路装置 |
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| JP2010538405A (ja) * | 2007-08-28 | 2010-12-09 | アギア システムズ インコーポレーテッド | 漏洩が低減されたワード・ライン・ドライバ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6260759B2 (ja) | 1987-12-17 |
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