JP2010538405A - 漏洩が低減されたワード・ライン・ドライバ回路 - Google Patents
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- 複数のメモリ・セルと、前記メモリ・セルに選択的にアクセスするように前記メモリ・セルに結合された複数のワード・ラインとを含むメモリ・アレイ内で使用するワード・ライン・ドライバ回路であって、
前記ワード・ライン・ドライバ回路で受け取られたアドレス信号の第1の組の関数としてワード・ライン信号を生成するように適合されたドライバと、
前記複数のワード・ラインのそれぞれ1つに接続された複数の出力ノードを有し、かつ前記ドライバの出力端子に接続され前記ワード・ライン信号を受け取るように適合された入力ノードを有するスイッチング回路とを含み、前記スイッチング回路は、メモリ・アクセス中に前記ワード・ライン信号を少なくとも1つの制御信号の関数として前記ワード・ラインのうちの選択されたものまで導くように動作し、さらに、
所与の1対のメモリ・アクセスの間では、前記スイッチング回路の前記出力ノードおよび前記入力ノードが所定の同じ電圧レベルに保持され、それによって前記スイッチング回路内の漏洩電流経路が実質的になくなる、ワード・ライン・ドライバ回路。 - 前記ワード・ライン・ドライバ回路で受け取られたアドレス信号の第2の組の関数として少なくとも1つの制御信号を生成するように動作する制御回路をさらに含む、請求項1に記載のワード・ライン・ドライバ回路。
- 前記制御回路が複数の制御信号を生成するように動作し、前記制御回路は複数の論理AND関数要素を含み、前記AND関数要素のそれぞれが、アドレス信号の前記第2の組の少なくとも部分集合を受け取るように動作し、アドレス信号の前記第2の組の前記部分集合内の少なくとも1つのアドレス信号がそれぞれのAND関数要素のそれぞれに対して一意であり、そして、前記ワード・ラインのうちの対応するものを選択的に活性化するよう、前記AND関数要素のそれぞれが前記複数の制御信号のそれぞれ1つを生成する、請求項2に記載のワード・ライン・ドライバ回路。
- 前記制御回路が複数の制御信号を生成するように動作し、前記制御回路は複数の3入力論理NANDゲートを含み、前記NANDゲートそれぞれの第1の入力端子がアドレス信号の前記第2の組内の前記アドレス信号のうち第1のアドレス信号を受け取り、前記NANDゲートのそれぞれの第2の入力端子がアドレス信号の前記第2の組内の前記アドレス信号のうち第2のアドレス信号を受け取り、前記NANDゲートそれぞれの第3の入力端子がアドレス信号の前記第2の組内の前記アドレス信号のうち一意のアドレス信号を受け取り、そして、前記NANDゲートがその出力端子に前記複数の制御信号のそれぞれ1つを前記NANDゲートへのそれぞれの入力の関数として生成する、請求項2に記載のドライバ回路。
- 前記制御回路が複数の制御信号を生成するように動作し、前記スイッチング回路が複数のスイッチ要素を含み、前記スイッチ要素のそれぞれが、前記ワード・ラインのうちの対応するものに第1のノードで接続されて、前記ワード・ライン信号を第2のノードで受け取り、そして、前記スイッチ要素のそれぞれが前記制御信号のうちの対応するものによって選択的に活性化される、請求項1に記載のワード・ライン・ドライバ回路。
- 前記スイッチ要素の少なくとも1つがトランスミッション・ゲートを含む、請求項5に記載のワード・ライン・ドライバ回路。
- 前記スイッチ要素の少なくとも1つが相補形パス・ゲートを含む、請求項5に記載のワード・ライン・ドライバ回路。
- 前記相補形パス・ゲートが、
前記スイッチング回路の前記入力ノードに接続された第1のソース/ドレインと、前記スイッチング回路の出力ノードのうちの対応するものに接続された第2のソース/ドレインと、前記制御信号のうちの対応するものを受け取るゲートとを含むPMOSデバイス、及び、
前記PMOSデバイスの前記第1のソース/ドレインに接続された第1のソース/ドレインと、前記PMOSデバイスの前記第2のソース/ドレインに接続された第2のソース/ドレインと、前記制御信号のうちの対応するものの論理補数を受け取るゲートとを含むNMOSデバイスを含む、請求項7に記載のワード・ライン・ドライバ回路。 - 前記スイッチング回路がさらに複数のトランジスタ・デバイスを含み、前記トランジスタ・デバイスのそれぞれが、前記ワード・ラインのうちの対応するものに接続され、前記ワード・ラインがアクセスされていないときに前記それぞれのワード・ラインを所定の電圧レベルに選択的に接続するように動作する、請求項1に記載のワード・ライン・ドライバ回路。
- 前記トランジスタ・デバイスの少なくとも1つが、前記ワード・ラインのうちの対応するものに接続された第1のソース/ドレインと、所定の電圧レベルを有する電圧源に接続している第2のソース/ドレインと、複数の制御信号のうちの対応するものを受け取るゲートとを有する、請求項9に記載のワード・ライン・ドライバ回路。
- 前記所定の電圧レベルが実質的に0ボルトに等しい、請求項9に記載のワード・ライン・ドライバ回路。
- 前記ドライバが、
アドレス信号の第1の組を受け取り、デコードされたアドレス信号をその関数として生成するように動作するデコーダ回路と、
前記デコーダ回路に接続された入力端子と、前記デコードされたアドレス信号の関数として前記ワード・ライン信号を生成する出力端子とを有するインバータとを含む、請求項1に記載のワード・ライン・ドライバ回路。 - 前記デコーダ回路が論理AND関数要素を含み、前記AND関数要素が、アドレス信号の前記第1の組の少なくとも一部分を受け取り、前記デコードされたアドレス信号をその関数として、前記ワード・ラインの所与の1つを選択するために生成する、請求項12に記載のワード・ライン・ドライバ回路。
- 前記デコーダ回路が2入力論理NANDゲートを含み、前記NANDゲートの第1の入力端子がアドレス信号の前記第1の組内の前記アドレス信号のうち第1のアドレス信号を受け取り、前記NANDゲートの第2の入力端子がアドレス信号の前記第1の組内の前記アドレス信号のうち第2のアドレス信号を受け取り、そして、前記NANDゲートの出力端子が、アドレス信号の前記第1の組内の前記アドレス信号の第1および第2のアドレス信号の関数として、前記デコードされたアドレス信号を生成する、請求項12に記載のワード・ライン・ドライバ回路。
- アドレス信号の前記第1および第2の組の少なくとも1つの前記信号の少なくとも一部分が前にデコードされたアドレス信号を含む、請求項1に記載のワード・ライン・ドライバ回路。
- アドレス信号の第1の組内の前記アドレス信号の少なくとも1つが、アドレス信号の第2の組内の前記アドレス信号の1つと同じである、請求項1に記載のワード・ライン・ドライバ回路。
- 前記スイッチング回路が、
複数のトランスミッション・ゲートと複数のスイッチデバイスとを含み、前記複数のトランスミッション・ゲートの各々が、その第1のノードで、前記ワード・ラインのうちの対応するものと接続され、そして、前記複数のスイッチングデバイスの各々が、前記トランスミッション・ゲートのうちの対応するものの前記第1のノードに接続され、前記ワード・ラインのうちの対応するものを、そこに接続されたトランスミッション・ゲートがディスエーブルされたときに、所定の電圧レベルに選択的に接続するように動作するものであり、
前記ドライバの前記出力端子が、前記複数のトランスミッション・ゲートのそれぞれの第2のノードに接続され、前記ワード・ラインのうちの選択されたものを前記トランスミッション・ゲートのうちの対応するものを介して活性化するために、アドレス信号の第1の組を受け取るように適合されており、
前記ワード・ライン・ドライバ回路がさらに、複数の制御信号を生成するように動作する制御回路を含み、前記制御信号のそれぞれが前記トランスミッション・ゲートのそれぞれ1つを選択的にイネーブルし、前記制御回路が、アドレス信号の第2の組を受け取り、その関数として前記制御信号を生成するように動作する、請求項1に記載のワード・ライン・ドライバ回路。 - 前記ワード・ライン・ドライバ回路に与えられるアドレス信号の第2の組の関数として前記複数の制御信号を生成するように動作する制御回路をさらに含む、請求項1に記載のワード・ライン・ドライバ回路。
- 請求項1による少なくとも1つのワード・ライン・ドライバ回路を含む集積回路。
- 漏洩電流が低減されたシステムであって、
複数のメモリ・セルと、前記メモリ・セルに選択的にアクセスするように前記メモリ・セルに結合された複数のワード・ラインとを含むメモリ・アレイ、及び、
前記メモリ・アレイに結合された少なくとも1つのワード・ライン・ドライバ回路を含み、前記ワード・ライン・ドライバ回路が、
前記ワード・ライン・ドライバ回路で受け取られたアドレス信号の第1の組の関数としてワード・ライン信号を生成するように適合されたドライバと、
前記複数のワード・ラインのそれぞれ1つに接続された複数の出力ノードを有し、かつ前記ドライバの出力端子に接続され前記ワード・ライン信号を受け取るように適合された入力ノードを有するスイッチング回路とを含み、前記スイッチング回路は、メモリ・アクセス中に前記ワード・ライン信号を少なくとも1つの制御信号の関数として、前記ワード・ラインのうちの選択されたものに導くように動作し、そして、
所与の1対のメモリ・アクセスの間では、前記スイッチング回路の前記出力ノードおよび前記入力ノードが所定の同じ電圧レベルに保持され、それによって前記スイッチング回路内の漏洩電流経路が実質的になくなる、システム。
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