CN101790761A - 泄漏减少的字线驱动器电路 - Google Patents

Abstract

一种在存储器阵列中使用的字线驱动器电路，该存储器阵列包括多个存储器单元和与存储器单元耦合的用于选择性访问存储器单元的多个字线，该字线驱动器电路包括：适合于根据由字线驱动器电路接收到的第一组地址信号产生字线信号的驱动器。该电路还包括具有多个输出节点和一个输入节点的切换电路，所述多个输出节点连接到多个字线中相应的字线，所述输入节点连接到驱动器的输出并适合于接收所述字线信号。所述切换电路用于在存储器访问期间根据至少一个控制信号将所述字线信号引导到所述字线中选定的一个字线。在特定的一对存储器访问之间，所述切换电路的输出节点和输入节点保持到相同的预定电压电平，从而基本上消除所述切换电路中的漏电流路径。

Description

泄漏减少的字线驱动器电路

技术领域

本发明一般涉及电子电路，并且更具体地，涉及字线驱动器电路。

背景技术

特别是因为存储器装置在移动应用中的使用不断增长，减小存储器装置中的功率消耗变得日益重要。此外，随着半导体装置几何尺寸缩减，这些装置中的漏电流增加，从而使问题加剧。例如，在包括多个位线和字线以选择性地访问其中的一个或多个存储器单元的存储器阵列(例如随机存取存储器(RAM))中，至少部分由于字线列中采用大量的驱动器电路，导致全部漏电流中的大部分由字线列造成。

存储器阵列典型地包括采用解码器和字线驱动器的行解码电路，用于将特定的字线驱动到逻辑高(例如“1”)或逻辑低(例如“0”)电压电平以选择性地启动对与连接到该特定字线的对应行的存储器单元相关联的访问装置的读或写。存储器阵列中的每行存储器单元都需要字线驱动器来驱动该行中全部存储器单元的访问装置。因此，即使对于中等规模的存储器阵列，字线负荷也可能是很大的，从而需要大量的字线驱动器，以实现合理的存储器访问次数。遗憾的是，驱动器中的漏电流一般随着驱动器规模的增大而增加。

用于减小字线驱动器中漏电流的一种传统方法是采用一对堆叠的PMOS装置，该对PMOS装置在这两个装置之间的中间节点处连接到每个字线。具体来说，第一p沟道金属氧化物半导体(PMOS)装置的源极连接到字线驱动器的电压供应端(voltage supply)，第一装置的漏极在中间节点处连接到第二PMOS装置的源极，第二装置的漏极连接到该电路的电压返回端(voltage return)，并且这两个装置的栅极连接到一个或多个控制信号。然而，使用堆叠PMOS装置的方法依赖于阈值下(sub-threshold)漏电流来降低PMOS堆叠的中间节点处的电压。结果，在字线访问后使中间节点等于(equalize to)低电流状态要用相当长的时间。

因此，需要一种能够驱动大负荷而又不受传统字线驱动器表现出的上述一种或多种问题困扰的改进的字线驱动器。

发明内容

本发明在其说明性实施例中通过提供一种具有减小的漏电流而不显著增加电路尺寸的字线驱动器电路来满足上述需要。为了现实这一点，根据本发明的说明性实施例的驱动器电路有利地将多行字线驱动器集合(group)成单个驱动器并且采用切换电路来指示在任意给定时间该组中哪个字线要被驱动。

根据本发明的一个实施例，在包括多个存储器单元和与存储器单元耦合的用于选择性访问存储器单元的多个字线的存储器阵列中使用的字线驱动器电路包括适合于根据由字线驱动器电路接收到的第一组地址信号而产生字线信号的驱动器。该电路还包括具有多个输出节点和一个输入节点的切换电路，所述输出节点连接到多个字线中的相应的字线，所述输入节点连接到驱动器的输出并适合于接收字线信号。该切换电路用于在存储器访问期间根据至少一个控制信号将字线信号引导到选定的一个字线。在特定的一对存储器访问之间，切换电路的输出节点和输入节点保持在相同的预定电压电平，从而基本消除切换电路中的漏电流路径。

根据本发明的其它实施例，所述切换电路可以包括多个传输门和多个开关装置，每个传输门在其第一节点处连接到对应的一个字线。每个开关装置可以连接到对应的一个传输门的第一节点并且用于在与其连接的传输门被停用时选择性地将对应的一个字线连接到预定电压电平。该驱动器的输出可以连接到所述多个传输门中的每一个的第二节点并且适合于接收第一组地址信号，以经由对应的一个传输门激活选定的一个字线。该字线驱动器电路可以进一步包括控制电路，该控制电路用于产生多个控制信号，每个控制信号选择性地启动相应的一个传输门。该控制电路用于接收第二组地址信号并根据其产生控制信号。

根据本发明的另一个实施例，一种具有减小的漏电流的系统包括存储器阵列，该存储器阵列包括多个存储器单元和与存储器单元耦合的用于选择性访问存储器单元的多个字线。该系统还包括与该存储器阵列耦合的至少一个字线驱动器电路。该字线驱动器电路包括适合于根据由字线驱动器电路接收到的第一组地址信号产生字线信号的驱动器。该电路还包括具有多个输出节点和一个输入节点的切换电路，所述输出节点连接到多个字线中的相应的字线，所述输入节点连接到该驱动器的输出并适合于接收字线信号。该切换电路用于在存储器访问期间根据至少一个控制信号将字线信号引导到选定的一个字线。在特定的一对存储器访问之间，切换电路的输出节点和输入节点保持在相同的预定电压电平，从而基本消除切换电路中的漏电流路径。

本发明的这些和其它目的、特征和优点将从下面结合附图阅读的对本发明的说明性实施例的详细描述中变得明显。

附图说明

图1是示出可被修改为实现本发明的技术的说明性字线驱动器电路的至少一部分的示意图。

图2是示出根据本发明的一个实施例形成的示范性字线驱动器电路的至少一部分的示意图。

图3是示出根据本发明的另一个实施例形成的包括嵌入式存储器和字线驱动器电路的系统的框图。

具体实施方式

下面将在说明性字线驱动器电路的背景下描述本发明，该字线驱动器电路例如用在包括多个存储器单元和耦合到存储器单元的用于选择性访问存储器单元的多个字线的存储器阵列中。然而，应该理解，本发明不局限于这些或任何其它具体电路配置。相反，本发明更一般地适用于在半导体存储器设计中减小字线驱动器漏电流而不显著影响性能和面积的技术。

尽管在此描述的本发明的实现方式可以使用可利用互补金属氧化物半导体(CMOS)制造工艺形成的PMOS和n沟道金属氧化物半导体(NMOS)晶体管装置来实现，但是应该认识到，本发明不局限于这种晶体管装置和/或这种制造工艺，并且本领域的技术人员将理解，可以类似地采用其它适当的装置，例如双极结型晶体管(BJT)等，和/或制造工艺(例如，双极BiCMOS等)。另外，尽管本发明的优选实施例典型地是在硅晶片中制造的，但是作为选择，本发明的实施例也可以在包括其它材料的晶片中制造，所述材料包括但不限于砷化镓(GaAs)、磷化铟(InP)等。

图1是示出可被修改为实现本发明的技术的说明性字线驱动器电路100的至少一部分的示意图。驱动器电路100包括多个3输入NAND(与非)门ND0[0]、ND0[1]、ND0[2]和ND0[3]。对NAND门的输入典型地来自预先解码的地址信号，该地址信号纵向穿过字线驱动器列。更具体来说，NAND门ND0[0]、ND0[1]、ND0[2]和ND0[3]的第一输入优选地分别接收对应的地址信号WDECA[0]、WDECA[1]、WDECA[2]和WDECA[3]，每个NAND门的第二输入接收地址信号WDECB，每个NAND门的第三输入接收地址信号WDECC。可以从两个预先解码的字地址位产生地址信号WDECA[3:0]。在存储器访问期间，只有一个WDECA信号变高。WDECB和WDECC信号组优选地也是预先解码的字地址位，全部的各种组合构成字线解码。

NAND门ND0[0]、ND0[1]、ND0[2]和ND0[3]中的每一个的输出分别驱动对应的反相器I0[0]、I0[1]、I0[2]和I0[3]的输入或者可选择的驱动器。反相器I0[0]、I0[1]、I0[2]和I0[3]中的每一个的输出又分别驱动对应的字线WL[0]、WL[1]、WL[2]和WL[3]。如本领域的技术人员所知，反相器I0[0]、I0[1]、I0[2]和I0[3]可以用传统方式实现，包括在电路100的电压供应端(例如，VDD)和电压返回端(例如，地)之间串联连接在一起的PMOS装置和NMOS装置。由于即使对于中等规模的存储器阵列来说，字线WL[0]、WL[1]、WL[2]和WL[3]中的每一个也典型地呈现相当大的电容负荷，所以需要反相器I0[0]、I0[1]、I0[2]和I0[3]很大，以具有足够的驱动能力，从而实现现代存储器系统要求的合理的存储器访问次数。因此，在其中的PMOS装置截止但仍然对总漏电流有贡献的情况下，驱动器电路100中最显著的漏电流是主要由反相器I0[0]、I0[1]、I0[2]和I0[3]产生的。

如上所述，减小字线驱动器电路中漏电流的一个方法是采用一对堆叠的PMOS装置，该对PMOS装置在这两个装置之间的中间节点处连接到每个字线。然而使用堆叠PMOS装置的方法依赖于阈值下漏电流来降低PMOS堆叠的中间节点处的电压。结果，在字线访问后使中间节点等于低电流状态要用相当长的时间。此外，除了阈值下电流以外，在访问之间中间节点实质上是浮动的，并且因此不能被认为处于可靠的电压电平，或者随电压供应端的跳跃和噪声而变化。至少由于这些原因，该堆叠PMOS装置方法不合需要。

图2是示出根据本发明的一个实施例形成的示范性字线驱动器电路200的至少一部分的示意图。驱动器电路200首先通过减小该电路中单独驱动器的数量来有利地减小漏电流。为了实现这一点，示范性驱动器电路200有利地将优选连续的多行字线驱动器集合成单个驱动器，并采用多个互补传输门或者可供选择的切换配置来指示在任意给定时间该组中哪个字线要被驱动。在存储器访问之间，或者当特定的字线被停用时，与该停用字线相对应的互补传输门的两侧都保持在预定电压，其可以是零伏特(例如，地)。结果，该传输门基本上没有贡献漏电流。尽管示范性驱动器电路200示出四个字线驱动器结合起来并由单个驱动器控制，但是应该理解，本发明不局限于可集合的任意特定数量的驱动器。相反，本发明的说明性实施例可容易地按比例变化，因此可以集合更少数量的字线驱动器(例如，2)或更多数量的字线驱动器(例如，8、16、32等)来实现不同量的漏电流减少。

更具体来说，字线驱动器电路200包括切换电路201和连接到该切换电路的驱动器202。例如可以使用所示出的反相器I1来实现驱动器202，但也可以考虑可供选择的驱动器配置。另外，尽管被示为反相驱动器，但是也可以类似地采用非反相驱动器。驱动器202优选地在其输入(例如，节点N1)处接收基于提供给字线驱动器电路200的第一组地址信号WDECB和WDECC的解码后的地址信号，并在驱动器的输出(例如，节点N2)处产生基于第一组地址信号的字线信号。解码后的地址信号优选地由解码器产生，该解码器可以包括2输入NAND门ND1或者可供选择的解码配置。提供给解码器NANDND1的信号WDECB和WDECC优选是提供给字线驱动器电路200的预先解码的字地址位，所有的各种组合构成字线解码。

应该理解，在该示范性字线驱动器电路200中，由驱动器202集合四个字线驱动器，因此只需要两个地址信号来解码要被驱动的四个字线。将需要额外的地址信号来解码多于四个的字线。例如，如果由单个驱动器驱动八个字线，则将需要三个地址信号并且可以使用3输入NAND来代替NANDND1，这对本领域的技术人员来说是显而易见的。本发明类似地考虑了可供选择的解码配置。

切换电路201包括连接到驱动器202的输出节点N2的输入节点和多个输出节点N7、N8、N9和N10，每个输出节点分别连接到字线WL[0]、WL[1]、WL[2]和WL[3]中对应的一个以被驱动。在此可以将字线WL[3]、WL[2]、WL[1]和WL[0]总称为WL[3:0]。为了指示在任意给定的时间哪个字线被驱动，切换电路201优选地包括多个传输门204、205、206和207。传输门204、205、206和207中的每一个的第一节点在节点N2处连接到驱动器202的输出。传输门204、205、206和207中的每一个的第二节点分别在节点N10、N9、N8和N7处连接到字线WL[3]、WL[2]、WL[1]和WL[0]中对应的一个。传输门204、205、206和207中的每一个由提供给它的对应控制信号激活。控制信号可以由字线驱动器电路200在内部产生(如本文中下面描述的)，或者在外部将它们提供给字线驱动器电路。在特定的存储器访问期间，切换电路201优选用于将从驱动器202接收到的字线信号经由对应的激活的传输门204、205、206、207分别引导到字线WL[3:0]中选定的一个。

传输门204、205、206、207中的每一个优选包括并联连接在一起的一对互补金属氧化物半导体(MOS)装置。更具体来说，传输门207包括第一PMOS装置P0[0]和第一NMOS装置N0[0]，第一PMOS装置P0[0]具有在节点N2处连接到驱动器202的输出的源极(S)、连接到对应的字线WL[0]的漏极(D)和用于接收控制信号中的第一个的栅极(G)，第一NMOS装置N0[0]具有连接到装置P0[0]的源极的源极、连接到P0[0]的漏极的漏极和用于接收提供给P0[0]的栅极的第一控制信号的逻辑补(logical complement)的栅极。同样，传输门206包括第二PMOS装置P0[1]和NMOS装置N0[1]，第二PMOS装置P0[1]具有在节点N2处连接到驱动器202的输出的源极、连接到对应的字线WL[1]的漏极和用于接收控制信号中的第二个的栅极，NMOS装置N0[1]具有连接到P0[1]的源极的源极、连接到P0[1]的漏极的漏极和用于接收提供给P0[1]的栅极的第二控制信号的逻辑补的栅极。传输门205包括第三PMOS装置P0[2]和NMOS装置N0[2]，第三PMOS装置P0[2]具有在节点N2处连接到驱动器202的输出的源极、连接到对应的字线WL[2]的漏极和用于接收控制信号中的第三个的栅极，NMOS装置N0[2]具有连接到P0[2]的源极的源极、连接到P0[2]的漏极的漏极和用于接收提供给P0[2]的栅极的第三控制信号的逻辑补的栅极。传输门204包括第四PMOS装置P0[3]和NMOS装置N0[3]，第四PMOS装置P0[3]具有在节点N2处连接到驱动器202的输出的源极、连接到对应的字线WL[3]的漏极和用于接收控制信号中的第四个的栅极，NMOS装置N0[3]具有连接到P0[3]的源极的源极、连接到P0[3]的漏极的漏极和用于接收提供给P0[3]的栅极的第四控制信号的逻辑补的栅极。例如可以分别通过反相器I0[0]、I0[1]、I0[2]和I0[3]产生第一、第二、第三和第四控制信号的逻辑补，或者可以与控制信号一起在外部将它们提供给切换电路201。

应该认识到，因为MOS装置在本质上是对称的，并且因此是双向的，所以MOS装置中源极和漏极排列的指定实质上是任意的。因此，源极和漏极在此可分别被通称为第一和第二源极/漏极，其中在这种背景下的“源极/漏极”表示源极或漏极。

切换电路201可以进一步包括多个NMOS下拉装置N1[3]、N1[2]、N1[1]和N1[0]，在此可以将它们称为装置N1[3:0]，分别用于将字线WL[3:0]设置为预定电压电平，该预定电压电平可以是零伏特(例如，地)。装置N1[3:0]优选由与用于激活传输门204至207的控制信号相同的控制信号激活。具体来说，装置N1[3]的漏极连接到字线WL[3]，N1[3]的源极连接到地或者可供选择的电压源，N1[3]的栅极连接到传输门204中的装置P0[3]的栅极并且适合于接收第四控制信号。装置N1[2]的漏极连接到字线WL[2]，N1[2]的源极连接到地或者可供选择的电压源，N1[2]的栅极连接到传输门205中的装置P0[2]的栅极并且适合于接收第三控制信号。装置N1[1]的漏极连接到字线WL[1]，N1[1]的源极连接到地或者可供选择的电压源，N1[1]的栅极连接到传输门206中的装置P0[1]的栅极并且适合于接收第二控制信号。装置N1[0]的漏极连接到字线WL[0]，N1[0]的源极连接到地或者可供选择的电压源，N1[0]的栅极连接到传输门207中的装置P0[0]的栅极并且适合于接收第一控制信号。在可供选择的实施例中，根据在节点N1处对驱动器202的输入和在节点N3、N4、N5和N6处对切换电路201的控制输入之间的相对定时，在存储器访问之后该驱动器也可被用于将字线返回到地电势而不使用下拉装置N1[3:0]。

如上所述，切换电路201用于在特定存储器访问期间选择性地控制将哪个字线经由传输门中对应的一个连接到驱动器202。在存储器访问期间，只有一个字线优选连接到驱动器202，因此不通过其对应的传输门访问的字线实质上是浮动的。为了防止由于字线处于不确定的电压电平而导致的可能发生的问题，装置N1[3:0]是活动的(active)，从而在连接到相应的装置N1[3:0]的对应传输门被停用时，将相应的字线设置为预定电压电平(例如，零伏特)，这是存储器访问之间的情况。在存储器访问之间，传输门204、205、206和207中的每一个的两侧都被设置为相同的电压电平。结果，切换电路201中漏电流路径被消除，从而切换电路基本上不消耗漏电流。

字线驱动器电路200中驱动多个传输门204、205、206、207的单个驱动器202仍然是漏电流的主要来源。然而，由于驱动器的数量至少以被集合在一起字线的数量的因子减少，所以总泄漏基本上也以相同的因子减少。例如，如果像说明性字线驱动器电路200中那样将四个字线集合在一起，由一个驱动器驱动四个传输门，则总漏电流将是使用四个分立的驱动器情况的四分之一，从而实现大约百分之七十五的漏电流减少。由于字线驱动器典型地使用比最小沟道长度长的沟道长度或者使用高阈值注入来减小泄漏，所以在驱动路径中添加可以使用最小沟道长度和最小阈值的系列传输门大大减小了使用该方法对性能的影响。此外，为了补偿添加传输门对性能的一些影响，可以在数量上(in size)增加驱动器202中的反相器I1并且仍然保持其漏电流的总体减小。

用于选择性激活传输门204、205、206和207的控制信号优选地根据提供给字线驱动器电路的第二组地址信号由包括在字线驱动器电路200中的控制电路203产生。第二组地址信号优选地包括第一组地址信号，即，信号WDECB和WDECC以及地址信号WDECA[3]、WDECA[2]、WDECA[1]和WDECA[0]，其中的每一个唯一地与要访问的被选字线相关联。在本发明的可选的实施例中，第一和第二组地址信号可以包括相互独立的信号。在此可以总称为WDECA[3:0]的地址信号WDECA[3]、WDECA[2]、WDECA[1]和WDECA[0]优选由两个预先解码的字地址位产生。在特定的存储器访问期间，与该组结合的字线相关联的信号WDECA[3:0]中只有一个变成活动的(例如，逻辑高；“1”)。在存储器访问之间，信号WDECA[3:0]优选是非活动的(例如，逻辑低；“0”)。

控制电路203包括多个3输入NAND门ND0[3]、ND0[2]、ND0[1]和ND0[0]，在此可以将它们总称为ND0[3:0]，每个NAND门提供逻辑“与”功能。NAND门ND0[3:0]中的每一个的第一输入接收地址信号WDECB，NAND门ND0[3:0]中的每一个的第二输入接收地址信号WDECC，NAND门ND0[3:0]中的每一个的第三输入适合分别接收地址信号WDECA[3:0]中对应的一个。NAND门ND0[3:0]中的每一个用于产生用来选择性激活对应的一个传输门的相应的一个控制信号。具体来说，NAND ND0[0]在节点N3处产生用于激活传输门207的控制信号，NAND ND0[1]在节点N4处产生用于激活传输门206的控制信号，NAND ND0[2]在节点N5处产生用于激活传输门205的控制信号，NAND ND0[3]在节点N6处产生用于激活传输门204的控制信号。应该认识到，当结合较少或较多数量的字线时，可以容易地修改控制电路203来提供控制信号。例如，可以修改控制电路203以通过将所采用的多个地址信号从WDECA[3:0]扩展到WDECA[7:0]来支持八个字线，通过本文中提供的教导，这对于本领域的技术人员很明显。

在不丧失一般性的情况下仅仅通过举例的方式考虑在选择字线WL[2]进行访问时字线驱动器电路200的操作。在存储器访问期间，地址信号WDECA[2]将是逻辑高电平(例如，“1”)，并且地址信号WDECA[0]、WDECA[1]和WDECA[3]中的每一个将是逻辑低电平(例如，“0”)。在WDECA[0]、WDECA[1]和WDECA[3]为低的情况下，NAND门ND0[0]、ND0[1]和ND0[3]的相应的输出将是逻辑高电平(与信号WDECB和WDECC无关)，从而停用对应的传输门207、206和204，并接通下拉装置N1[0]、N1[1]和N1[3]。在装置N1[0]、N1[1]和N1[3]活动的情况下，字线WL[0]、WL[1]和WL[3]将被设置为地(例如，零伏特)。

在存储器访问期间地址信号WDECB和WDECC将是逻辑高电平。结果，驱动器202将在节点N2上产生逻辑高字线信号。然而，由于对应的传输门207、206和204分别被停用，所以该活动的高字线信号不被引导到字线WL[0]、WL[1]和WL[3]。在信号WDECA[2]、WDECB和WDECC都处于逻辑高电平的情况下，NAND ND0[2]将在节点N5处产生逻辑低电平，从而启动对应的传输门205，并关断下拉装置N1[2]。在传输门205被激活的情况下，由驱动器202产生的活动的高字线信号将被引导到字线WL[2]。

在存储器访问之间(例如，存储器访问完成时)，地址信号WDECA[3:0]、WDECB和WDECC将回到逻辑低电平，从而停用所有的传输门204、205、206、207并激活所有下拉装置ND1[3:0]。同样地，驱动器202将在节点N2处产生逻辑低电平字线信号。如上所述，由于在存储器访问之间相应的传输门的两个节点保持到相同的电压电平，所以没有通过切换电路201的漏电流路径，并且唯一的泄漏来源归因于驱动器202。

本发明的技术的至少一部分可以在集成电路中实现。在形成集成电路时，可以在半导体晶片的表面上典型地以重复的图案制造同样的管芯。每个管芯包括本文中描述的装置，并且可以包括其它结构和/或电路。从该晶片切割出单独的管芯，然后将其封装为集成电路。本领域的技术人员知道如何切割晶片和封装管芯以生产集成电路。这样制造的集成电路被认为是本发明的一部分。

图3示出包括根据本发明的另一个实施例形成的至少一个集成电路302的示范性系统300。集成电路302包括嵌入式存储器阵列304和连接到该存储器阵列的字线驱动器电路306。字线驱动器电路306可以包括例如图2中所示的并且在本文中描述的字线驱动器电路200。

根据本发明的集成电路可以在使用嵌入式的或其它方式的存储器的任何应用和/或电子系统中采用。用于实现本发明的技术的适当系统可以包括但不限于个人计算机、通信网络、电子仪器(例如，自动测试设备(ATE))、接口网络等。结合这种集成电路的系统被认为是本发明的一部分。在给出本文中提供的本发明的教导的情况下，本领域的普通技术人员将能够想到本发明的技术的其它实现方式和应用。

尽管在此已经参考附图描述了本发明的说明性实施例，但是应该理解，本发明不局限于这些确定的实施例，并且本领域的技术人员可以在不偏离所附权利要求范围的情况下在其中进行各种其它变化和修改。

Claims (20)

1.一种在存储器阵列中使用的字线驱动器电路，所述存储器阵列包括多个存储器单元和与所述多个存储器单元耦合的用于选择性访问所述多个存储器单元的多个字线，所述字线驱动器电路包括：

驱动器，其适合于根据由所述字线驱动器电路接收到的第一组地址信号产生字线信号；以及

具有多个输出节点和一个输入节点的切换电路，所述多个输出节点连接到所述多个字线中相应的字线，所述输入节点连接到所述驱动器的输出并适合于接收所述字线信号，所述切换电路用于在存储器访问期间根据至少一个控制信号将所述字线信号引导到所述字线中选定的一个字线；

其中在特定的一对存储器访问之间，所述切换电路的输出节点和输入节点保持在相同的预定电压电平，从而基本上消除所述切换电路中的漏电流路径。

2.根据权利要求1所述的字线驱动器电路，还包括控制电路，该控制电路用于根据由所述字线驱动器电路接收到的第二组地址信号产生至少一个控制信号。

3.根据权利要求2所述的字线驱动器电路，其中所述控制电路用于产生多个控制信号，所述控制电路包括多个逻辑“与”功能元件，每个“与”功能元件用于接收所述第二组地址信号中的至少一个子组，所述第二组地址信号的该子组中的至少一个地址信号相对于各“与”功能元件中的每一个是特有的，所述“与”功能元件中的每一个产生多个控制信号中相应的一个，从而选择性地激活所述字线中对应的一个。

4.根据权利要求2所述的字线驱动器电路，其中所述控制电路用于产生多个控制信号，所述控制电路包括多个三输入逻辑NAND门，所述NAND门中的每一个的第一输入接收第二组地址信号中的第一个地址信号，所述NAND门中的每一个的第二输入接收所述第二组地址信号中第二个地址信号，并且所述NAND门中的每一个的第三输入接收所述第二组地址信号中特有的一个地址信号，所述NAND门在其输出处根据对所述NAND门的相应输入产生所述多个控制信号中相应的控制信号。

5.根据权利要求1所述的字线驱动器电路，其中所述控制电路用于产生多个控制信号，其中所述切换电路包括多个开关元件，所述多个开关元件中的每一个在第一节点处连接到所述字线中对应的一个并且在第二节点处接收所述字线信号，所述多个开关元件中的每一个由所述控制信号中对应的一个选择性地激活。

6.根据权利要求5所述的字线驱动器电路，其中所述多个开关元件中的至少一个包括传输门。

7.根据权利要求5所述的字线驱动器电路，其中所述多个开关元件中的至少一个包括互补传输门。

8.根据权利要求7所述的字线驱动器电路，其中所述互补传输门包括：

PMOS装置，其包括连接到所述切换电路的输入节点的第一源极/漏极、连接到所述切换电路的输出节点中对应的一个的第二源极/漏极以及用于接收所述控制信号中对应的一个的栅极；以及

NMOS装置，其包括连接到所述PMOS装置的第一源极/漏极的第一源极/漏极、连接到所述PMOS装置的第二源极/漏极的第二源极/漏极以及用于接收所述控制信号中对应的一个的逻辑补的栅极。

9.根据权利要求1所述的字线驱动器电路，其中所述切换电路还包括多个晶体管装置，每个晶体管装置连接到所述字线中对应的一个并且用于当所述字线没有被访问时将相应的字线选择性地连接到预定的电压电平。

10.根据权利要求9所述的字线驱动器电路，其中所述多个晶体管装置中的至少一个是NMOS装置，该NMOS装置具有连接到所述字线中对应的一个的第一源极/漏极、连接到具有预定电压电平的电压源的第二源极/漏极以及用于接收多个控制信号中对应的一个的栅极。

11.根据权利要求9所述的字线驱动器电路，其中所述预定电压电平基本等于零伏特。

12.根据权利要求1所述的字线驱动器电路，其中所述驱动器包括：

解码器电路，其用于接收所述第一组地址信号并根据其产生解码后的地址信号；以及

反相器，其具有连接到所述解码器电路的输入和用于根据所述解码后的地址信号产生所述字线信号的输出。

13.根据权利要求12所述的字线驱动器电路，其中所述解码器电路包括逻辑“与”功能元件，所述“与”功能元件接收所述第一组地址信号中的至少一部分，并且根据其产生解码后的地址信号用于选择特定的一个字线。

14.根据权利要求12所述的字线驱动器电路，其中所述解码器电路包括二输入逻辑NAND门，所述NAND门的第一输入接收所述第一组地址信号中的第一个地址信号，所述NAND门的第二输入接收所述第一组地址信号中的第二个地址信号，所述NAND门的输出根据所述第一组地址信号中的第一个和第二个地址信号产生所述解码后的地址信号。

15.根据权利要求1所述的字线驱动器电路，其中所述第一和第二组地址信号中至少一组的至少一部分信号包括预先解码的地址信号。

16.根据权利要求1所述的字线驱动器电路，其中所述第一组地址信号中的至少一个地址信号与所述第二组地址信号中的一个地址信号相同。

17.根据权利要求1所述的字线驱动器电路，其中：

所述切换电路包括：多个传输门和多个开关装置，每个传输门在其第一节点处连接到所述字线中对应的一个，每个所述开关装置连接到所述传输门中对应的一个的第一节点并且用于在与其连接的传输门被停用时将所述字线中对应的一个选择性地连接到预定电压电平；

所述驱动器的输出连接到所述多个传输门中的每一个的第二节点并且适合于接收所述第一组地址信号，用于经由所述传输门中对应的一个激活所述字线中选定的一个；

所述字线驱动器电路还包括用于产生多个控制信号的控制电路，每个控制信号选择性地启动所述传输门中相应的一个，所述控制电路用于接收第二组地址信号并根据其产生所述控制信号。

18.根据权利要求1所述的字线驱动器电路，还包括控制电路，该控制电路用于根据提供给所述字线驱动器电路的第二组地址信号产生所述多个控制信号。

19.一种集成电路，其包括至少一个根据权利要求1所述的字线驱动器电路。

20.一种具有减小的漏电流的系统，包括：

存储器阵列，该存储器阵列包括多个存储器单元和与所述多个存储器单元耦合的用于选择性访问所述多个存储器单元的多个字线；以及

与所述存储器阵列耦合的至少一个字线驱动器电路，所述字线驱动器电路包括：

驱动器，其适合于根据由所述字线驱动器电路接收到的第一组地址信号产生字线信号；以及

具有多个输出节点和一个输入节点的切换电路，所述输出节点连接到所述多个字线中对应的字线，所述输入节点连接到所述驱动器的输出并适合于接收所述字线信号，所述切换电路用于在存储器访问期间根据至少一个控制信号将所述字线信号引导到所述字线中选定的一个字线；

其中在特定的一对存储器访问之间，所述切换电路的输出节点和输入节点保持在相同的预定电压电平，从而基本上消除所述切换电路中的漏电流路径。

Images