JP4709525B2 - 不揮発性半導体記憶装置 - Google Patents

Description

この発明は、不揮発性半導体記憶装置に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。

従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。

近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献参照、以下２Ｔｒフラッシュメモリと呼ぶ）。２Ｔｒフラッシュメモリのメモリセルは、２つのＭＯＳトランジスタを備えている。一方のＭＯＳトランジスタは不揮発性記憶部として機能する。そして、コントロールゲートとフローティングゲートとを備え、ビット線に接続されている。他方のＭＯＳトランジスタはソース線に接続され、メモリセルの選択用として用いられる。

しかしながら、上記従来の２Ｔｒフラッシュメモリは正電圧と共に負電圧を用いて動作する。従って、ロウデコーダの動作速度が遅くなり、またそのＬＳＩに対するロウデコーダの占有面積が大きくなるという問題があった。
Wei-Hua Liu 著、"A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application"、Non-Volatile Semiconductor Memory Workshop 4.1、1997年

この発明は、ロウデコーダの性能を向上出来る不揮発性半導体記憶装置を提供する。

この発明の一態様に係る不揮発性半導体記憶装置は、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタのソースに接続された第２ＭＯＳトランジスタとを含む複数のメモリセルが配置されたメモリセルアレイと、前記第１ＭＯＳトランジスタの前記制御ゲートに接続されたワード線と、前記ワード線を選択するロウデコーダとを具備し、前記ロウデコーダは、前記メモリセルアレイのロウ方向を示すｎビット（ｎは自然数）のロウアドレス信号のうちのｍビット（ｍは自然数で、ｍ＜ｎ）をデコードする第１アドレスデコード回路と、前記ロウアドレス信号のうちの（ｎ−ｍ）ビットをデコードする第２アドレスデコード回路と、第１ウェル領域上に形成され、前記第２アドレスデコード回路によって選択された際には前記第１アドレスデコード回路の出力を前記ワード線に与え、非選択とされた際には前記第１ウェル領域の電位を前記ワード線に与える転送ゲートとを備え、前記第１アドレスデコード回路の出力は、データの書き込み時には正電位とされ、データの消去時には負電位とされ、前記第１ウェル領域の電位は、前記第１アドレスデコード回路の出力を転送するためにゼロ及び負電位の間で切り替え可能である。

本発明によれば、ロウデコーダの性能を向上出来る不揮発性半導体記憶装置を提供出来る。

以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

この発明の第１の実施形態に係る不揮発性半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るシステムＬＳＩのブロック図である。

図示するように、システムＬＳＩ１は、ＣＰＵ２及び２Ｔｒフラッシュメモリ３を備えている。ＣＰＵ２は、フラッシュメモリ３との間でデータの授受を行う。フラッシュメモリ３は、メモリセルアレイ１０、書き込み用デコーダ２０、セレクトゲートデコーダ３０、カラムデコーダ４０、書き込み回路５０、カラムセレクタ６０、読み出し回路７０、スイッチ群８０、入力バッファ１８０、出力バッファ９０、ソース線ドライバ１００、アドレスバッファ１１０、ライトステートマシーン１２０、及び電圧発生回路１３０を備えている。ＬＳＩ１には、外部から電圧Ｖcc１（１．２５〜１．６５Ｖ）が与えられており、Ｖcc１は電圧発生回路１３０に与えられる。

メモリセルアレイ１０は、マトリクス状に配置された複数個のメモリセルを有している。メモリセルアレイ１０の構成について、図２を用いて説明する。図２はメモリセルアレイ１０の一部領域の回路図である。

図示するように、メモリセルアレイ１０は、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルブロックＢＬＫ、並びにメモリセルブロックＢＬＫ毎に設けられた書き込み用カラムセレクタＷＣＳ、読み出し用カラムセレクタＲＣＳ、及び書き込み禁止用カラムセレクタＩＣＳを有している。

各々のメモリセルブロックＢＬＫは、複数のメモリセルＭＣを含んでいる。メモリセルＭＣは、２Ｔｒフラッシュメモリのメモリセルである。すなわち、メモリセルＭＣの各々は、メモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。そして、メモリセルトランジスタＭＴのソースは、選択トランジスタＳＴのドレインに接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。また、列方向で隣接するメモリセルＭＣ同士は、メモリセルトランジスタＭＴのドレイン領域、または選択トランジスタＳＴのソース領域を共有している。各々のメモリセルブロックＢＬＫには、メモリセルＭＣが（４×４）個、含まれている。なお、列方向に配置されたメモリセルＭＣの数は、図２では４個であるが、この数は一例に過ぎず、例えば８個や１６個等でも良く、限定されるものではない。４列に並ぶメモリセルＭＣのメモリセルトランジスタＭＴのドレイン領域は、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれ接続されている。ローカルビット線ＬＢＬ０〜ＬＢＬ３の一端は書き込み用カラムセレクタＷＣＳに接続され、他端は読み出し用カラムセレクタＲＣＳに接続されている。

また、メモリセルアレイ１０内において、同一行のメモリセルトランジスタＭＴの制御ゲートが、それぞれワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続されている。また同一行の選択トランジスタＳＴのゲートは、それぞれセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに共通接続されている。前述のローカルビット線ＬＢＬ０〜ＬＢＬ３は各々のメモリセルブロックＢＬＫ内においてメモリセルトランジスタを共通接続するのに対して、ワード線ＷＬ及びセレクトゲート線ＳＧは、同一行にあるメモリセルトランジスタ及び選択トランジスタをメモリセルブロック間においても共通接続する。ワード線ＷＬ０〜ＷＬ（４ｍ−１）は書き込み用デコーダ２０に接続され、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）はセレクトゲートデコーダ３０に接続されている。また、選択トランジスタＳＴのソース領域は、複数のメモリセルブロックＢＬＫ間で共通接続され、ソース線ドライバ１００に接続されている。

次に書き込み用カラムセレクタＷＣＳの構成について説明する。書き込み用カラムセレクタＷＣＳの各々は、４つのＭＯＳトランジスタ１１〜１４を備えている。ＭＯＳトランジスタ１１〜１４の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１１と１２の電流経路の他端が共通接続され、ＭＯＳトランジスタ１３と１４の電流経路の他端が共通接続されている。このＭＯＳトランジスタ１１と１２の共通接続ノードをノードＮ１０、ＭＯＳトランジスタ１３と１４の共通接続ノードをＮ１１と以下では呼ぶこととする。ＭＯＳトランジスタ１１〜１４のゲートは、書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）のいずれかに接続されている。なお、同一行にある書き込み用カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ１１、１３は、同一の書き込み用カラム選択線ＷＣＳＬ（ｉ−１）（ｉ：１、３、５、…）に接続され、同一行にある書き込み用カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ１２、１４は、同一の書き込み用カラム選択線ＷＣＳＬｉに接続される。書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）は、書き込み時において、カラムデコーダ４０によって選択される。

書き込み用カラムセレクタＷＣＳ内のノードＮ１０、Ｎ１１は、それぞれ書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに接続されている。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のそれぞれは、同一列にある書き込み用カラムセレクタＷＣＳのノードＮ１０同士、またはノードＮ１１同士を共通接続する。そして、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）は、書き込み回路５０に接続されている。

次に読み出し用カラムセレクタＲＣＳの構成について説明する。読み出し用カラムセレクタＲＣＳの各々は、４つのＭＯＳトランジスタ１５〜１８を備えている。ＭＯＳトランジスタ１５〜１８の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の他端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１５〜１８の電流経路の他端は、互いに共通接続されている。ＭＯＳトランジスタ１５〜１８の共通接続ノードをノードＮ２０と以下では呼ぶこととする。ＭＯＳトランジスタ１５〜１８のゲートは、それぞれ異なる読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）に接続されている。なお、同一行にある読み出し用カラムセレクタＲＣＳに含まれるＭＯＳトランジスタ１５〜１８のそれぞれは、同一の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）に接続されている。読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）は、読み出し時において、カラムデコーダ４０によって選択される。

読み出し用カラムセレクタＲＣＳ内のノードＮ２０は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに接続されている。読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のそれぞれは、同一列にある読み出し用カラムセレクタＲＣＳ内のノードＮ２０同士を共通接続する。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）は、読み出し回路６０に接続されている。

次に書き込み禁止用カラムセレクタＩＣＳの構成について説明する。書き込み禁止用セレクタＩＣＳの各々は、４つのＭＯＳトランジスタ４１〜４４を備えている。ＭＯＳトランジスタ４１〜４４の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ４１〜４４の電流経路の他端には書き込み禁止電圧ＶＰＩが共通に印加される。書き込み禁止電圧ＶＰＩは電圧発生回路１３０によって生成される。ＭＯＳトランジスタ４１〜４４のゲートは、書き込み禁止用カラム選択線ＩＣＳＬ０〜ＩＣＳＬ（２ｍ−１）のいずれかに接続されている。なお、同一行にある書き込み禁止用カラムセレクタＩＣＳに含まれるＭＯＳトランジスタ４１、４３は、同一の書き込み用カラム選択線ＩＣＳＬ（ｉ−１）（ｉ：１、３、５、…）に接続され、同一行にある書き込み禁止用カラムセレクタＩＣＳに含まれるＭＯＳトランジスタ４２、４４は、同一の書き込み用カラム選択線ＷＣＳＬｉに接続される。書き込み禁止用カラム選択線ＩＣＳＬ０〜ＩＣＳＬ（２ｍ−１）は、書き込み時において、カラムデコーダ４０によって選択される。

本実施形態に係るメモリセルアレイ１０の構成は、次のようにも説明できる。すなわち、メモリセルアレイ１０内には、複数のメモリセルＭＣがマトリクス状に配置されている。同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線に共通接続され、同一行にあるメモリセルの選択トランジスタのゲートは、セレクトゲート線に接続されている。そして、同一列にある４つのメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに共通接続されている。すなわち、メモリセルアレイ１０内の複数のメモリセルＭＣは、一列に並んだ４つのメモリセルＭＣ毎に、異なるローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに接続されている。そして、同一列にあるローカルビット線ＬＢＬ０及び同一列にあるローカルビット線ＬＢＬ１の一端は、それぞれＭＯＳトランジスタ１１、１２を介して、同一の書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続されている。また、同一列にあるローカルビット線ＬＢＬ２及び同一列にあるローカルビット線ＬＢＬ３の一端は、それぞれＭＯＳトランジスタ１３、１４を介して、同一の書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続されている。そして、同一列にあるローカルビット線ＬＢＬ０〜ＬＢＬ３の他端は、ＭＯＳトランジスタ１５〜１８を介して、同一の読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに共通接続されている。更に、ローカルビット線ＬＢＬ０〜ＬＢＬ３の各々は、ＭＯＳトランジスタ４１〜４４を介して書き込み禁止電圧ノードに接続される。そして、メモリセルＭＣの選択トランジスタＳＴのソースは共通接続され、ソース線ドライバに接続されている。上記構成のメモリセルアレイにおいて、同一のローカルビット線に接続された４つのメモリセルＭＣが４列集まって、１つのメモリセルブロックＢＬＫが構成されている。同一列のメモリセルブロックは、共通の書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。他方、互いに異なる列にあるメモリセルブロックＢＬＫは、それぞれ異なる書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。なお、メモリセルブロック内のメモリセル数、読み出し用グローバルビット線ＲＧＢＬ、及び書き込み用グローバルビット線ＷＧＢＬの本数は、本例に限ったものではない。

図１に戻って説明を続ける。書き込み回路５０は、書き込みデータをラッチすると共に、書き込み用グローバルビット線ＷＧＢＬをリセットする。

入力バッファ１８０は、ＣＰＵ２から与えられる書き込みデータを保持する。

スイッチ群８０は、入力バッファ９０で保持された書き込みデータを書き込み回路５０に転送する。

書き込み回路５０、スイッチ群８０、及び入力バッファ１８０の構成について図３を用いて説明する。図３は、書き込み回路５０、スイッチ群８０、及び入力バッファ１８０の回路図である。

まず書き込み回路５０について説明する。書き込み回路５０はラッチ回路群５１及びリセット回路５２を備えている。ラッチ回路群５１は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）毎に設けられたラッチ回路５３を備えている。ラッチ回路５３の各々は、２つのインバータ５４、５５を備えている。インバータ５４の入力端は、インバータ５５の出力端に接続され、インバータ５４の出力端は、インバータ５５の入力端に接続されている。そして、インバータ５４の入力端とインバータ５５の出力端との接続ノードがラッチ回路５３の出力ノードとなり、対応する書き込み用グローバルビット線に接続されている。インバータ５４、５５はそれぞれ、電流経路が直列接続されたｎチャネルＭＯＳトランジスタ５６及びｐチャネルＭＯＳトランジスタ５７を備えている。ｎチャネルＭＯＳトランジスタ５６のソースはＶＢＬＰＷノードに接続され、ｐチャネルＭＯＳトランジスタ５７のソースは書き込み禁止電圧ノードＶＰＩに接続されている。ｎチャネルＭＯＳトランジスタ５６のゲートとｐチャネルＭＯＳトランジスタ５７のゲートとは共通接続されている。そして、インバータ５５のｐチャネルＭＯＳトランジスタ５７のドレインとｎチャネルＭＯＳトランジスタ５６のドレインとの接続ノードが、インバータ５４のｐチャネルＭＯＳトランジスタ５７のゲートとｎチャネルＭＯＳトランジスタ５６のゲートとの接続ノードに接続され、更に書き込み用グローバルビット線に接続されている。また、インバータ５４のｐチャネルＭＯＳトランジスタ５７のドレインとｎチャネルＭＯＳトランジスタ５６のドレインとの接続ノードが、インバータ５５のｐチャネルＭＯＳトランジスタ５７のゲートとｎチャネルＭＯＳトランジスタ５６のゲートとの接続ノードに接続され、この接続ノードがラッチ回路５３の入力ノードとなる。

リセット回路５２は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）毎に設けられたｎチャネルＭＯＳトランジスタ５８を備えている。各ｎチャネルＭＯＳトランジスタ５８のドレインは対応する書き込み用グローバルビット線に接続され、ソースはＶＢＬＰＷノードに共通接続され、ゲートはＷＧＢＬＲＳＴノードに共通接続されている。

スイッチ群８０は、ラッチ回路５３毎に設けられたｎチャネルＭＯＳトランジスタ８１、及びｎチャネルＭＯＳトランジスタ８２を備えている。ＭＯＳトランジスタ８１の電流経路の一端は、対応するラッチ回路５３の入力ノードに接続されている。そして、隣接するラッチ回路にそれぞれ接続された２つのＭＯＳトランジスタ８１の電流経路の他端は共通接続されている。すなわち、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１にそれぞれ対応するラッチ回路５３に接続されたＭＯＳトランジスタ８１同士が、その電流経路の他端を共通としている。書き込み用グローバルビット線ＷＧＢＬ２、ＷＧＢＬ３にそれぞれ対応するラッチ回路５３に接続されたＭＯＳトランジスタ８１同士もまた同じである。そして、書き込み用グローバルビット線ＷＧＢＬ（ｉ−１）（ｉ＝１、３、５、…）に対応するラッチ回路５３に接続されたＭＯＳトランジスタ８１のゲートは、ＷＤＨ０ノードに共通接続され、書き込み用グローバルビット線ＷＧＢＬｉに対応するラッチ回路５３に接続されたＭＯＳトランジスタ８１のゲートはＷＤＨ１ノードに共通接続されている。そして、互いに共通接続されたＭＯＳトランジスタ８１の電流経路の他端は、ＭＯＳトランジスタ８２の電流経路の一端に接続されている。ＭＯＳトランジスタ８２のゲートには、一括して正電圧Ｖcc２（≒３Ｖ）が印加される。正電圧Ｖcc２は、例えば電圧発生回路１２０によって生成される。なお以下では、ＭＯＳトランジスタ８１とラッチ回路５３の入力ノードとの接続ノードを、それぞれノードＡ０〜Ａ（２ｎ−１）と呼ぶことにする。

次に入力バッファ１８０について説明する。入力バッファ１８０は、スイッチ群８０内のＭＯＳトランジスタ８２毎に設けられたインバータ１８１を備えている。インバータ１８１の入力ノードには、ＣＰＵ２から与えられる書き込みデータが入力され、出力ノードはＭＯＳトランジスタ８２の電流経路の他端に接続されている。インバータ１８１は、その高電圧側電源電位をＶcc２、低電圧電源電位を０Ｖとして動作する。以下では、インバータ１８１の出力ノードとＭＯＳトランジスタ８２との接続ノードをそれぞれノードＴＯＷＤＩ０〜ＴＯＷＤＩ（（２ｎ−１）／２）と呼ぶことにする。

再び図１に戻ってＬＳＩ１の説明を続ける。
カラムデコーダ４０は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。このカラムアドレスデコード信号に基づいて、カラム選択線ＷＣＳＬ、ＲＣＳＬ、ＩＣＳＬの選択動作が行われる。

カラムセレクタ６０は、読み出し時において、上記カラムアドレスデコード信号に基づいて、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかを選択する。

読み出し回路７０は、読み出し時において読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）をプリチャージする。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬｎに読み出したデータを増幅する。増幅された読み出しデータは出力バッファ９０を介してフラッシュメモリ３の外部へ送り出される。

カラムセレクタ６０及び読み出し回路７０の構成について、図４を用いて説明する。図４はカラムセレクタ６０及び読み出し回路７０の回路図である。

カラムセレクタ６０は、複数の読み出し用グローバルビット線毎に設けられた選択ユニット６１を備えている。図４の例では５本の読み出し用グローバルビット線（ＲＧＢＬ０〜ＲＧＢＬ４、ＲＧＢＬ５〜ＲＧＢＬ９、ＲＧＢＬ１０〜ＲＧＢＬ１４、…）毎に１つの選択ユニット６１が設けられているが、この数に限定されるものではない。以下図４の場合を例に説明する。読み出しユニット６１のそれぞれは、５本の読み出し用グローバルビット線毎にそれぞれ設けられたＭＯＳトランジスタ６２〜６６を備えている。ＭＯＳトランジスタ６２〜６６の電流経路の一端は５本の読み出し用グローバルビット線のそれぞれに接続され、他端は共通接続されている。ＭＯＳトランジスタ６２〜６６のゲートは複数の選択ユニット６１間で、それぞれカラム選択線ＣＳＬ０〜ＣＳＬ４に接続されている。カラム選択線ＣＳＬ０〜ＣＳＬ４はカラムデコーダ４０に接続されている。

次に読み出し回路７０の構成について説明する。読み出し回路７０は、カラムセレクタ６０内の選択ユニット６１毎に設けられた読み出しユニット７１を備えている。読み出しユニット７１はそれぞれ、カラムセレクタ６０内のＭＯＳトランジスタ６２〜６６の電流経路の他端の共通接続ノードに接続されている。それぞれの読み出しユニット７１は、プリチャージ回路７２及びセンスアンプ７３を備えている。

プリチャージ回路７２は、読み出し時において、カラムセレクタ６０の選択ユニット６１で選択された読み出し用グローバルビット線をプリチャージする。プリチャージ回路７２は、ｐチャネルＭＯＳトランジスタ７４及びｎチャネルＭＯＳトランジスタ７５を備えている。ｐチャネルＭＯＳトランジスタ７４は、ソースが電源電圧ＶＤＤ（例えば１．３Ｖ）に接続され、ゲートにプリチャージ信号／ＰＲＥが入力される。ｎチャネルＭＯＳトランジスタ７５は、ドレインがＭＯＳトランジスタ７４のドレインに接続され、ゲートにバイアス信号ＢＩＡＳが入力される。

センスアンプ７３は、読み出し時において、カラムセレクタ６０の選択ユニット６１で選択された読み出し用グローバルビット線に読み出した読み出しデータを増幅する。センスアンプ７３は、インバータ７６及びフリップフロップ７７を備えている。インバータ７６の入力ノードはＭＯＳトランジスタ７５のソースに接続され、出力ノードがフリップフロップ７７の入力ノードに接続されている。そして、フリップフロップ７７の出力ノードから、増幅された読み出しデータが出力される。

すなわち、読み出し時において、カラムセレクタ６０によって５本のうち１本の割合で選択された読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）が、それぞれプリチャージ回路７２及びセンスアンプ７３に接続される。そして、ｊ個（ｊは自然数）のセンスアンプ７３からそれぞれ読み出しデータＳＡＯ０〜ＳＡＯ（ｊ−１）が順次出力バッファへ送られる。

再び図１に戻って説明を続ける。
ソース線ドライバ１００は、ソース線ＳＬに電圧を供給する。

アドレスバッファ１１０は、ＣＰＵ２から与えられるアドレス信号を保持する。そして、カラムアドレス信号ＣＡをカラムデコーダ４０に供給し、ロウアドレス信号ＲＡを書き込み用デコーダ２０、セレクトゲートデコーダ３０、及び書き込み回路５０に供給する。

ライトステートマシーン１２０は、ＣＰＵ２から与えられる命令信号に基づいて、フラッシュメモリ３に含まれる各回路の動作を制御し、データの書き込み、消去、読み出しのタイミング制御を行い、また各動作について決められた所定のアルゴリズムを実行する。

電圧発生回路１３０は、外部から入力される電圧Ｖcc１（約１．２５〜１．６５Ｖ）に基づいて、複数の内部電圧を生成する。電圧発生回路は、負のチャージポンプ回路及び正のチャージポンプ回路を備えている。そして、負電圧ＶＢＢ１（＝−６Ｖ）並びに正電圧ＶＰＰ１（＝１０Ｖ）、Ｖcc２（＝３Ｖ）を生成する。

書き込み用デコーダ２０は、書き込み時においてワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかを選択し、選択ワード線に正電位ＶＰＰ１（１０Ｖ）を印加すると共に、メモリセルアレイが形成されているウェル領域に負電位ＶＢＢ（−６Ｖ）を印加する。また消去時において、全ワード線に負電位ＶＢＢ１を印加すると共に、ウェル領域に正電位ＶＰＰ１を印加する。

セレクトゲートデコーダ３０は、読み出し時においてセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択し、選択セレクトゲート線に正電位Ｖcc２を印加する。

上記書き込み用デコーダ２０及びセレクトゲートデコーダ３０の構成について、図５を用いて説明する。まず書き込み用デコーダ２０の構成について説明する。書き込み用デコーダ２０は、ロウアドレスデコード回路２１を備えている。ロウアドレスデコード回路２１は、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。このロウアドレスデコード信号が、ワード線ＷＬ０〜ＷＬ（４ｍ−１）に与えられる。ロウアドレスデコード回路２１は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）毎に設けられたＮＡＮＤ回路２２及びインバータ２３を有している。ＮＡＮＤ回路２２及びインバータ２３は、正電源電圧ノードが電源電圧ノードＶＣＧＮＷに接続され、負電源電圧ノードが電源電圧ノードＶＣＧＰＷに接続されている。ＮＡＮＤ回路２２は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。電源電圧ノードＶＣＧＮＷ、ＶＣＧＰＷには、電圧発生回路１３０の発生する正電圧ＶＰＰ、Ｖcc２、負電圧ＶＢＢ１、またはＶcc１、０Ｖが与えられる。そして、インバータ２４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。なお、書き込み時にはＶＣＧＮＷ＝ＶＰＰ１、ＶＣＧＰＷ＝０Ｖとされ、消去時にはＶＣＧＮＷ＝Ｖcc１、ＶＣＧＰＷ＝ＶＢＢ１とされる。

次にセレクトゲートデコーダ３０の構成について説明する。セレクトゲートデコーダ３０は、ロウアドレスデコード回路３１、及びスイッチ素子群３２を備えている。ロウアドレスデコード回路３１は、電源電圧Ｖcc２で動作し、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。ロウアドレスデコード回路３１は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられたＮＡＮＤ回路３３及びインバータ３４を有している。ＮＡＮＤ回路３３は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ３４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。

スイッチ素子群３２は、ｎチャネルＭＯＳトランジスタ３５、３６を有している。ｎチャネルＭＯＳトランジスタ３５、３６は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。そして、インバータ３４の出力が、ｎチャネルＭＯＳトランジスタ３５の電流経路を介して、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に与えられる。なお、ｎチャネルＭＯＳトランジスタ３５のゲートには、制御信号ＺＩＳＯＧが入力される。そして、制御信号ＺＩＳＯＧによって、書き込み動作及び消去動作時には、ＭＯＳトランジスタ３５はオフ状態とされ、読み出し動作時にはオン状態とされる。制御信号ＺＩＳＯＧはレベルシフト回路３７によってレベルシフトされ、読み出し時にはＺＩＳＯＧ＝ＶＤＤＳとなる。正電圧ＶＤＤＳは電圧発生回路１３０により与えられる電圧であり、ロウアドレスデコード回路３１の“Ｈ”レベル出力をＶcc２、ＭＯＳトランジスタ３５の閾値電圧をＶthとすると、ＶＤＤＳ＞（Ｖcc２＋Ｖth）である。

ｎチャネルＭＯＳトランジスタ３６は、その電流経路の一端がセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に接続され、他端はＶＳＧＰＷノードに接続され、ゲートには制御信号ＷＳＧが入力される。そして、制御信号ＷＳＧによって、ＭＯＳトランジスタ３６は、書き込み時にオン状態とされ、読み出し時及び消去時にはオフ状態とされる。書き込み時にはＶＳＧＰＷ＝ＶＢＢ１とされ、消去及び読み出し時にはＶＳＧＰＷ＝０Ｖとされる。

次に、上記構成の２Ｔｒフラッシュメモリの、書き込み用デコーダ、セレクトゲートデコーダ、及びメモリセルアレイのウェル分離の様子について図６を用いて説明する。図６は２Ｔｒフラッシュメモリの平面図である。

図示するように、ｐ型半導体基板２００の表面領域内には、互いに離隔されたｎ型ウェル領域２０１、４００、４０１が形成されている。これらのｎ型ウェル領域２０１、４００、４０１の外周には、ｐ^＋型拡散層４１４が形成されている。ｐ^＋型拡散層４１４は、ｐ型半導体基板２００に対して電圧ＶＳＳ（例えば０Ｖ）を与えるためのコンタクト層である。ｎ型ウェル領域２０１の表面領域内には、互いに離隔されたｐ型ウェル領域２０２、４０２、４０４が形成されている。ｐ型ウェル領域２０２、４０２、４０４はそれぞれ、メモリセルＭＣ、ＭＯＳトランジスタ３５、３６を形成するためのものである。ｐ型ウェル領域２０２、４０２、４０４の外周には、ｎ^＋型拡散層４０９が形成されている。ｎ^＋型拡散層４０９は、ｎ型ウェル領域２０１に対して電圧ＶＮＷを印加するためのコンタクト層である。ｐ型ウェル領域２０２の内周には、ｐ型ウェル領域２０２に対して電圧ＶＰＷを印加するためのコンタクト層となるｐ^＋型拡散層４０６が形成されている。ｐ型ウェル領域４０２の内周には、ｐ型ウェル領域４０２に対して電圧ＶＳＧＰＷを印加するためのコンタクト層となるｐ^＋型拡散層４０７が形成されている。ｐ型ウェル領域４０４の内周には、ｐ型ウェル領域４０４に対して電圧ＶＳＧＰＷを印加するためのコンタクト層となるｐ^＋型拡散層４０８が形成されている。

ｎ型ウェル領域４０１は、ロウアドレスデコード回路３１を形成するためのものである。ｎ型ウェル領域４０１の内周には、ｎ型ウェル領域４０１に電圧ＶＳＳを印加するためのコンタクト層として機能するｎ^＋型拡散層４１３が形成されている。またｎ型ウェル領域４０１の表面領域内にはｐ型ウェル領域４０５が形成されている。ｐ型ウェル領域４０５の内周には、ｐ型ウェル領域４０５に電圧Ｖcc２を印加するためのコンタクト層として機能するｐ^＋型拡散層４１２が形成されている。

ｎ型ウェル領域４００は、ロウアドレスデコード回路２１を形成するためのものである。ｎ型ウェル領域４００の内周には、ｎ型ウェル領域４００に電圧ＶＣＧＮＷを印加するためのコンタクト層として機能するｎ^＋型拡散層４１１が形成されている。またｎ型ウェル領域４００の表面領域内にはｐ型ウェル領域４０３が形成されている。ｐ型ウェル領域４０３の内周には、ｐ型ウェル領域４０３に電圧ＶＣＧＰＷを印加するためのコンタクト層として機能するｐ^＋型拡散層４１０が形成されている。

ｐ型ウェル領域４０４内には素子領域ＡＡが形成され、この素子領域ＡＡ内に分離用ＭＯＳトランジスタ３６が形成されている。またｐ型ウェル領域４０２内には素子領域ＡＡが形成され、この素子領域ＡＡ内に分離用ＭＯＳトランジスタ３５が形成されている。また、ｎ型ウェル領域４００及びｐ型ウェル領域４０３内に形成された素子領域ＡＡ内に、ロウアドレスデコード回路２１を形成するためのＭＯＳトランジスタが形成されている。更に、ｎ型ウェル領域４０１及びｐ型ウェル領域４０５内に形成された素子領域ＡＡ内に、ロウアドレスデコード回路３１を形成するためのＭＯＳトランジスタが形成されている。ｐ型ウェル領域２０２内には、メモリセルが形成されている。

ｐ型ウェル領域２０２上に形成されたワード線ＷＬは、１層目の金属配線層４２２によって、ロウアドレスデコード回路２１内のＭＯＳトランジスタの電流経路の一端に接続される。ロウアドレスデコード回路２１内のＭＯＳトランジスタの電流経路の他端は、１層目の金属配線層４２３、４２５によって、拡散層４１０、４１１に接続されている。またゲート４１９、４２０は、１層目の金属配線層４２４によって、ロウアドレス信号ＲＡを伝達する２層目の金属配線層４３５に接続されている。

ｐ型ウェル領域２０２上に形成されたセレクトゲート線ＳＧの一端は、１層目の金属配線層４２６及び２層目の金属配線層４２７を介して３層目の金属配線層４２８に接続されている。金属配線層４２８は、２層目の金属配線層４２９及び１層目の金属配線層４３０を介して、分離用ＭＯＳトランジスタ３６の電流経路の一端に接続されている。分離用ＭＯＳトランジスタ３６の電流経路の他端は、１層目の金属配線層４３１によって拡散層４０８に接続されている。また分離用ＭＯＳトランジスタ３６のゲート４１６は、ゲート４１６と同じレベルにある配線層４３２及び１層目の金属配線層３１３を介して、信号ＷＳＧを伝達する２層目の金属配線層４３４に接続されている。

セレクトゲート線ＳＧの他端は、１層目の金属配線層４３６によって、分離用ＭＯＳトランジスタ３５の電流経路の一端に接続されている。分離用ＭＯＳトランジスタ３５のゲート４１５は、ゲート４１５と同一レベルにある配線層４４０及び１層目の金属配線層４４１を介して、信号ＺＩＳＯＧを伝達する２層目の金属配線層４４２に接続されている。

分離用ＭＯＳトランジスタ３５の電流経路の他端は、１層目の金属配線層４３７によって、ロウアドレスデコード回路３１内のＭＯＳトランジスタの電流経路の一端に接続されている。該ＭＯＳトランジスタの電流経路の他端は、それぞれ１層目の金属配線層４１７、４３８を介して拡散層４１３、４１２に接続されている。該ＭＯＳトランジスタのゲート４３９、４１８は、１層目の金属配線層４３９を介して、ロウアドレス信号ＲＡを伝達する２層目の金属配線層４４３に接続されている。

上記構成において、ロウアドレスデコード回路３１内のＭＯＳトランジスタは、Ｖcc２を電源電圧として用いる低電圧ＭＯＳトランジスタである。他方、ＭＯＳトランジスタ３５、３６及びロウアドレスデコード回路２１内のＭＯＳトランジスタは、ＶＢＢ１やＶＰＰを電源電圧として用いる高電圧ＭＯＳトランジスタである。そして低電圧ＭＯＳトランジスタは、高電圧ＭＯＳトランジスタとウェル分離されている。すなわち、高電圧ＭＯＳトランジスタである分離用トランジスタ３５、３６は、ｎ型ウェル領域４０１とは離隔され、メモリセルと同一のｎ型ウェル領域２０１内に形成されている。

なお、ｐ型ウェル領域２０２と４０４とを分離しているのは、消去時において両者を異なる電圧にするためであり、同一電圧とすることが出来れば、両者は同一ウェルであっても良い。また、分離用トランジスタ３５、３６を共にｎチャネルＭＯＳトランジスタで形成していること、及びｎ型ウェル領域２０１をｐ型ウェル領域２０２、４０２、４０４で共通にしていることにより、ウェル分離に必要な領域を削減出来、フラッシュメモリの面積を削減できる。

次に、上記構成のフラッシュメモリの備えるメモリセルアレイ１０の断面構造について、図７を用いて説明する。図７はメモリセルアレイ１０のビット線方向に沿った断面図である。

図示するように、ｐ型半導体基板２００の表面領域内にｎ型ウェル領域２０１が形成され、ｎ型ウェル領域２０１の表面領域内にｐ型ウェル領域２０２が形成されている。ｐ型ウェル領域２０２中には素子分離領域ＳＴＩが形成され、素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、素子領域ＡＡとなっている。ｐ型ウェル領域２０２の素子領域ＡＡ上には、ゲート絶縁膜２０４が形成され、ゲート絶縁膜２０４上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極は、ゲート絶縁膜２０４上に形成された多結晶シリコン層２１０、多結晶シリコン層２１０上に形成されたゲート間絶縁膜２２０、及びゲート間絶縁膜２２０上に形成された多結晶シリコン層２３０を有している。ゲート間絶縁膜２２０は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。

メモリセルトランジスタＭＴにおいては、多結晶シリコン層２１０は隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。他方、多結晶シリコン層２３０は、隣接する素子領域ＡＡ間で共通接続され、コントロールゲート（ワード線ＷＬ）として機能する。

選択トランジスタＳＴにおいては、多結晶シリコン層２１０は、隣接する素子領域ＡＡ間で共通接続されている。多結晶シリコン層２３０も、隣接する素子領域ＡＡ間で共通接続される。そして、多結晶シリコン層２１０、２３０が、セレクトゲート線ＳＧとして機能する。但し、実質的にセレクトゲート線として機能するのは、多結晶シリコン層２１０のみである。

そして隣接するゲート電極間に位置するｐ型ウェル領域２０２表面内には、不純物拡散層２０３が形成されている。不純物拡散層２０３は、隣接するトランジスタ同士で共用されている。前述の通り、メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣは、互いに選択トランジスタＳＴ同士、またはメモリセルトランジスタＭＴ同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層２０３を共有している。従って、隣接する２つのメモリセルＭＣ、ＭＣは、選択トランジスタＳＴ同士が隣り合う場合には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）２０３を中心にして、対称に配置されている。逆に、メモリセルトランジスタＭＴ同士が隣り合う場合には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン領域）２０３を中心にして、対称に配置されている。

そして、ｐ型ウェル領域２０２上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜２５０が形成されている。層間絶縁膜２５０中には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）２０３に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜２５０上には、コンタクトプラグＣＰ１に接続される金属配線層２６０が形成されている。金属配線層２６０は、ソース線ＳＬとして機能する。また、層間絶縁膜２５０中には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン領域）２０３に達するコンタクトプラグＣＰ２が形成されている。また層間絶縁膜２５０上には更に、コンタクトプラグＣＰ２に接続される金属配線層２７０が形成されている。

層間絶縁膜２５０上には、金属配線層２６０、２７０を被覆するようにして、層間絶縁膜２８０が形成されている。そして、層間絶縁膜２８０中には、金属配線層２７０に達するコンタクトプラグＣＰ３が形成されている。そして、層間絶縁膜２８０上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層２９０が形成されている。金属配線層２９０は、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかとして機能する。また層間絶縁膜２８０内には金属配線層２６０に達するコンタクトプラグが形成されており、このコンタクトプラグによって、複数のソース線２６０が、図示せぬ領域で共通接続される。

層間絶縁膜２８０上には、金属配線層２９０を被覆するようにして、層間絶縁膜３００が形成されている。そして、層間絶縁膜３００上には金属配線層３１０が形成されている。金属配線層３１０は、図示せぬシャント領域において選択トランジスタＳＴの多結晶シリコン層２１０と接続されており、セレクトゲート線のシャント配線として機能する。金属配線層３１０の配線間は等間隔とされている。なおシャント領域では、選択トランジスタＳＴの多結晶シリコン層２３０の少なくとも一部が除去されており、この領域に形成されたコンタクトプラグ（図示せず）によって、シャント配線３１０と多結晶シリコン層２１０とが接続される。シャント配線３１０は、多結晶シリコン層２３０と電気的に分離されている。

そして、層間絶縁膜３００上には、金属配線層３１０を被覆するようにして、層間絶縁膜３２０が形成されている。層間絶縁膜３２０上には、書き込み用グローバルビット線及び読み出し用グローバルビット線として機能する金属配線層３３０が形成され、更に層間絶縁膜３４０が形成されている。

図８は、図５に示すメモリセルアレイ１０、セレクトゲートデコーダ３０及び書き込み用デコーダ２０の、一部領域の断面図である。図８では特に、１個のメモリセルＭＣ、インバータ２３、３４、及びＭＯＳトランジスタ３５、３６についてのみ示している。本構成は、上記説明した図６を断面構造として示したものである。

図示するように、半導体基板２００の表面内には、互いに離隔されたｎ型ウェル領域２０１、４００、４０１が形成されている。ｎ型ウェル領域２０１は、メモリセルアレイ１０内のメモリセルＭＣ、及びセレクトゲートデコーダ３０内のＭＯＳトランジスタ３５、３６を形成するためのものである。またｎ型ウェル領域４００はｎ型ウェル領域２０１と分離されており、書き込み用デコーダ２０を形成するために用いられる。更にｎ型ウェル領域４０１は、セレクトゲートデコーダ３０のロウアドレスデコード回路３１を形成するためのものである。

ｎ型ウェル領域４００の表面内には、ｐ型ウェル領域４０３が形成されている。そして、ｎ型ウェル領域４００上及びｐ型ウェル領域４０３上に、それぞれインバータ２３に含まれるｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタが形成されている。ｐ型ウェル領域４０３はＶＣＧＰＷノードに接続され、ｎ型ウェル領域４００はＶＣＧＮＷノードに接続されている。

ｎ型ウェル領域２０１の表面内には、更にｐ型ウェル領域２０２、４０２、４０４が形成されている。そして、ｐ型ウェル領域２０２、４０２、４０４上には、それぞれメモリセルＭＣ、及びセレクトゲートデコーダ３０内のＭＯＳトランジスタ３５、３６が形成されている。なお、メモリセルの選択トランジスタＳＴは、単層ゲートとして図示されているが、メモリセルトランジスタＭＴと同様に積層ゲート構造であっても良い。そして、ｎ型ウェル領域２０１は電源電位ノードＶＮＷに接続され、ｐ型ウェル領域２０２はＶＰＷノードに接続され、ｐ型ウェル領域４０２、４０４はＶＳＧＰＷノードに接続されている。

ｎ型ウェル領域４０１上には、インバータ３４内のｐチャネルＭＯＳトランジスタが形成され、更にｐ型半導体基板２００上には、インバータ３４内のｎチャネルＭＯＳトランジスタが形成されている。そして、半導体基板２００はＧＮＤに接続され、ｎ型ウェル領域４０１には電圧Ｖcc１が与えられる。

次に、上記構成の２Ｔｒフラッシュメモリ３の動作について、図９を用いて以下説明する。図９は、各種信号及び各ノードの電圧のタイミングチャートである。なお以下では、フローティングゲートに電子が注入されておらず閾値電圧が負である状態を“１”データが書き込まれている状態、フローティングゲートに電子が注入され、閾値電圧が正である状態を“０”データが書き込まれている状態と定義する。また説明の簡単化の為に、２本の書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１及び１本の読み出し用グローバルビット線ＲＧＢＬ０を有するメモリセルアレイ１０の場合を例に説明する。

＜初期動作＞
まず、初期動作について図１０を用いて説明する。初期動作とは、データの書き込み、読み出し、及び消去などにあたって、最初に行われる動作のことである。初期動作は、図９において、時刻ｔ０〜ｔ１の期間に行われる。図１０は、初期動作時における、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１に対応した入力バッファ１８０、スイッチ群８０、及び書き込み回路５０の回路図である。

まず初期動作にあたっては、信号ＷＤＨ０、ＷＤＨ１が共に“Ｌ”レベル（０Ｖ）とされる。これによりスイッチ群８０内のＭＯＳトランジスタ８１がオフ状態となり、書き込み回路５０と入力バッファ１８０とは電気的に分離される。また、ラッチ回路５３の高電圧電源電圧として与えられる書き込み禁止電圧ＶＰＩがＶcc２とされ、ＶＢＬＰＷが０Ｖとされる。そして、信号ＷＧＢＬＲＳＴが“Ｈ”レベル（Ｖcc２）とされ、全ての書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１がリセットされる。すなわち、書き込み回路５０内のＭＯＳトランジスタ５８がオン状態とされ、ＶＢＬＰＷノードから０Ｖが書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１に与えられる。この結果、全てのラッチ回路５３の出力ノードは“Ｌ”レベル（０Ｖ）となり、入力ノード（ノードＡ０、Ａ１）は“Ｈ”レベル（Ｖcc２）となる。

以上のように、初期動作において、書き込み用グローバルビット線が０Ｖにされると共に、ノードＡ０、Ａ１にＶcc２が与えられる。

＜データラッチ動作＞
次に、データラッチ動作について図１１及び図１２を用いて説明する。データラッチ動作とは、データの書き込みにあたって、各ラッチ回路５３に対して、書き込みデータを入力する動作のことである。データラッチ動作は、図９において、時刻ｔ１〜ｔ２の間に行われる。図１１、図１２はデータラッチ動作時における、入力バッファ１８０、スイッチ群８０、及び書き込み回路５０の回路図であり、図１１は“０”データが入力された場合、図１２は“１”データが入力された場合について示している。以下では、書き込み用グローバルビット線ＷＧＢＬ０に接続されたメモリセルに“０”データを書き込み（ＷＧＢＬ０が選択状態）、ＷＧＢＬ１に接続されたメモリセルに“１”データを書き込む（ＷＧＢＬ１が非選択状態）場合を例に挙げて説明する。

まず図１１を用いて“０”データが入力された際について説明する。データラッチ動作にあたっては、信号ＷＧＢＬＲＳＴが０Ｖとされ、ＭＯＳトランジスタ５８はオフ状態とされる。これにより、各書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１はＶＢＬＰＷノードと電気的に分離される。更に、書き込み用グローバルビット線ＷＧＢＬ０に対応するラッチ回路５３にデータをラッチさせる為に、信号ＷＤＨ０が“Ｈ”レベル（Ｖcc２）とされ、書き込み用グローバルビット線ＷＧＢＬ０に対応するＭＯＳトランジスタ８１がオン状態となる。他方、書き込み用グローバルビット線ＷＧＢＬ１に対応するＭＯＳトランジスタ８１はオフ状態となる。従って、入力バッファ１８０と、書き込み用グローバルビット線ＷＧＢＬ０に対応するラッチ回路５３とが電気的に接続される。

そして、ＣＰＵ２から入力バッファ９０のインバータに“０”データが入力される。“０”データが入力される際には、インバータ９１の入力ノードに０Ｖが印加される。“０”データはインバータ１８１で反転される。その結果、ＴＯＷＤＩ０ノードの電位はＶcc２となる。すると、ＭＯＳトランジスタ８２のゲートにはＶcc２が印加されているので、ＭＯＳトランジスタ８２はカットオフの状態となる。従って、ラッチ回路５３は時刻ｔ０〜ｔ１で与えられたデータを保持し続ける。すなわち、ノードＡ０はＶcc２のままであり、書き込み用グローバルビット線ＷＧＢＬ０は０Ｖのままである。

次に図１２を用いて“１”データを入力する場合について説明する。“０”データを入力する場合と異なるのは、ＷＤＨ０＝０Ｖ、ＷＤＨ１＝Ｖcc２とされることにより、書き込み用グローバルビット線ＷＧＢＬ１に対応するＭＯＳトランジスタ８１がオン状態とされる点である。

そしてＣＰＵ２から入力バッファ１８０に“１”データが入力される。“１”データが入力される際には、インバータ１８１の入力ノードにＶcc２が印加される。従って、ＴＯＷＤＩ０ノードの電位は０Ｖとなる。このＴＯＷＤＩ０ノードの電位は、ＭＯＳトランジスタ８１の電流経路を介してラッチ回路５３に入力される。その結果、ノードＡ１の電位はＶcc２から０Ｖに反転し、書き込み用グローバルビット線ＷＧＢＬ１の電位は０ＶからＶcc２に反転する。

以上のように、データラッチ動作においては、“１”書き込みを行うメモリセルに対応したラッチ回路内のデータが、初期状態から反転される。すなわち、“０”書き込み（電子を注入）するときには、実質的にはデータは外部から入力されず、“１”書き込み（電子を注入しない＝非選択）するときには、データを外部から取り込む。

＜書き込み動作＞
次に書き込み動作について図１３を用いて説明する。データの書き込みは、同一行にある全てのメモリセルブロックに対して一括して行われる。但し、各メモリセルブロック内において、同時に書き込まれるメモリセルは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに接続されたメモリセルと、ローカルビット線ＬＢＬ２、ＬＢＬ３のいずれかに接続されたメモリセルの２つである。

書き込み動作は、図９において、時刻ｔ２〜ｔ３の期間に行われる。また図１３は、書き込み動作時におけるメモリセルアレイ１０、書き込み回路５０、及びセレクトゲートデコーダ３０の一部の回路図である。図１３において、ワード線ＷＬ０、及びローカルビット線ＬＢＬ０、ＬＢＬ２に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ローカルビット線ＬＢＬ２に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。換言すれば、ローカルビット線ＬＢＬ０に接続されたメモリセルが選択され、ローカルビット線ＬＢＬ２に接続されたメモリセルが非選択とされる。

まず書き込み動作にあたって、信号ＷＧＢＬＲＳＴは依然として０Ｖである。そして、時刻ｔ２において書き込み禁止電圧ＶＰＩがＶcc２から０Ｖに変化し、ＶＢＬＰＷノードの電位が０ＶからＶＢＢ１（−６Ｖ）に変化する。負電位ＶＢＢ１は、ライトステートマシーン１２０の命令によって電圧発生回路１３０が出力する。なお、ＶＰＩの電位は、０Ｖではなく、その他の負電位であっても良い。

すると、ラッチ回路５３内のインバータ５４、５５の低電圧側の電源電圧が０ＶからＶＢＢ１に変化し、高電圧側の電源電圧がＶcc２から０Ｖに変化するから、ノードＡ０、Ａ１の電位はそれぞれ０Ｖ、ＶＢＢ１に変化する。また書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１の電位もそれぞれＶＢＢ１、０Ｖに変化する。

そして、書き込み用デコーダ２０が、ワード線ＷＬ０を選択して、選択ワード線ＷＬ０に正電圧ＶＰＰ１（１０Ｖ）を印加する。また信号ＷＳＧが“Ｈ”レベル（０Ｖ〜Ｖcc２）とされて分離用ＭＯＳトランジスタ２５がオン状態とされることによって、ＶＳＧＰＷノードから、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に負電位ＶＢＢ１（−６Ｖ）が印加される。更に書き込み用デコーダ２０は、メモリセルが形成されている基板（ｐ型ウェル領域２０２）に負電位ＶＢＢ１が印加する。なお、書き込み時においては、信号ＺＩＳＯＧは“Ｌ”レベルとされており、セレクトゲートデコーダ３０のロウアドレスデコード回路３１は、セレクトゲート線から電気的に分離されている。

また、カラムデコーダ４０は、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳに接続された２本の書き込み用カラム選択線のうち、書き込み用カラム選択線ＷＣＳＬ０を選択する。これにより、書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１、１３がオン状態とされる。その結果、書き込み用グローバルビット線ＷＧＢＬ０とローカルビット線ＬＢＬ０とが電気的に接続され、書き込み用グローバルビット線ＷＧＢＬ１とローカルビット線ＬＢＬ２とが電気的に接続される。

またカラムデコーダ４０は、選択ワード線ＷＬ０を含まないメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳに接続された書き込み用カラム選択線を全て非選択とする。そのため、選択ワード線を含まないメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１〜１４はオフ状態とされる。

更にカラムデコーダ４０は、全ての読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）を非選択とする。これにより、全ての読み出し用カラムセレクタＲＣＳ内のＭＯＳトランジスタ１５〜１８はオフ状態とされる。従って、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。

更にカラムデコーダ４０は、非選択とされるローカルビット線ＬＢＬ１、ＬＢＬ３に接続されるＭＯＳトランジスタ４２、４４をオン状態とすべく、書き込み禁止用カラム選択線ＩＣＳＬ１を“Ｈ”レベル（Ｖcc２）とする。選択ローカルビット線ＬＢＬ０、ＬＢＬ２に対応するＭＯＳトランジスタ４１、４３に接続される書き込み禁止用カラム選択線ＩＣＳＬ０は“Ｌ”レベルとされ、ＭＯＳトランジスタ４１、４３はオフ状態である。その結果、非選択ローカルビット線ＬＢＬ１、ＬＢＬ３には書き込み禁止電圧ＶＰＩ＝０Ｖが印加される。

上記の結果、書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１を介して、書き込み用グローバルビット線ＷＧＢＬ０から、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０に、書き込み電圧（ＶＢＢ１）が与えられる。更に、ＭＯＳトランジスタ１３を介して、書き込み用グローバルビット線ＷＧＢＬ１から、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ２に、書き込み禁止電圧ＶＰＩ（０Ｖ）が与えられる。

その結果、書き込み用グローバルビット線ＷＧＢＬ１及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではない（ＶＰＰ１−ＶＰＩ＝１０Ｖ）ため、フローティングゲートに電子は注入されない。すなわち、メモリセルＭＣは負の閾値を維持する。すなわち“１”データが書き込まれる。また、非選択ローカルビット線ＬＢＬ１、ＬＢＬ３及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいても、チャネルにＶＰＩが印加されているため、フローティングゲートに電子は注入されず、メモリセルＭＣは負の閾値を保持する。他方、書き込み用グローバルビット線ＷＧＢＬ０及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分である（ＶＰＰ１−ＶＢＢ１＝１６Ｖ）ため、ＦＮ tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。

以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。

＜消去動作＞
次に消去動作について、図１４を用いて説明する。消去動作は、図１４における時刻ｔ４以降に行われる。図１４は、消去動作時におけるメモリセルアレイ１０の回路図である。データの消去は、ｐ型ウェル領域２０２を共通とする全てのメモリセルＭＣから一括して行われる。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。

消去動作にあたっては、ＭＯＳトランジスタ１１〜１６の全てがオフ状態とされる。従って、全書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１は、ラッチ回路５１及びＶＢＬＰＷノード並びにＶＰＩノードと電気的に分離されて、フローティングの状態となる。

そして書き込み用デコーダ２０は、選択ブロック内における全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）に負電圧ＶＢＢ２を印加する。更に書き込み用デコーダ２０は、メモリセルが形成されている基板（ｐ型ウェル領域２０２）に正電位ＶＰＰ１を印加する。なお、消去時においては、信号ＺＩＳＯＧ、ＷＳＧは“Ｌ”レベルとされており、セレクトゲートデコーダ３０のロウアドレスデコード回路３１は、セレクトゲート線から電気的に分離されている。

その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによって半導体基板に引き抜かれる。これにより、ワード線ＷＬ０〜ＷＬ（４ｍ−１）に接続された全てのメモリセルＭＣのデータが消去され、閾値電圧が負となる。

なお、セレクトゲート線の電位はｐ型ウェル領域２０２とのカップリングによって、約ＶＰＰ１まで上昇する。そのため選択トランジスタＳＴのゲート絶縁膜にはほとんど電圧ストレスがかからない。但し、セレクトゲートデコーダ３０において、ＶＳＧＰＷ＝ＶＰＰ１とし、更にＭＯＳトランジスタ３６をオン状態とすることで、セレクトゲート線にＶＰＰ１を印加しても良い。

以上のようにして、一括してデータが消去される。

＜読み出し動作＞
次に読み出し動作について図１５を用いて説明する。図９においては時刻ｔ３〜ｔ４の期間が読み出し動作を示す。図１５は、２Ｔｒフラッシュメモリ３のメモリセルアレイ１０及び読み出しユニット７１の回路図である。図１５は、ローカルビット線ＬＢＬ０とワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について示している。データは、メモリセルブロックＢＬＫあたり１つのメモリセルＭＣから読み出される。但し１つのメモリセルブロックＢＬＫあたり複数本の読み出し用グローバルビット線が存在する場合には、その数だけデータが読み出される。

図１５に示すように、まずカラムデコーダ４０は、選択セレクトゲート線ＳＧ０を含むメモリセルブロックＢＬＫに対応する読み出し用カラムセレクタＲＣＳに接続された、４本の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３のうち、読み出し用カラム選択線ＲＣＳＬ０を選択する。これにより、選択セレクトゲート線ＳＧ０を含むメモリセルブロックＢＬＫに対応する読み出し用カラムセレクタＲＣＳ内のＭＯＳトランジスタ１５がオン状態とされる。

またカラムデコーダ４０は、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）を非選択とする。これにより、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）内の４つのＭＯＳトランジスタ１１〜１４の全てがオフ状態とされる。従って、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。

また、信号ＷＧＢＬＲＳＴが“Ｈ”レベル（Ｖcc２）とされることにより、書き込み回路５０内のＭＯＳトランジスタ５８がオン状態となる。またＶＢＬＰＷノードには０Ｖが与えられている。従って、読み出し動作時において全ての書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１は０Ｖとされる。

更に、信号ＢＩＡＳが“Ｈ”レベル、／ＰＲＥが“Ｌ”レベルとされ、信号ＩＳＯが“Ｈ”レベルとされる。これによりＭＯＳトランジスタ６２がオン状態とされ、読み出し用グローバルビット線ＲＧＢＬ０がプリチャージ回路７２によってプリチャージされる。

読み出し用グローバルビット線の電位が所定のプリチャージ電位に達した後、信号ＺＩＳＯＧが“Ｈ”レベル（ＶＤＤＳ）とされ、分離用ＭＯＳトランジスタ３５がオン状態とされる。そしてセレクトゲートデコーダ３０はセレクトゲート線ＳＧ０を選択（“Ｈ”レベル：Ｖcc２＝３Ｖ）する。また、書き込み用デコーダ２０は全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）を非選択（０Ｖ）とし、且つｐ型ウェル領域２０２の電位ＶＰＷを０Ｖとする。更に、ソース線ドライバ１００は、ソース線の電位を０Ｖとする。なお、読み出し時においては信号ＷＳＧは“Ｌ”レベルとされ、ＶＳＧＰＷノードとセレクトゲート線とは電気的に分離されている。

すると、セレクトゲート線ＳＧ０に接続された選択トランジスタＳＴがオン状態となり、選択ワード線ＷＬ０及び選択ローカルビット線ＬＢＬ０に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、読み出し用グローバルビット線ＲＧＢＬ０からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。

そして、メモリセルＭＣに電流が流れることによる読み出し用グローバルビット線の電位変化を、センスアンプ７３が増幅する。

以上のようにして、データの読み出し動作が行われる。
上記のように、この発明の第１の実施形態に係るフラッシュメモリによれば、上記（１）乃至（４）の効果を得ることが出来る。
（１）ロウデコーダの性能を向上出来る。
本実施形態に係るフラッシュメモリであると、書き込み及び消去時には正負の高電圧ＶＰＰ１（１０Ｖ）、ＶＢＢ１（−６Ｖ）を用い、読み出し時には比較的低電圧のＶcc１（３Ｖ）を用いている。この場合、ロウデコーダが書き込み及び消去、並びに読み出しの両方に対応するためには、高電圧ＶＰＰ１、ＶＢＢ１に耐えうる高耐圧のＭＯＳトランジスタでロウデコーダを形成する必要がある。しかし、このような高耐圧ＭＯＳトランジスタは、読み出し時に限って見れば無駄に耐圧が高いだけであり、読み出し速度を低下させる原因となる。

この点、本実施形態に係る構成であると、ロウデコーダを書き込み及び消去用のデコーダ２０と、読み出し用のデコーダ３０とに分離している。そして、読み出し用デコーダ３０内に分離用ＭＯＳトランジスタ３５、３６を設けることにより、読み出し時にはセレクトゲート線とロウアドレスデコード回路３１とを接続し、書き込み・消去時にはセレクトゲート線とロウアドレスデコード回路３１とを電気的に分離している。

その結果、低電圧を用いる読み出し系のデコード回路３１を、ＶＰＰ１やＶＢＢ１といった高電圧が印加されることから防止出来る。従って、ロウアドレスデコード回路３１を低耐圧ＭＯＳトランジスタで形成することが出来る。よって、読み出し動作を高速化出来る。また、高耐圧ＭＯＳトランジスタは書き込み系のロウアドレスデコード回路２１と分離用ＭＯＳトランジスタ３５、３６にのみ使用すれば良く、その数を必要最小限にすることが出来る。そのため、ロウデコーダのサイズを小型化出来る。

以上のように、ロウデコーダの動作速度の向上及び小型化を実現出来、ロウデコーダの性能を向上出来る。

また、セレクトゲート線とロウアドレスデコード回路３１との接続を制御する信号ＺＩＳＯＧは、レベルシフト回路３７によって少なくとも（Ｖcc２＋Ｖth）以上とされる。従って、ＭＯＳトランジスタ３５は選択セレクトゲート線に確実にＶcc２を転送することが出来る。従って、読み出し精度の向上を図ることが出来る。

（２）フラッシュメモリの動作速度を向上出来る。
本実施形態に係る構成であると、ビット線がローカルビット線とグローバルビット線（読み出し用グローバルビット線、書き込み用グローバルビット線）とに階層化されている。すなわち、複数のローカルビット線の各々に複数のメモリセルが接続され、複数のグローバルビット線の各々に複数のローカルビット線が接続されている。図２の例であると、１本の書き込み用グローバルビット線ＷＧＢＬに、書き込み用カラムセレクタＷＣＳを介して（４ｎ−１）本のローカルビット線（ＬＢＬ０及びＬＢＬ１、またはＬＢＬ２及びＬＢＬ３）が接続されている。そしてローカルビット線ＬＢＬの各々に、４つのメモリセルが接続されている。また、１本の読み出し用グローバルビット線ＲＧＢＬには、読み出し用カラムセレクタＲＣＳを介して４（ｎ−１）本のローカルビット線（ＬＢＬ０〜ＬＢＬ３）が接続されている。そして、ローカルビット線の各々に、４つのメモリセルが接続されている。

書き込み時においては、選択メモリセルが接続されたローカルビット線ＬＢＬだけが、書き込み用グローバルビット線ＷＧＢＬに接続される。選択メモリセルが接続されないローカルビット線ＬＢＬは、書き込み用カラムセレクタＷＣＳによって書き込み用グローバルビット線ＷＧＢＬから電気的に分離されている。従って、１本の書き込み用グローバルビット線ＷＧＢＬから見えるのは、選択メモリセルを含む１本のローカルビット線だけ、すなわち４つのメモリセルだけである。よって、これらの４個のメモリセルＭＣだけが、書き込み用グローバルビット線ＷＧＢＬに存在する寄生容量の要因となる。選択メモリセルと同一列にあり、且つ異なるローカルビット線ＬＢＬに接続された非選択メモリセルは、書き込み用グローバルビット線の寄生容量の原因とはならない。従って、書き込み用グローバルビット線の寄生容量を大幅に削減することが出来る。読み出し時おいても同様である。

上記のように、書き込み用グローバルビット線及び読み出し用グローバルビット線の寄生容量を削減できる結果、フラッシュメモリの動作速度を向上できる。

（３）読み出し速度を向上できる。
フラッシュメモリにおいては、書き込み時には、ＶＰＰ１、ＶＢＢ１等、比較的高い電圧を取り扱う必要がある。この要求を満たすには、ゲート絶縁膜の厚い、高耐圧のＭＯＳトランジスタを使わなくてはならない。他方、読み出しの際に扱われる電圧は、書き込み時に比べて低い。従って、読み出し動作のことだけを考えれば、ゲート絶縁膜の薄い低耐圧のＭＯＳトランジスタを使用することが望ましく、動作速度の観点からも、低耐圧のＭＯＳトランジスタを用いることが望ましい。

この点、本実施形態に係る構成であると、ローカルビット線が書き込み用グローバルビット線と読み出し用グローバルビット線とに接続されている。そして、メモリセルは、書き込み用グローバルビット線を介して書き込み回路５０に接続され、読み出し用グローバルビット線を介して読み出し回路７０に接続されている。すなわち、書き込み時の信号経路と、読み出し時の信号経路とが異なっている。従って、読み出し時の信号経路においては、読み出し用グローバルビット線とローカルビット線とを接続する読み出し用カラムセレクタＲＣＳ以外の回路を、全てゲート絶縁膜の薄いトランジスタで形成出来る。その結果、読み出し動作速度を向上できる。

（４）書き込み動作の信頼性を向上できる。
上記（２）で説明したように、ビット線が階層化されている。特に書き込み経路について着目すれば、１本の書き込み用グローバルビット線に複数のローカルビット線が接続されている。そして、書き込み時においては、選択メモリセルを含む１本のローカルビット線だけが書き込み用グローバルビット線に電気的に接続され、その他のローカルビット線は書き込み用グローバルビット線から電気的に分離される。従って、選択メモリセルが接続されないローカルビット線には、書き込みデータに応じた電圧は印加されない。従って、これらのローカルビット線に接続されているメモリセルへの誤書き込みの発生を効果的に防止出来、書き込み動作の信頼性を向上できる。

次に、この発明の第２の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、書き込み用デコーダ２０の構成を変形したものである。図１６は、本実施形態に係る書き込み用デコーダ２０の回路図であり、特に１本のワード線に対応する構成について示している。

図示するように、本実施形態は上記第１の実施形態において、ＮＡＮＤゲート２２及びインバータ２３で形成していたものを、デコードセクション１４０及び転送ゲート１５０により形成している。

まずデコードセクション１４０について説明する。デコードセクション１４０は第１デコードセクション１４１及び第２デコードセクション１４２を備えている。第１デコードセクション１４１は、ロウアドレス信号ＲＡの下位ビットＲＡ１ｉをデコードするものであり、ＮＡＮＤゲート１４３及びインバータ１４４を有している。ＮＡＮＤゲート１４３及びインバータ１４４は、それぞれ高電圧電源ノードがＶＣＧＮＷに接続され、低電圧電源ノードがＶＣＧＰＷに接続されている。そして、ＮＡＮＤゲート１４３はロウアドレス信号ＲＡの下位ビットのＮＡＮＤ演算を行い、インバータ１４４はそのＮＡＮＤ演算結果を反転させて、第１ロウアドレスデコード信号ＲＡＤ１として出力する。

デコードセクション１４２は、ロウアドレス信号ＲＡの上位ビットＲＡ２ｉをデコードするものであり、ＮＡＮＤゲート１４５、１４７、及びインバータ１４６を有している。ＮＡＮＤゲート１４５、１４７及びインバータ１４６は、それぞれ高電圧電源ノードがＶＣＧＮＷに接続され、低電圧電源ノードがＶＣＧＰＷに接続されている。そして、ＮＡＮＤゲート１４５はロウアドレス信号ＲＡの上位ビットのＮＡＮＤ演算を行い、インバータ１４６はそのＮＡＮＤ演算結果を反転させて、第２ロウアドレスデコード信号ＲＡＤ２として出力する。またインバータ１４７は、第２ロウアドレスデコード信号ＲＡＤ２を反転させて、第３ロウアドレスデコード信号ＲＡＤ３として出力する。

なお、ロウアドレス信号ＲＡの上位ビットＲＡ２ｉは消去単位となるメモリセルブロックのブロックアドレスを示し、下位ビットＲＡ１ｉはメモリセルブロック内におけるページアドレスを示す。

次に転送ゲート１５０について説明する。転送ゲート１５０は、ｎチャネルＭＯＳトランジスタ１５１、１５３及びｐチャネルＭＯＳトランジスタ１５２を備えている。ｎチャネルＭＯＳトランジスタ１５１及びｐチャネルＭＯＳトランジスタ１５２は、電流経路の一端に第１ロウアドレスデコード信号ＲＡＤ１が入力され、他端がワード線ＷＬに接続され、それぞれのゲートには第２ロウアドレスデコード信号ＲＡＤ２、第３ロウアドレスデコード信号ＲＡＤ３が入力されている。ｎチャネルＭＯＳトランジスタ１５３は、電流経路の一端がＶＣＧＰＷノードに接続され、他端がワード線ＷＬに接続され、ゲートに第３ロウアドレスデコード信号ＲＡＤ３が入力されている。

すなわち、ロウアドレス信号ＲＡの上位ビットＲＡ２ｉに応じて、転送ゲートが制御される。そして、転送ゲートの制御のされ方に応じて、第１デコードセクション１４１で得られた第１ロウアドレスデコード信号ＲＡＤ１またはＶＣＧＰＷノードの電圧が、ワード線ＷＬに与えられる。

ＶＣＧＮＷノード及びＶＣＧＰＷノードの電圧は図１７に示す通りである。すなわち、書き込み時にはＶＣＧＮＷ＝ＶＰＰ１、ＶＣＧＰＷ＝０Ｖ、消去時にはＶＣＧＮＷ＝０Ｖ、ＶＣＧＰＷ＝ＶＢＢ１とされる。なおこの電圧関係は選択メモリセルブロックに関するものであるが、詳細は後述する。

次に、図１６に示す構成を用いた書き込み用デコーダ２０の構成について、図１８を用いて説明する。図１８は、本実施形態に係るフラッシュメモリの備える書き込み用デコーダ２０の回路図である。なお、書き込み用デコーダ２０の構成以外は上記第１の実施形態と同様である。また、ロウアドレス信号ＲＡは（ｉ＋１）ビットの信号であるとする。

図示するように、書き込み用デコーダ２０は、それぞれ２^{（（ｉ＋１）／２）}個の第１、第２デコードセクション１４１、１４２、及び２^{（ｉ＋１）}個の転送ゲート１５０を備えている。そして、２^{（ｉ＋１）}個の転送ゲート１５０の出力が、それぞれワード線ＷＬ０〜ＷＬ２^{（ｉ＋１）}個に与えられる。転送ゲート１５０は、２^{（（ｉ＋１）／２）}個で１つのグループを形成する（これを転送ゲートユニットと呼ぶ）。そしてこの転送ゲートユニットが２^{（（ｉ＋１）／２）}個設けられる。同一の転送ゲートユニット内の転送ゲート１５０には、いずれかの第２デコードセクション１４２から同一の第２、第３ロウアドレスデコード信号ＲＡＤ２、ＲＡＤ３が入力される。更に同一の転送ゲートユニット内の２^{（（ｉ＋１）／２）}個の転送ゲート１５０には、２^{（（ｉ＋１）／２）}個の第１デコードセクション１４１から、それぞれ異なる第１ロウアドレスデコード信号ＲＡＤ１が入力される。

すなわち、２^{（（ｉ＋１）／２）}個の転送ゲートユニットの各々は、２^{（（ｉ＋１）／２）}個の第２デコードセクション１４２のそれぞれが出力する第２、第３ロウアドレスデコード信号ＲＡＤ２、ＲＡＤ３によって制御される。そして各転送ゲートユニット内における２^{（（ｉ＋１）／２）}個の転送ゲート１５０の各々は、２^{（（ｉ＋１）／２）}個の第１デコードセクション１４１のそれぞれが出力する第１ロウアドレスデコード信号ＲＡＤ１を転送する。

従って、同一の転送ゲートユニット内の転送ゲート１５０に接続されるワード線を含むメモリセルをメモリセルブロックＭＢと呼ぶことにすると、同一メモリセルブロックＭＢ内のワード線に対応するロウアドレス信号ＲＡの上位ビットＲＡ２ｉは同じである。すなわち、ロウアドレス信号ＲＡの上位ビットＲＡ２ｉによっていずれかのメモリセルブロックＭＢが選択され、更に下位ビットＲＡ１ｉによって選択メモリセルブロックＭＢ内におけるいずれかのワード線が選択される。

図１９は、本実施形態に係る書き込み用デコーダ２０のウェル分離の様子を示すブロック図である。なお、第１デコードセクション１４１の高電圧電源ノードをＶＣＧＮＷ（１ｉ）、低電圧電源ノードをＶＣＧＰＷ（１ｉ）と呼び、第２デコードセクション１４２の高電圧電源ノードをＶＣＧＮＷ（２ｉ）、低電圧電源ノードをＶＣＧＰＷ（２ｉ）と呼び、転送ゲート１５０の高電圧電源ノードをＶＣＧＮＷ（ＴＧ）と呼び、低電圧電源ノードをＶＣＧＰＷ（ＴＧ）と呼ぶことにする。また、第１デコードセクション１４１の集まりを第１デコードセクション群１４８、第２デコードセクション１４２の集まりを第２デコードセクション群１４９、転送ゲート１５０の集まりを転送ゲート群１５４と呼ぶことにする。

図示するように、第１デコードセクション群１４８、第２デコードセクション群１４９、転送ゲート群１５４、及びメモリセルアレイ１０は、それぞれ異なるウェル領域に形成され、それぞれ独立に電圧が印加されている。第１デコードセクション群１４８は、同一のウェル領域に形成されている。すなわち、第１デコードセクション１４１のそれぞれは、共通のｎ型ウェル領域及びｐ型ウェル領域に形成されており、ＶＣＧＮＷ（１ｉ）及びＶＣＧＰＷ（１ｉ）が一括して与えられる。これは、複数の第１デコードセクション１４１の出力する第１ロウアドレスデコード信号ＲＡＤ１が、複数の転送ゲートユニット間で共通に用いられるからである。

第２デコードセクション群１４９における各第２デコードセクション１４２は、それぞれ異なるｎ型ウェル領域及びｐ型ウェル領域に形成されており、それぞれに独立してＶＣＧＮＷ（２ｉ）及びＶＣＧＰＷ（２ｉ）が与えられる。これは、第２デコードセクション１４２の各々の出力する第２、第３ロウアドレスデコード信号ＲＡＤ２、ＲＡＤ３が、個々の転送ゲートユニットでのみ用いられるからである。

転送ゲート群１５４における各転送ゲート１５０は、それぞれ異なるｎ型ウェル領域及びｐ型ウェル領域に形成され、それぞれに独立してＶＣＧＮＷ（ＴＧ）及びＶＣＧＰＷ（ＴＧ）が印加されても良い。または、同一の第２デコードセクション１４２によって制御されるもの同士が、すなわち転送ゲートユニット単位で、同一のｎ型ウェル領域及びｐ型ウェル領域に形成されても良い。更には、ワード線の消去ブロック単位で、ｎ型ウェル領域及びｐ型ウェル領域を共通にしても良い。転送ゲートユニット単位と消去ブロック単位とは同一であっても良い。

図２０は、書き込み動作時及び消去動作時におけるＶＣＧＮＷ（１ｉ）、ＶＣＧＰＷ（１ｉ）、ＶＣＧＮＷ（２ｉ）、ＶＣＧＰＷ（２ｉ）、ＶＣＧＮＷ（ＴＧ）、ＶＣＧＰＷ（ＴＧ）、及びＶＰＷのタイミングチャートである。

図示するように、書き込み動作時においては、書き込み用デコーダ３０内のｎ型ウェル領域の電位ＶＣＧＮＷ（１ｉ）、ＶＣＧＮＷ（２ｉ）、ＶＣＧＮＷ（ＴＧ）は正電圧ＶＰＰ１とされ、ｐ型ウェル領域の電位ＶＣＧＰＷ（１ｉ）、ＶＣＧＰＷ（２ｉ）、ＶＣＧＰＷ（ＴＧ）は０Ｖとされる。また選択ブロックのＶＰＷは負電位ＶＢＢ１とされ、非選択ブロックのＶＰＷは０Ｖとされる。なおブロックとはｐ型ウェル領域２０２を共通とするメモリセルの集合のことであり、ブロック単位で消去動作が行われる。

消去動作時においては、第１デコードセクション１４１のＶＣＧＮＷ（１ｉ）、ＶＣＧＰＷ（１ｉ）はそれぞれＶcc１、負電位ＶＢＢ１とされる。第２デコードセクション１４２に関しては、ＶＣＧＮＷ（２ｉ）及びＶＣＧＰＷ（２ｉ）はそれぞれＶcc１及びＶＢＢ１とされる。また、転送ゲート群１５４においては、ｎ型ウェル領域のＶＣＧＮＷ（ＴＧ）はＶcc１とされる。また、選択ワード線に接続される転送ゲートを含むｐ型ウェル領域のＶＣＧＰＷ（ＴＧ）はＶＢＢ１とされ、選択ワード線を含まないものに関しては、ＶＣＧＰＷ（ＴＧ）はＶＢＢ１とされる。

次に、上記構成の書き込み用デコーダ２０の書き込み動作時及び消去動作時の様子について説明する。以下では簡単化の為に、ロウアドレス信号ＲＡが４ビット（（ｉ＋１）＝４：（Ｒ３、Ｒ２、Ｒ１、Ｒ０））、すなわちワード線が１６本の場合を仮定する。図２１は、書き込み用デコーダ２０の回路図である。

図示するように、書き込み用デコーダ２０は、２^{（（ｉ＋１）／２）}＝４個の第１デコードセクション１４１−０〜１４１−３、２^{（（ｉ＋１）／２）}＝４個の第２デコードセクション１４２−０〜１４２−３、２^{（ｉ＋１）}＝１６個の転送ゲート１５０−０〜１５０−１５を備えている。

第１デコードセクション１４１−０は、ロウアドレス信号ＲＡの下位２ビットＲＡ１ｉ＝（Ｒ１、Ｒ０）が“００”の際に選択状態となる（ＲＡＤ１＝“Ｈ”）。第１デコードセクション１４１−１は、ロウアドレス信号ＲＡの下位２ビットＲＡ１ｉが“０１”の際に選択状態となる（ＲＡＤ１＝“Ｈ”）。第１デコードセクション１４１−２は、ロウアドレス信号ＲＡの下位２ビットＲＡ１ｉが“１０”の際に選択状態となる（ＲＡＤ１＝“Ｈ”）。第１デコードセクション１４１−３は、ロウアドレス信号ＲＡの下位２ビットＲＡ１ｉが“１１”の際に選択状態となる（ＲＡＤ１＝“Ｈ”）。

第２デコードセクション１４２−０は、ロウアドレス信号ＲＡの上位２ビットＲＡ２ｉ＝（Ｒ３、Ｒ２）が“００”の際に選択状態となる（ＲＡＤ２＝“Ｈ”、ＲＡＤ３＝“Ｌ”）。第２デコードセクション１４２−１は、ロウアドレス信号ＲＡの上位２ビットＲＡ２ｉが“０１”の際に選択状態となる（ＲＡＤ２＝“Ｈ”、ＲＡＤ３＝“Ｌ”）。第２デコードセクション１４２−２は、ロウアドレス信号ＲＡの上位２ビットＲＡ２ｉが“１０”の際に選択状態となる（ＲＡＤ２＝“Ｈ”、ＲＡＤ３＝“Ｌ”）。第２デコードセクション１４２−３は、ロウアドレス信号ＲＡの上位２ビットＲＡ２ｉが“１１”の際に選択状態となる（ＲＡＤ２＝“Ｈ”、ＲＡＤ３＝“Ｌ”）。

転送ゲート１５０−０〜１５０−３は、第２デコードセクション１４２−０により制御される。転送ゲート１５０−４〜１５０−７は、第２デコードセクション１４２−１により制御される。転送ゲート１５０−８〜１５０−１１は、第２デコードセクション１４２−２により制御される。そして、転送ゲート１５０−１２〜１５０−１５は、第２デコードセクション１４２−３により制御される。すなわち、転送ゲート１５０−０〜１５０−３の組、転送ゲート１５０−４〜１５０−７の組、転送ゲート１５０−８〜１５０−１１の組、及び転送ゲート１５０−１２〜１５０−１５の組が、それぞれ一つの転送ゲートユニットとなる。また、転送ゲートユニットに含まれる４つの転送ゲートには、それぞれ第１デコードセクション１４１−０〜１４１−３の出力信号が入力される。従って、転送ゲート１５０−０、１５０−４、１５０−８、１５０−１２には第１デコードセクション１４１−０の出力する第１ロウアドレスデコード信号ＲＡＤ１が入力される。転送ゲート１５０−１、１５０−５、１５０−９、１５０−１３には第１デコードセクション１４１−１の出力する第１ロウアドレスデコード信号ＲＡＤ１が入力される。転送ゲート１５０−２、１５０−６、１５０−１０、１５０−１４には第１デコードセクション１４１−２の出力する第１ロウアドレスデコード信号ＲＡＤ１が入力される。転送ゲート１５０−３、１５０−７、１５０−１１、１５０−１５には第１デコードセクション１４１−３の出力する第１ロウアドレスデコード信号ＲＡＤ１が入力される。

そして、転送ゲート１５０−０〜１５０−１５の出力が、それぞれワード線ＷＬ０〜ＷＬ１５に接続される。従って、ワード線ＷＬ０〜ＷＬ１５のロウアドレスＲＡはそれぞれ“００００”〜“１１１１”である。そしてワード線ＷＬ０〜ＷＬ３の組、ワード線ＷＬ０〜ＷＬ７の組、ワード線ＷＬ８〜ＷＬ１１の組、ワード線ＷＬ１２〜ＷＬ１５の組は、それぞれメモリセルブロックＭＢ０〜ＭＢ３を形成する。各メモリセルブロックＭＢ０〜ＭＢ３のロウアドレス上位ビットＲＡ２ｉは同一であり、それぞれ“００”、“０１”、“１０”、“１１”である。

なお、メモリセルブロックＭＢ０〜ＭＢ３はｐ型ウェル領域２０２を共通としており、メモリセルブロック単位で消去が行われる。また、転送ゲートが形成されるウェル領域は、メモリセルブロック毎に共通にされている。すなわち、転送ゲート１５０−０〜１５０−３、転送ゲート１５０−４〜１５０−７、転送ゲート１５０−８〜１５０−１１、及び転送ゲート１５０−１２〜１５０−１５は互いに異なるｎ型ウェル領域及びｐ型ウェル領域上に形成されている。

＜書き込み動作＞
まず書き込み動作について図２２を用いて説明する。以下では、ワード線ＷＬ０に接続されたメモリセルに書き込みを行う場合を例に挙げて説明する。図２２は書き込み時における書き込み用デコーダ２０の回路図である。

書き込みにあたって、ＶＣＧＮＷ（１ｉ）、全てのＶＣＧＮＷ（２ｉ）、及び全てのＶＣＧＮＷ（ＴＧ）は正電位ＶＰＰ１（１０Ｖ）とされ、ＶＣＧＰＷ（１ｉ）、全てのＶＣＧＰＷ（２ｉ）、及び全てのＶＣＧＰＷ（ＴＧ）は０Ｖとされる。

そしてワード線ＷＬ０を選択するために、書き込み用デコーダ２０にはアドレスバッファから、ワード線ＷＬ０に対応するロウアドレス信号ＲＡ＝“００００”が与えられる。そして、そのロウアドレス信号ＲＡのうちの下位ビットＲＡ１ｉ＝“００”が第１デコードセクション１４１−０〜１４１−３に与えられ、上位ビットＲＡ２ｉ＝“００”が第２デコードセクション１４２−０〜１４２−３に与えられる。

すると、第１デコードセクション１４１−０の出力ＲＡＤ１が“Ｈ”レベル（ＶＣＧＮＷ（１ｉ）＝ＶＰＰ１）となり、その他の第１デコードセクション１４１−１〜１４１−３の出力が“Ｌ”レベル（ＶＣＧＰＷ（１ｉ）＝０Ｖ）となる。
また、第２デコードセクション１４２−０の出力ＲＡＤ２が“Ｈ”レベル（ＶＣＧＮＷ（２ｉ）＝ＶＰＰ１）となり出力ＲＡＤ３が“Ｌ”レベル（ＶＣＧＰＷ（２ｉ）＝０Ｖ）となる。また、その他の第２デコードセクション１４２−１〜１４２−３の出力ＲＡＤ２が“Ｌ”レベル（ＶＣＧＰＷ（２ｉ）＝０Ｖ）となり、出力ＲＡＤ３が“Ｈ”レベル（ＶＣＧＮＷ（２ｉ）＝ＶＰＰ１）となる。

すると、転送ゲート１５０−０においては、ｎチャネルＭＯＳトランジスタ１５１がカットオフとなる。またｎチャネルＭＯＳトランジスタ１５３がオフ状態、ｐチャネルＭＯＳトランジスタ１５２がオン状態となる。従って、第１デコードセクション１４１−０から与えられるＶＰＰ１が、ＭＯＳトランジスタ１５２の電流経路を介してワード線ＷＬ０に与えられる。

転送ゲート１５０−１においては、ｎチャネルＭＯＳトランジスタ１５１がオン状態、ｐチャネルＭＯＳトランジスタ１５２及びｎチャネルＭＯＳトランジスタ１５３がオフ状態となる。従って、第１デコードセクション１４１−１から与えられる０Ｖが、ＭＯＳトランジスタ１５１の電流経路を介してワード線ＷＬ１に与えられる。転送ゲート１５０−２、１５０−３についても同様であり、それぞれ第１デコードセクション１４１−２、１４１−３から与えられる０Ｖを、ＭＯＳトランジスタ１５１の電流経路を介してワード線ＷＬ２、ＷＬ３に与える。

非選択状態とされた第２デコードセクション１４２−１〜１４２−３で制御される転送ゲート１５０−４〜１５０−１５においては、ＭＯＳトランジスタ１５１、１５２がオフ状態、ＭＯＳトランジスタ１５３がオン状態となる。従って、ＶＣＧＰＷ（ＴＧ）ノードの電圧０Ｖが、ＭＯＳトランジスタ１５３の電流経路を介してワード線ＷＬ４〜ＷＬ１５に与えられる。

以上の結果、ワード線ＷＬ０に正電圧ＶＰＰ１が印加され、ワード線ＷＬ１〜ＷＬ１５に０Ｖが印加される。

＜消去動作＞
次に消去動作について図２３を用いて説明する。以下では、ワード線ＷＬ０〜ＷＬ３に接続されたメモリセル、つまりメモリセルブロックＭＢ０に対して消去を行う場合を例に挙げて説明する。図２３は消去時における書き込み用デコーダ２０の回路図である。

まず消去動作にあたって、第１デコードセクション１４１−０〜１４１−３のＶＣＧＮＷ（１ｉ）ノード及びＶＣＧＰＷ（１ｉ）ノードがそれぞれＶcc１、ＶＢＢ１とされる。また、メモリセルブロックＭＢ０に対して消去を行うために、第２デコードセクション１４２−０のＶＣＧＮＷ（２ｉ）ノード及びＶＣＧＰＷ（２ｉ）ノードがそれぞれＶcc１、ＶＢＢ１とされ、転送ゲート１５０−０〜１５０−３のＶＣＧＮＷ（ＴＧ）ノード及びＶＣＧＰＷ（ＴＧ）ノードがそれぞれＶcc１及びＶＢＢ１とされる。また、非選択ブロックＭＢ１〜ＭＢ３に対応する第２デコードセクション１４２−１〜１４２−３のＶＣＧＮＷ（２ｉ）ノード及びＶＣＧＰＷ（２ｉ）ノードはそれぞれＶcc１、０Ｖとされ、転送ゲート１５０−４〜１５０−１５のＶＣＧＮＷ（ＴＧ）ノード及びＶＣＧＰＷ（ＴＧ）ノードがそれぞれＶcc１及び０Ｖとされる。

そして、メモリセルブロックＭＢ０を選択するために、ロウアドレス信号ＲＡの上位ビットＲＡ２ｉが“００”とされる。従って、第２デコードセクション１４２−０の出力ＲＡＤ２が“Ｈ”レベル（ＶＣＧＮＷ（２ｉ）＝Ｖcc１）となり出力ＲＡＤ３が“Ｌ”レベル（ＶＣＧＰＷ（２ｉ）＝ＶＢＢ１）となる。また、その他の第２デコードセクション１４２−１〜１４２−３の出力ＲＡＤ２が“Ｌ”レベル（ＶＣＧＰＷ（２ｉ）＝０Ｖ）となり、出力ＲＡＤ３が“Ｈ”レベル（ＶＣＧＮＷ（２ｉ）＝ＶＰＰ１）となる。

ページアドレスを示す下位ビットＲＡ１ｉはどのような信号であっても良い。しかし、消去時には第１デコードセクション１４１−０〜１４１−３の全てが非選択となり、出力ＲＡＤ１は全て“Ｌ”レベル（ＶＣＧＰＷ（１ｉ）＝ＶＢＢ１）となる。

すると、選択ブロックＭＢ０に対応する転送ゲート１５０−０においては、ｎチャネルＭＯＳトランジスタ１５１がオン状態となり、ｎチャネルＭＯＳトランジスタ１５３及びｐチャネルＭＯＳトランジスタ１５２がオフ状態となる。従って、第１デコードセクション１４１−０から与えられるＶＢＢ１が、ＭＯＳトランジスタ１５１の電流経路を介してワード線ＷＬ０に与えられる。転送ゲート１５０−０と同じく第２デコードセクション１４２−０で制御される転送ゲート１５０−１〜１５０−３でも同様であり、第１デコードセクション１４１−１〜１４１−３から与えられるＶＢＢ１が、ＭＯＳトランジスタ１５１の電流経路を介してワード線ＷＬ１〜ＷＬ３に与えられる。

非選択ブロックＭＢ１〜ＭＢ３に対応する転送ゲート１５０−４〜１５０−１５においては、ｎチャネルＭＯＳトランジスタ１５１及びｐチャネルＭＯＳトランジスタ１５２がオフ状態とされ、ｎチャネルＭＯＳトランジスタ１５３がオン状態とされる。従って、転送ゲート１５０−４〜１５０−１５のＭＯＳトランジスタ１５３の電流経路を介して、ＶＣＧＰＷ（ＴＧ）＝０Ｖが、ワード線ＷＬ４〜ＷＬ１５に与えられる。

以上の結果、選択メモリセルブロックＭＢ０内の全ワード線ＷＬ０〜ＷＬ３に負電位ＶＢＢ１が印加され、非選択メモリセルブロックＭＢ１〜ＭＢ３内の全ワード線ＷＬ４〜ＷＬ１５に０Ｖが印加される。

以上のように、本実施形態に係るフラッシュメモリであると、上記第１の実施形態で説明した（１）乃至（４）の効果に加えて、下記（５）の効果を得ることが出来る。
（５）書き込み用デコーダのサイズを小型化出来る。
本実施形態に係る書き込み用デコーダは、ロウアドレス信号ＲＡにおいて、ページアドレスを示す下位ビットＲＡ１ｉと、ブロックアドレスを示す上位ビットＲＡ２ｉとを別々のデコーダでデコードしている。そして、ブロックアドレスをデコードした結果に応じて転送ゲートを制御して、ページアドレスのデコード結果をワード線に転送している。従って、デコード回路はページアドレス用及びブロックアドレス用として、それぞれ２^{（（ｉ＋１）／２）}個あれば良い。

例えば８ビットのロウアドレス信号をデコードする場合を考える。すると、８ビットのロウアドレス信号は２５６個のアドレスを示すので、単純にロウデコーダを形成すると、図２４に示すように、２５６個のデコード回路が必要となる。そして、デコード回路（ＡＮＤ回路）は通常、２つの４入力ＮＡＮＤゲートと１つの２入力ＮＯＲゲートによって形成する。すると、４入力ＮＡＮＤゲートを形成するためのＭＯＳトランジスタは８個、２入力ＮＯＲゲートを形成するためのＭＯＳトランジスタ数は４個であるから、１つのデコード回路を形成するには（８×２＋４）＝２０個である。従って、トータルでは２０×２５６＝５１２０個のＭＯＳトランジスタが必要となる。しかも、これらのＭＯＳトランジスタは、ＶＰＰ１、ＶＢＢ１に耐えうる高耐圧ＭＯＳトランジスタである。

しかし本実施形態に係る構成であると、図２５に示すように、ページアドレスをデコードする第１デコードセクションは各メモリセルブロック間で共用できる。またブロックアドレスをデコードする第２デコードセクションは各メモリセルブロック毎に共用出来る。従って、転送ゲート１５０はワード線毎に必要であるが、第１デコードセクション及び第２デコードセクションはそれぞれ１６個で良い。その結果、書き込み用デコーダ２０に必要なＭＯＳトランジスタ数は、トータルで２５６×３＋１２×１６＋１０×１６＝１１２０個となる。すなわち、図２４に示す場合に比べて７８％もの面積削減が実現できる。

また、高耐圧ＭＯＳトランジスタの数を削減出来るため、電圧発生回路１３０内の昇圧回路の負荷を低減でき、電圧発生回路１３０の小型化も図ることが出来る。

次に、この発明の第３の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第２の実施形態において、書き込み用デコーダ２０の構成を更に変形したものである。図２６は、本実施形態に係る書き込み用デコーダ２０の回路図であり、特に１本のワード線に対応する構成について示している。

図示するように、本実施形態に係る書き込み用デコーダ２０は、上記第２の実施形態で説明した構成において、制御回路１６０、１６１を更に備えている。制御回路１６０、１６１は、それぞれモード信号ＭＯＤＥ１、ＭＯＤＥ２によって制御される。モード信号ＭＯＤＥ１、ＭＯＤＥ２は、書き込みモード、消去モード、及び読み出しモードを示す信号である。そして制御回路１６０は、消去及び読み出し動作時において、第１デコードセクション１４１をその出力信号ＲＡＤ１が“Ｈ”レベルとなるように制御する。また制御回路１６１は、消去及び読み出し動作時において、第２デコードセクション１４２をその出力信号ＲＡＤ２が“Ｌ”レベルとなるように制御する。

より具体的に説明すれば、図２７に示すように、制御回路１６０は、消去及び読み出し動作時にはロウアドレス信号ＲＡの下位ビットＲＡ１ｉを全て“１”に変換する。また制御回路１６１は、消去及び読み出し動作時にはロウアドレス信号ＲＡの上位ビットＲＡ２ｉを全て“０”に変換する。

次に、本実施形態に係る書き込み用デコーダ２０の消去動作時の様子について図２８を用いて説明する。図２８は書き込み用デコーダの回路図である。図２８では、制御回路１６０、１６１をそれぞれ第１デコードセクション１４０及び第２デコードセクション１４１の内部に組み込んでいる。その結果、第１、第２デコードセクションは次のような構成となっている。

まず第１デコードセクションについて説明する。図示するように第１デコードセクション１４１−０〜１４１−３は、インバータ１４４を廃した代わりにインバータ１４８及びＮＡＮＤゲート１４９を追加している。インバータ１４８はモード信号ＭＯＤＥ１を反転する。ＮＡＮＤゲート１４９は、ＮＡＮＤゲート１４３の出力とインバータ１４８の出力のＮＡＮＤ演算を行う。そしてＮＡＮＤゲート１４９の出力信号が出力ＲＡＤ１となる。消去時においては、ＲＡＤ１はモード信号ＭＯＤＥ１によって強制的に“Ｈ”レベル（ＶＣＧＮＷ＝Ｖcc１）とされる。

次に第２デコードセクションについて説明する。図示するように第２デコードセクション１４２−０〜１４２−３は、インバータ１４６、１４７を廃した代わりにＮＯＲゲート１５８及びインバータ１５９を追加している。ＮＯＲゲート１５８は、ＮＡＮＤゲート１４５の出力とモード信号ＭＯＤＥ２とのＮＯＲ演算を行う。このＮＯＲ演算結果が出力ＲＡＤ２となる。またインバータ１５９でＮＯＲ演算結果を反転させた信号が出力ＲＡＤ３とされる。消去動作時においては、ＲＡＤ２、ＲＡＤ３はそれぞれモード信号ＭＯＤＥ２によって強制的に“Ｌ”レベル（ＶＣＧＰＷ＝ＶＢＢ１）、“Ｈ”レベル（ＶＣＧＮＷ＝Ｖcc２）とされる。

以下、消去動作について図２８を参照しつつ説明する。書き込み時の動作は上記第２の実施形態と同様であるので説明は省略する。以下、ワード線ＷＬ０〜ＷＬ３に接続されたメモリセル、すなわちメモリセルブロックＭＢ０に対して消去を行う場合を例に挙げる。

書き込み用デコーダ２０内のウェル領域の電圧は、上記第２の実施形態と同様である。そして、ロウアドレス信号ＲＡが書き込み用デコーダ２０に入力されると共に、制御回路１６０、１６１に対してそれぞれモード信号ＭＯＤＥ１、ＭＯＤＥ２が入力される。

その結果、第１デコードセクション１４１−０〜１４１−３の全ての出力ＲＡＤ１は“Ｈ”レベル（ＶＣＧＮＷ（１ｉ）＝Ｖcc１）となる。また、第２デコードセクション１４２−０〜１４２−３の出力ＲＡＤ２は“Ｌ”レベルとなり、出力ＲＡＤ３は“Ｈ”レベルとなる。

従って、転送ゲート１５０−０〜１５０−１５において、ｎチャネルＭＯＳトランジスタ１５１及びｐチャネルＭＯＳトランジスタがオフ状態、ｐチャネルＭＯＳトランジスタ１５３がオン状態となる。そのため、選択ブロックＭＢ０に対応する転送ゲート１５０−０〜１５０−３では、ＭＯＳトランジスタ１５３の電流経路を介して、ＶＣＧＰＷ（ＴＧ）＝ＶＢＢ１がワード線ＷＬ０〜ＷＬ３に与えられる。

他方、非選択ブロックＭＢ１〜ＭＢ３に対応する転送ゲート１５０−４〜１５０−７では、ＭＯＳトランジスタ１５３の電流経路を介して、ＶＣＧＰＷ（ＴＧ）＝０Ｖがワード線ＷＬ４〜ＷＬ１５に与えられる。

以上のように、本実施形態に係るフラッシュメモリであると、上記第１、第２の実施形態で説明した（１）乃至（５）の効果に加えて、下記（６）の効果を得ることが出来る。
（６）書き込み用デコーダの動作信頼性を向上できる。
本実施形態に係る書き込み用デコーダであると、消去時及び読み出し時において、ロウアドレス信号ＲＡのうちページアドレスを示す下位ビットＲＡ１ｉを全て同じ値に固定することにより、第１デコードセクション１４１の出力が“Ｈ”レベル、すなわち負電位とならないように制御している。また、ブロックアドレスを示す上位ビットＲＡ２ｉを全て同じ値に固定することにより、転送ゲート１５０内において、信号ＲＡＤ１がワード線に転送されないように制御している。この際、下位ビットＲＡ１ｉと上位ビットＲＡ２ｉとは互いに相補な関係を有する値とされ（“０”と“１”）、更に信号ＲＡＤ１と信号ＲＡＤ２も互いに相補な関係を有する値（“Ｈ”レベルと“Ｌ”レベル）とされる。そして、選択ブロックに対応するか否かを問わず、転送ゲート内のＭＯＳトランジスタ１５３によってワード線に電圧を転送している。

以上のような構成とすることで、特に消去動作時において、非選択ブロックに対応する転送ゲートに対して負電圧の信号ＲＡＤ１が与えられることを防止出来る。非選択ブロックに対応する転送ゲートのｐ型ウェル領域の電位ＶＣＧＰＷ（ＴＧ）は０Ｖである。よって、ＭＯＳトランジスタ１５１に対して負電圧（ＶＢＢ１）の信号ＲＡＤ１が与えられると、ＭＯＳトランジスタ１５１のドレイン領域とｐ型ウェル領域とのｐｎ接合に順バイアスが発生し、両者の間に貫通パスが生成される場合がある。

しかし本実施形態に係る構成であると、信号ＲＡＤ１は無条件で“Ｈ”レベル、すなわち０Ｖ以上の電圧となる。よって、非選択ブロックに対応する転送ゲートのＭＯＳトランジスタ１５１に貫通パスが生成されることを防止でき、書き込み用デコーダの動作信頼性を向上できる。

また、図２８に示すような構成でデコード回路を形成した場合、必要なＭＯＳトランジスタの個数は、ＮＡＮＤゲートがトランジスタ８個、インバータが２個、ＮＯＲゲートが４個であるから、（８＋４＋２＋４）×１６＋（８＋２）×１６＋３×２５６＝１２１６個である。従って、従来の５１２０個に比べて大幅に素子数を削減できる。

次に、この発明の第４の実施形態に係る不揮発性半導体記憶装置について図２９を用いて説明する。図２９は、本実施形態に係るシステムＬＳＩのブロック図である。本実施形態は、上記第２の実施形態を３Ｔｒ−ＮＡＮＤ型フラッシュメモリに適用したものである。以下では、上記第２の実施形態と異なる点についてのみ説明する。

図示するように、本実施形態に係るシステムＬＳＩ１は、上記第１の実施形態で説明した図１の構成において、書き込み用デコーダ２０及びセレクトゲートデコーダ３０を廃し、ロウデコーダ１７０を設けたものである。

図３０は、メモリセルアレイ１０及び書き込み回路５０の回路図である。図示するように、メモリセルアレイ１０はマトリクス状に配置された（（ｍ＋１）×（ｎ＋１））個のメモリセルＭＣを備えている。

メモリセルＭＣは、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２とを有している。メモリセルトランジスタＭＴの電流経路は、選択トランジスタＳＴ１、ＳＴ２の電流経路間に接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。また選択トランジスタＳＴ１、ＳＴ２も、半導体基板上にゲート絶縁膜を介在して形成された第１多結晶シリコン層と、第１多結晶シリコン層上にゲート間絶縁膜を介在して形成された第２多結晶シリコン層とを含む多層ゲート構造を有している。そして、選択トランジスタＳＴ１のソース領域がメモリセルトランジスタＭＴのドレイン領域に接続され、メモリセルトランジスタＭＴのソース領域が、選択トランジスタＳＴ２のドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴ１のドレイン領域、または選択トランジスタＳＴ２のソース領域を共有している。

同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続される。また、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのいずれかに接続され、選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０〜ＳＧＳｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴ１のドレイン領域は、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。

ビット線ＢＬ０〜ＢＬｎは、それぞれ対応するラッチ回路５１に接続されている。更にビット線ＢＬ０〜ＢＬｎはカラムセレクタ６０の選択ユニット６１（図示せず）に接続されている。そしてメモリセルＭＣの選択トランジスタＳＴ２のソース領域はソース線ＳＬに共通接続され、ソース線ドライバ１００に接続されている。

電圧発生回路１３０は、外部から入力される電圧Ｖcc１に基づいて、複数の内部電圧を生成する。電圧発生回路は、正のチャージポンプ回路を備えており、正電圧ＶＰＰ２（例えば１８Ｖ）、ＶＰＰ３（例えば４．５Ｖ）を生成する。

ロウデコーダ１７０は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、ロウアドレスデコード信号に基づいて、ワード線及びセレクトゲート線を選択する。

図３１は、ロウデコーダ１７０の一部領域の回路図であり、特に１本のワード線に対応する構成について示している。図示するように、ワード線ＷＬの選択に関するロウデコーダ１７０の構成は、上記第２の実施形態で説明した図１６の構成において、第２でコードセクションの構成を変化させたものである。すなわち、インバータ１４６、１４７を廃した代わりにＮＯＲゲート１５５、１５６、及びインバータ１５７を追加している。ＮＯＲゲート１５５は、ＮＡＮＤゲート１４５の出力とモード信号ＭＯＤＥとのＮＯＲ演算を行う。ＮＯＲゲート１５６は、ＮＯＲゲート１５５の出力とモード信号ＭＯＤＥとのＮＯＲ演算を行う。インバータ１５７はＮＯＲゲート１５５の出力を反転させる。そしてＮＯＲゲート１５５の出力が転送ゲートのＭＯＳトランジスタ１５１のゲートに入力され、インバータ１５７の出力がＭＯＳトランジスタ１５２のゲートに入力され、ＮＯＲゲート１５６の出力がＭＯＳトランジスタ１５３のゲートに入力される。消去時において、非選択ワード線に関するモード信号ＭＯＤＥは消去動作時において、“Ｈ”レベルとされる。従って、消去時においては、非選択ワード線に対応する転送ゲート１５０内のＭＯＳトランジスタ１５１〜１５３の全てはオフ状態とされる。

次に、上記構成のメモリセルアレイ１０の断面構造について図３２を用いて説明する。図３２はメモリセルアレイ１０のビット線方向に沿った断面図である。図示するように、ｐ型半導体基板２００の表面領域内にｎ型ウェル領域２０１が形成され、ｎ型ウェル領域２０１表面内にｐ型ウェル領域２０２が形成されている。ｐ型ウェル領域上には、ゲート絶縁膜２０４を介在して、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、第１の実施形態と同様に、ゲート絶縁膜２０４上に形成された多結晶シリコン層２１０、多結晶シリコン層２１０上に形成されたゲート間絶縁膜２２０、及びゲート間絶縁膜２２０上に形成された多結晶シリコン層２３０を有している。

メモリセルトランジスタＭＴにおいては、多結晶シリコン層２１０は、隣接する素子領域ＡＡ間で互いに分離されており、メモリセルトランジスタＭＴにおいてはフローティングゲートとして機能する。また、多結晶シリコン層２３０はコントロールゲート（ワード線ＷＬ）として機能する。そして、隣接する素子領域ＡＡ間で共通接続されている。

選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層２１０、２３０は、隣接する素子領域ＡＡ間で共通接続されている。そして、多結晶シリコン層２１０、２３０が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。但し、第１の実施形態で説明したように、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層２３０は電気的にフローティングな状態とされている。従って、実質的にセレクトゲート線ＳＧＳ、ＳＧＤとして機能するのは、多結晶シリコン層２１０のみである。

そして隣接するゲート電極間に位置するｐ型ウェル領域２０２表面内には、不純物拡散層２０３が形成されている。不純物拡散層２０３は、隣接するトランジスタ同士で共用されている。

前述の通り、メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは、次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣ、ＭＣは、互いに選択トランジスタＳＴ１同士、または選択トランジスタＳＴ２同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層２０３を共有している。

そして、ｐ型ウェル領域２０２上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜２５０が形成されている。層間絶縁膜２５０中には、２つの選択トランジスタＳＴ２、ＳＴ２が共有する不純物拡散層（ソース領域）２０３に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜２５０上には、コンタクトプラグＣＰ１に接続される金属配線層２６０が形成されている。金属配線層２６０は、ソース線ＳＬとして機能する。また、層間絶縁膜２５０中には、２つの選択トランジスタＳＴ２、ＳＴ２が共有する不純物拡散層（ドレイン領域）２０３に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜２５０上には、コンタクトプラグＣＰ２に接続される金属配線層２７０が形成されている。

層間絶縁膜２５０上には、金属配線層２６０、２７０を被覆するようにして、層間絶縁膜２８０が形成されている。層間絶縁膜２８０中には、金属配線層２７０に達するコンタクトプラグＣＰ３が形成されている。そして、層間絶縁膜２８０上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層２９０が形成されている。金属配線層２９０は、ビット線ＢＬ０〜ＢＬｎ、またはリダンダンシビット線ＢＬ＿ＲＤ０〜ＢＬ＿ＲＤｈとして機能する。また層間絶縁膜２８０内には金属配線層２６０に達するコンタクトプラグが形成されている。そして、このコンタクトプラグをビット線方向で共通接続する金属配線層が、層間絶縁膜２８０上の図示せぬ領域に形成されている。この金属配線層はソース線ＳＬの一部として機能する。

層間絶縁膜２８０上には、金属配線層２９０を被覆するようにして、層間絶縁膜３００が形成されている。そして、層間絶縁膜３００上には金属配線層３１０が形成されている。金属配線層３１０はセレクトゲート線ＳＧＳ、ＳＧＤのシャント配線として機能する。金属配線層３１０はその配線間隔が等しくなるようにされている。そして、層間絶縁膜３００上には、金属配線層３１０を被覆するようにして、層間絶縁膜３２０が形成されている。

次に、上記構成の３Ｔｒ−ＮＡＮＤ型フラッシュメモリの動作について説明する。
＜書き込み動作＞
まず書き込み動作について、図３３を用いて説明する。図３３は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３のメモリセルアレイ１０の回路図であり、簡単化のため、メモリセルＭＣ数が（４×４）個の場合について示している。データの書き込みは、いずれかのワード線に接続された全てのメモリセルトランジスタに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで、“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、ＦＮ tunnelingによって行われる。また、図３３において、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ビット線ＢＬ１に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ビット線ＢＬ０、ＢＬ２、ＢＬ３に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。

まず、ＣＰＵ２から書き込みデータ（“１”、“０”）が入力される。そして、書き込み回路５０内のラッチ回路５１が、該書き込みデータをビット線毎にラッチする。そして、“１”データが入力された場合、ラッチ回路５１はビット線にＶcc２（例えば３Ｖ）を与え、逆に“０”データが入力されると、ビット線に０Ｖを与える。すなわち、図３３に示されるように、ラッチ回路５１は、ビット線ＢＬ０、ＢＬ２、ＢＬ３にＶcc２を印加し、ビット線ＢＬ１に０Ｖを印加する。

そして、ロウデコーダ１７０が、いずれかのセレクトゲート線ＳＧＤを選択し、選択セレクトゲート線ＳＧＤにＶcc１を印加し、非選択セレクトゲート線ＳＧＤ及び全てのセレクトゲート線ＳＧＳに０Ｖを印加する。すなわち、図３３に示されるように、ロウデコーダ１７０はセレクトゲート線ＳＧＤ０を選択し、選択セレクトゲート線ＳＧＤ０にＶcc１を印加する。またその他のセレクトゲート線ＳＧＳ０、ＳＧＤ１、ＳＧＳ１、ＳＧＤ２、ＳＧＳ２、ＳＧＤ３、ＳＧＳ３に０Ｖを印加する。

すると、選択セレクトゲート線ＳＧＤに接続される選択トランジスタＳＴ１のうち、ＶＰＰ２が印加されているビット線ＢＬに接続されている選択トランジスタＳＴ１はカットオフ状態となる。他方、０Ｖが印加されているビット線ＢＬに接続されている選択トランジスタＳＴ１はオン状態となる。

更にロウデコーダ１７０はいずれかのワード線を選択し、選択ワード線にＶＰＰ２（１８Ｖ）を印加する。また非選択ワード線の全てに０Ｖを印加する。なお、ここで選択されるワード線ＷＬは、選択セレクトゲート線ＳＧＤを含むメモリセルＭＣに接続されるものである。この際のロウデコーダ１７０においては、選択ワード線に対応する転送ゲート１５０のＭＯＳトランジスタ１５１、１５２がオン状態となり、選択ワード線にＶＰＰ２が印加される。これにより、選択ワード線ＷＬに接続されるメモリセルトランジスタＭＴにチャネル領域が形成される。すると、選択セレクトゲート線ＳＧＤ及びＶcc２が印加されているビット線に接続されている選択トランジスタＳＴ１はカットオフ状態にあるから、当該選択トランジスタＳＴ１に接続されたメモリセルトランジスタＭＴのチャネル電位はフローティングとなる。そして、ワード線ＷＬとのカップリングにより、約１８Ｖまで上昇する。他方、選択セレクトゲート線ＳＧＤ及び０Ｖが印加されているビット線に接続されている選択トランジスタＳＴ２はオン状態にあるから、当該選択トランジスタＳＴ１に接続されるメモリセルトランジスタＭＴのチャネル電位は０Ｖとなる。

すなわち、図３３に示されるように、ロウデコーダ１７０はワード線ＷＬ０を選択し、選択ワード線ＷＬ０にＶＰＰ２を印加すると共に、その他の非選択ワード線ＷＬ１〜ＷＬ３に０Ｖを印加する。従って、ワード線ＷＬ０に接続されるメモリセルトランジスタＭＴにチャネル領域が形成される。すると、ビット線ＢＬ１には０Ｖが印加されているので、ビット線ＢＬ１に接続される選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴのチャネル電位Ｖchは０Ｖとなる。他方、ビット線ＢＬ０、ＢＬ２、ＢＬ３にはＶcc１が印加されているので、ビット線ＢＬ０、ＢＬ２、ＢＬ３に接続される選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴのチャネル電位Ｖchは、ワード線ＷＬ０とのカップリングにより、略１８Ｖに上昇する。

またロウデコーダ１７０は、メモリセルが形成されているｐ型ウェル領域に０Ｖを与える。

上記の結果、カットオフとされた選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではないため、フローティングゲートに電子は注入されない。すなわち、Ｖcc１が印加されているビット線及び選択ワード線ＷＬに接続されているメモリセル（“１”データを書き込むべきメモリセル）の閾値は負の値を維持する。図３３の例であると、ビット線ＢＬ０、ＢＬ２、ＢＬ３と、ワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴのフローティングゲートには電子は注入されない。換言すれば、ビット線ＢＬ０、ＢＬ２、ＢＬ３と、選択ワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴには“１”データが書き込まれる。

他方、選択セレクトゲート線ＳＧＤに接続され、且つ０Ｖが印加されているビット線ＢＬに接続されている選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が１８Ｖであるので、ＦＮ tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。図３３の例であると、ワード線ＷＬ０にＶＰＰ３が印加される結果、ビット線ＢＬ１とワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴの、ゲート・チャネル間の電位差は１８Ｖとなる。よって、ビット線ＢＬ１とワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴのフローティングゲートには電子が注入される。電子が注入されたメモリセルトランジスタＭＴの閾値は正の変化し、“０”データが書き込まれたことになる。

以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。

＜消去動作＞
次に、消去動作について、図３４を用いて説明する。図３４は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３のメモリセルアレイ１０の回路図であり、簡単化のため、メモリセル数が（４×４）個の場合について示している。データの消去は、書き込み同様、ページ一括消去である。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。図３４は、ワード線ＷＬ０に接続されたメモリセルトランジスタからデータの消去を行う場合を示している。

消去にあたって、全てのビット線ＢＬはフローティングとされる。またロウデコーダ１７０は、全てのセレクトゲート線ＳＧＤ、ＳＧＳをフローティングとする。そしてロウデコーダ１７０は、いずれかのワード線を選択し、選択ワード線ＷＬに０Ｖを与えると共に、非選択ワード線ＷＬをフローティングにする。この際、ロウデコーダ１７０においては、非選択ワード線に対応する転送ゲート内の全てのＭＯＳトランジスタ１５１〜１５３がオフ状態となる。更にロウデコーダ１７０は、メモリセルが形成されているｐ型ウェル領域２０２にＶＰＰ２（１８Ｖ）を印加する。すなわち図３４に示すように、選択ワード線ＷＬ０には０Ｖが印加され、非選択ワード線ＷＬ１〜ＷＬ３はフローティングとされる。更に、全てのセレクトゲート線ＳＧＤ０、ＳＧＳ０、ＳＧＤ１、ＳＧＳ１はフローティングとされる。

すると、選択ワード線ＷＬに接続されているメモリセルトランジスタＭＴとウェル領域２０２との間の電位差が１８Ｖとなり、フローティングゲート内の電子がＦＮ tunnelingによってｐ型ウェル領域２０２に引き抜かれる。その結果、選択ワード線に接続されているメモリセルトランジスタＭＴからデータが消去され、メモリセルトランジスタＭＴの閾値は負となる。すなわち、図３４に示すように、ワード線ＷＬ０に接続された全てのメモリセルトランジスタＭＴのフローティングゲートから電子が半導体基板に引き抜かれ、データが消去される。

非選択ワード線に接続されているメモリセルトランジスタＭＴにおいては、半導体基板とのカップリングによってワード線ＷＬの電位が１８Ｖ程度に上昇する。従って、フローティングゲートから電子は引き抜かれず、データは消去されない。すなわち図３４に示すように、ワード線ＷＬ１〜ＷＬ３の電位はカップリングによって上昇する。その結果、ワード線ＷＬ１〜ＷＬ３に接続された全てのメモリセルトランジスタＭＴからは、データは消去されない。また、セレクトゲート線も同様に、カップリングによって１８Ｖ程度まで電位が上昇する。従って、選択トランジスタＳＴのゲート絶縁膜には電圧ストレスがかからない。

以上のようにして、選択されたページから一括してデータが消去される。なお、図３４の例では、１本のワード線に接続されたメモリセルトランジスタ（１ページ）からデータが消去される例について示しているが、複数のワード線に接続されたメモリセルトランジスタから一括してデータが消去されても良い。この場合には、ロウデコーダ１７０が複数のワード線に０Ｖを印加すれば良い。

＜読み出し動作＞
次に読み出し動作について図３５を用いて説明する。図３５は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３のメモリセルアレイ１０の回路図であり、簡単化のため、メモリセル数が（４×４）個の場合について示している。図３５では、ビット線ＢＬ１とワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について示している。なおリダンダンシセルＲＣからデータを読み出す方法もメモリセルＭＣと同様である。

まずロウデコーダ１７０は、データを読み出すべきメモリセルが接続されるセレクトゲート線ＳＧＤ、ＳＧＳを選択し、選択セレクトゲート線ＳＧＤ、ＳＧＳにＶＰＰ３（例えば４．５Ｖ）を印加する。その他のセレクトゲート線ＳＧＤ、ＳＧＳが非選択とされ、非選択セレクトゲート線ＳＧＤ、ＳＧＳには０Ｖを印加される。これにより、選択セレクトゲート線ＳＧＤ、ＳＧＳに接続される選択トランジスタＳＴ１、ＳＴ２はオン状態とされる。引き続き、ロウデコーダ１７０は、全てのワード線ＷＬに０Ｖを印加する。すなわち、図３５に示すように、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０にＶＰＰ３が印加され、非選択セレクトゲート線ＳＧＤ１〜ＳＧＤ３、ＳＧＳ１〜ＳＧＳ３に０Ｖが印加される。これにより、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０に接続される選択トランジスタＳＴ１、ＳＴ２がオン状態とされる。また全てのワード線ＷＬ０〜ＷＬ３には０Ｖが印加される。

すると、メモリセルトランジスタＭＴは、書き込まれているデータが“１”であれば、閾値が負なのでオン状態、書き込まれているデータが“０”であれば、閾値が正なのでオフ状態となる。

更に、選択ビット線ＢＬが、プリチャージ回路７２によって、例えば２．０Ｖにプリチャージされる。すると、選択セレクトゲート線ＳＧＤ、ＳＧＳに接続されている選択トランジスタＳＴ１、ＳＴ２に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、ビット線からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。図３５の例であると、選択ビット線ＢＬ１に２．０Ｖが印加される。すると、ワード線ＷＬ０と選択ビット線ＢＬ１に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、ビット線ＢＬ１からソース線ＳＬに電流が流れ、書き込まれているデータが“０”であれば、電流は流れない。

以上のように、ビット線からソース線に向かって流れる電流によって変化するビット線電位を、センスアンプ７３が増幅することによって、データの読み出しが行われる。なお図３５の例では、１本のビット線からデータを読み出す場合について示しているが、勿論、複数のビット線に電位を印加して、複数のメモリセルトランジスタからデータを同時に読み出しても良い。

上記のような３Ｔｒ−ＮＡＮＤ型フラッシュメモリであっても、上記第２の実施形態で説明した（５）の効果を得ることが出来る。

次に、この発明の第５の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第２の実施形態をＮＡＮＤ型フラッシュメモリに適用したものである。従って、本実施形態に係る構成は、上記第４の実施形態におけるメモリセルを、図３６に示すＮＡＮＤセルに置き換えたものである。図３６はメモリセルアレイ１０の回路図である。

図示するように、メモリセルアレイは、マトリクス状に配置された複数個のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、８個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域が選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域が選択トランジスタＳＴ２のドレイン領域に接続されている。すなわち、ＮＡＮＤセルは、３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルにおいて、メモリセルトランジスタＭＴの数を複数にしたものである。

同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。ワード線ＷＬ０〜ＷＬｍ、及びセレクトゲート線ＳＧＳ、ＳＧＤはロウデコーダ１７０に接続される。また、メモリセルアレイＰＣＡにおいて同一列にある選択トランジスタＳＴ１のドレインはビット線ＢＬ０〜ＢＬｎのいずれかに共通接続される。そしてビット線は書き込み回路５０及びカラムセレクタ８０に接続される。更に選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、ソース線ドライバ１００に接続されている。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。

図３７は、ＮＡＮＤセルのビット線方向に沿った断面図である。図示するように、ｐ型半導体（シリコン）基板２００の表面領域内にｎ型ウェル領域２０１が形成され、ｎ型ウェル領域２０２の表面領域内にｐ型ウェル領域２０２が形成されている。ｐ型ウェル領域２０２上に、ゲート絶縁膜２０４が形成され、ゲート絶縁膜２０４上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜２０４上に形成された多結晶シリコン層２１０、多結晶シリコン層２１０上に形成されたゲート間絶縁膜２２０、及びゲート間絶縁膜２２０上に形成された多結晶シリコン層２３０を有している。ゲート間絶縁膜２２０は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。メモリセルトランジスタＭＴにおいては、多結晶シリコン層２１０はワード線方向で隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。また、多結晶シリコン層２３０コントロールゲート（ワード線ＷＬ）として機能する。そして、多結晶シリコン層２３０は、ワード線方向で隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴ１、ＳＴ２においては、図示せぬシャント領域でゲート間絶縁膜２２０の一部が除去されており、多結晶シリコン層２３０は電気的に接続されている。そして、多結晶シリコン層２８２３０がセレクトゲート線ＳＧＤ、ＳＧＳとして機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層２１０及び多結晶シリコン層２３０は、ワード線方向で隣接する素子領域ＡＡ間で分離されておらず、共通接続されている。

そして隣接するゲート電極間に位置するｐ型ウェル領域２０２表面内には、ソース・ドレイン領域として機能する不純物拡散層２０３が形成されている。不純物拡散層２０３は、隣接するトランジスタ同士で共用されている。すなわち、隣接する２つの選択トランジスタＳＴ１間の不純物拡散層２０３は、２つの選択トランジスタＳＴ１のドレイン領域として機能する。また隣接する２つの選択トランジスタＳＴ２間の不純物拡散層２０３は、２つの選択トランジスタＳＴ２のソース領域として機能する。また隣接する２つのメモリセルトランジスタＭＴ間の不純物拡散層２０３は、２つのメモリセルトランジスタＭＴのソース・ドレイン領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１との間の不純物拡散層２０３は、メモリセルトランジスタＭＴのドレイン領域及び選択トランジスタＳＴ１のソース領域として機能する。他方、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ２との間の不純物拡散層２０３は、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴ２のドレイン領域として機能する。

そして、半導体基板２００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２５０が形成されている。層間絶縁膜２５０中には、選択トランジスタＳＴ２のソース領域２０３に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜２５０上には、コンタクトプラグＣＰ１に接続される金属配線層２６０が形成されている。金属配線層２６０は、ソース線ＳＬとして機能する。また、層間絶縁膜２５０中には、選択トランジスタＳＴ１のドレイン領域２０３に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜２５０上には、コンタクトプラグＣＰ２に接続される金属配線層２７０が形成されている。

層間絶縁膜２５０上には、金属配線層２６０、２７０を被覆するようにして、層間絶縁膜２８０が形成されている。そして、層間絶縁膜２８０中には、金属配線層２７０に達するコンタクトプラグＣＰ３が形成されている。そして、層間絶縁膜２８０上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層２９０が形成されている。

層間絶縁膜２８０上には、金属配線層２９０を被覆するようにして、層間絶縁膜３００が形成されている。そして、層間絶縁膜３００上には金属配線層３１０が形成されている。金属配線層３１０は、図示せぬ領域において、それぞれ選択トランジスタＳＴ２、ＳＴ１の多結晶シリコン層２１０に接続されており、セレクトゲート線ＳＧＳ、ＳＧＤのシャント配線として機能する。そして、層間絶縁膜３００上には、金属配線層３１０を被覆するようにして層間絶縁膜３２０が形成されている。

上記のようなＮＡＮＤ型フラッシュメモリにおいても第２の実施形態を適用することが可能であり、第２の実施形態と同様、ロウデコーダ１７０の小型化を図ることが出来る。

次に、この発明の第６の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１乃至第５の実施形態で説明したフラッシュメモリを同一のチップ上に混載したＬＳＩに係るものである。図３８は、本実施形態に係るシステムＬＳＩのブロック図である。

図示するように、システムＬＳＩ１は、同一半導体基板上に形成されたＮＡＮＤ型フラッシュメモリ５００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０、２Ｔｒフラッシュメモリ５２０、ＭＣＵ６００、及びＩ／Ｏ回路７００を備えている。

ＮＡＮＤ型フラッシュメモリ５００は、画像データや映像データを保存するストレージ用のメモリとして用いられる。ＮＡＮＤ型フラッシュメモリの構成は上記第５の実施形態で説明したとおりである。

３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０は、ＬＳＩ１へアクセスするためのＩＤコードやセキュリティコードを保持する。３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０の構成は、上記第４の実施形態で説明したとおりである。

２Ｔｒフラッシュメモリ５２０は、ＭＣＵ６００が動作するためのプログラムデータを保持する。２Ｔｒフラッシュメモリ５２０の構成は上記第１乃至第３の実施形態で説明した通りである。

ＭＣＵ６００は、外部から入力される各種のコマンドに応答して、２Ｔｒフラッシュメモリ５２０から読み出したプログラムに基づいた処理を行う。この際、ＭＣＵ６００は、ＳＲＡＭ（Static Random Access Memory）などを介することなく、直接２Ｔｒフラッシュメモリ５２０にアクセスする。ＭＣＵ６００の行う処理の例としては、ＮＡＮＤ型フラッシュメモリ５００に対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。更に、ＭＣＵ６００は、ＮＡＮＤ型フラッシュメモリ５００に保持されるデータに外部からアクセスされた場合、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０から所定のデータを読み出す。そしてＭＣＵ６００は、読み出したデータと、外部から入力されるＩＤコードやセキュリティコードと照合し、一致した場合にＮＡＮＤ型フラッシュメモリ５００へのアクセスを許可する。ＮＡＮＤ型フラッシュメモリ５００へのアクセスが許可されると、外部（ホスト）からＮＡＮＤ型フラッシュメモリ５００内のデータへのアクセスが行われる。すなわち、ＭＣＵ６００は、外部から受け取ったコマンドに応答してＮＡＮＤ型フラッシュメモリ５００へトリガをかけ、データの読み出し（書き込み）を行う。

Ｉ／Ｏ回路７００は、ＬＳＩ１と外部との信号の授受を制御する。

図３９乃至図４１は、上記ＬＳＩ１に含まれる３つの半導体メモリ５００、５１０、５２０の備えるメモリセルアレイの構成について示しており、ビット線方向に沿った断面図である。

＜ＮＡＮＤ型フラッシュメモリ＞
ＮＡＮＤフラッシュメモリ５００のメモリセルアレイ１０の断面構造は、基本的には上記第５の実施形態で説明した通りである。但し、図３９に示すように、多結晶シリコン層２３０上及び不純物拡散層２０３の表面内に、それぞれシリサイド層２０５、２０７を形成し、積層ゲートの側壁に側壁絶縁膜２０６を形成しても良い。メモリセルトランジスタＭＴにおいて、多結晶シリコン層２３０及びシリサイド層２０５はコントロールゲート（ワード線ＷＬ）として機能する。

シリサイド層２０７は、選択トランジスタＳＴ１のドレイン領域２０３表面内、及び選択トランジスタＳＴ２のソース領域２０３表面内に形成されている。メモリセルトランジスタＭＴのソース領域２０３及びドレイン領域２０３、選択トランジスタＳＴ１のソース領域２０３、及び選択トランジスタＳＴ２のドレイン領域２０３内には、シリサイド層は形成されない。また、隣接するメモリセルトランジスタＭＴの積層ゲート間、及びメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲート間の領域は、側壁絶縁膜２０６によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース領域及びドレイン領域、並びに選択トランジスタＳＴ１のソース領域及び選択トランジスタＳＴ２のドレイン領域の上面は、側壁絶縁膜２０６によって被覆されている。

＜３Ｔｒ−ＮＡＮＤ型フラッシュメモリ＞
また図４０に示すように、３Ｔｒフラッシュメモリ５１０のメモリセルアレイ１０についてもＮＡＮＤ型フラッシュメモリと同様に、多結晶シリコン層２３０上及び不純物拡散層２０３の表面内に、それぞれシリサイド層２０５、２０７を形成し、積層ゲートの側壁に側壁絶縁膜２０６を形成しても良い。

シリサイド層２０７は、選択トランジスタＳＴ１のドレイン領域２０３表面内、及び選択トランジスタＳＴ２のソース領域２０３表面内に形成されている。メモリセルトランジスタＭＴのソース領域２０３及びドレイン領域２０３、選択トランジスタＳＴ１のソース領域２０３、及び選択トランジスタＳＴ２のドレイン領域２０３内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲート間の領域は、側壁絶縁膜２０６によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース領域及びドレイン領域、並びに選択トランジスタＳＴ１のソース領域及び選択トランジスタＳＴ２のドレイン領域の上面は、側壁絶縁膜２０６によって被覆されている。

＜２Ｔｒフラッシュメモリ＞
図４１に示すように、２Ｔｒフラッシュメモリ５２０のメモリセルアレイ１０についても、多結晶シリコン層２３０上及び不純物拡散層２０３の表面内に、それぞれシリサイド層２０５、２０７を形成し、積層ゲートの側壁に側壁絶縁膜２０６を形成しても良い。

シリサイド層２０７は、メモリセルトランジスタＭＴのドレイン領域２０３表面内、及び選択トランジスタＳＴのソース領域２０３表面内に形成されている。メモリセルトランジスタＭＴのソース領域２０３、及び選択トランジスタＳＴのドレイン領域２０３内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴと選択トランジスタＳＴの積層ゲート間の領域は、側壁絶縁膜２０６によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴのドレイン領域の上面は、側壁絶縁膜２０６によって被覆されている。

上記のように、本実施形態に係るシステムＬＳＩによれば、第１乃至第５の実施形態で説明した（１）乃至（６）の効果に加えて、更に以下の効果が得られる。
（７）製造コストを抑えつつ、複数種のフラッシュメモリを同一チップ上に搭載できる。
本実施形態に係る構成であると、ＮＡＮＤ型フラッシュメモリ５００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０、及び２Ｔｒフラッシュメモリ５２０が備えるメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２、ＳＴは、同一の工程で形成出来る。すなわち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各ＭＯＳトランジスタが形成される。その結果、ゲート絶縁膜、ゲート間絶縁膜、メモリセルトランジスタＭＴのフローティングゲート及びコントロールゲート、並びに選択トランジスタのセレクトゲートは、３つのフラッシュメモリ５００、５１０、５２０間で同一となる。このような製造方法であると、１つのフラッシュメモリを形成するのに必要な工程数によって、３つのフラッシュメモリのメモリセルアレイを形成出来る。従って、３種類の半導体メモリを搭載したシステムＬＳＩの製造コストを低減できる。

（８）システムＬＳＩを高性能化出来る。
本実施形態に係るシステムＬＳＩは、上記説明したＮＡＮＤ型フラッシュメモリ５００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０、及び２Ｔｒフラッシュメモリ５２０を有している。

２Ｔｒフラッシュメモリ５２０は、ＮＡＮＤ型フラッシュメモリ５００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０と異なり、書き込み及び消去時に正電圧（ＶＰＰ１＝１０Ｖ）と負電圧（ＶＢＢ１＝−６Ｖ）を用いている。すなわち、ロウデコーダに用いられるＭＯＳトランジスタのゲート絶縁膜に印加される電位差は、１０Ｖ若しくは−６Ｖとなる。従って、２Ｔｒフラッシュメモリ５２０が有するロウデコーダに使用されるＭＯＳトランジスタは、ＮＡＮＤ型フラッシュメモリ５００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０が有するロウデコーダに使用されるＭＯＳトランジスタよりもゲート絶縁膜の薄いものが使用できる。このため、２Ｔｒフラッシュメモリのロウデコーダを小型化出来ると共に、動作速度をＮＡＮＤ型フラッシュメモリ５００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０に比べて高速化出来る。

また本実施形態では、上記２Ｔｒフラッシュメモリ５２０に、ＭＣＵ６００が動作するためのプログラムデータを格納している。すると、上記説明したように２Ｔｒフラッシュメモリは高速動作が可能である。従って、ＭＣＵ６００がＲＡＭなどを介さずにデータを２Ｔｒフラッシュメモリ５２０から直接読み出すことが出来る。その結果、ＲＡＭなどが不要となり、システムＬＳＩの構成を簡略化出来ると共に、動作速度を向上できる。

また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０は、ＩＤコードやセキュリティコードを保持する。これらのコードデータは、データ量自体はそれ程大きくないが、頻繁に変更／更新されることが多い。従って、これらのコードデータを保持するメモリには、ある程度の高速動作が求められる。この点、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０は、消去単位がＮＡＮＤ型フラッシュメモリ５００ほど大きくなく、ページ単位でのデータの書き換えが可能である。従って、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０は、上記コードデータを保持するのに最適な半導体メモリであると言うことが出来る。

また、従来、ＮＡＮＤ型フラッシュメモリを有するＬＳＩであると、書き換えが特定のブロックに集中することを防ぐために、次のようなコントローラが必要であった。すなわち、ウェアレベリングや論理で入力されたアドレスを物理アドレスに変換したり、ブロックに不良があった場合に、当該ブロックを不良ブロックとして以後使用しないように制御を行ったりするコントローラである。しかし本実施形態ではこのようなコントローラは不要である。なぜなら、ＮＡＮＤ型フラッシュメモリ５００内のブロックを制御するファームウェアプログラムを２Ｔｒフラッシュメモリ５２０に保持させ、ＭＣＵ６００によって上記制御を行わせれば良いからである。ＭＣＵ６００は、本来行う作業（外部装置の制御やＮＡＮＤ型フラッシュメモリ５００に入力されるデータの計算処理など）の間の時間を使って、上記制御を行えば良い。勿論、ＭＣＵ６００の能力と、本来ＭＣＵ６００が処理しなければならない処理量の大小を見極めて、処理量が多い場合には、ハードウェアシーケンサ等を設けてＮＡＮＤ型フラッシュメモリ５００の制御を行っても良い。

上記のように、この発明の第１乃至第６の実施形態に係る半導体記憶装置によれば、ロウデコーダの性能を向上出来る。まず、第１の実施形態で説明したように、ロウデコーダを書き込み及び消去用のデコーダ２０と、読み出し用のデコーダ３０とに分割し、更に分離用ＭＯＳトランジスタ３５、３６を設けている。そして、読み出し時には、ロウアドレスデコード回路３１とセレクトゲート線とを接続してＶcc２レベルの電圧をセレクトゲート線に印加し、書き込み時にはロウアドレスデコード回路３１とセレクトゲート線とを電気的に分離している。従って、読み出し系のデコード回路３１を低耐圧ＭＯＳトランジスタで形成することが出来るため、読み出し動作を高速化出来る。また、同時にロウデコーダのサイズを小型化出来る。

また第２の実施形態で説明したように、書き込み用デコーダは、ロウアドレス信号ＲＡにおいて、ページアドレスを示す下位ビットＲＡ１ｉと、ブロックアドレスを示す上位ビットＲＡ２ｉとを別々のデコーダでデコードしている。更に、ブロックアドレスをデコードした結果に応じて転送ゲートを制御して、ページアドレスのデコード結果をワード線に転送している。そして、ブロックアドレスが一致する転送ゲートは第１デコードセクションの出力をワード線に転送し、一致しない転送ゲートは転送ゲートのウェル領域の電圧をワード線に転送する。従って、デコード回路の数を大幅に削減することが出来、書き込み用デコーダを小型化出来る。

更に第３の実施形態では、消去時及び読み出し時において、第１デコードセクション１４１の出力が負電位とならないように制御している。また、第２デコードセクション１４２の出力を、転送ゲート１５０内において信号ＲＡＤ１がワード線に転送されないように制御している。そして、転送ゲートが形成されているウェル領域の電圧を、ワード線に転送する。従って、特に消去動作時において、非選択ブロックに対応する転送ゲートに対して負電圧の信号ＲＡＤ１が与えられることを防止出来る。その結果、転送ゲートのＭＯＳトランジスタ１５１に貫通パスが生成されることを防止でき、書き込み用デコーダの動作信頼性を向上できる。

また、上記第２の実施形態では、ロウアドレス信号ＲＡの上位ビットＲＡ２ｉが、完全にブロックアドレスに一致する場合について説明した。従って、転送ゲートのウェル領域は第２デコードセクション毎に分離されており、且つ第２デコードセクションによって制御される転送ゲートに接続されるワード線毎にメモリセルブロックＭＢが形成されている。しかし、ロウアドレス信号ＲＡの上位ビットＲＡ２ｉの一部のみがブロックアドレスに一致する場合であっても良い。

例えば図４２に示すように、上記第２の実施形態で説明した構成において、ワード線ＷＬ０〜ＷＬ７がメモリセルブロックＭＢ０を形成し、ワード線ＷＬ８〜ＷＬ１５がまた別のメモリセルブロックＭＢ１を形成している。そして転送ゲート１５０はメモリセルブロック毎に同一ウェル領域上に形成されている。すなわち、転送ゲート１５０−０〜１５０−７が同一ウェル領域上に形成され、転送ゲート１５０−８〜１５０−１５が別のウェル領域上に形成されている。

書き込み動作は上記第２の実施形態と同様であるので説明は省略する。消去動作について図４３を用いて説明する。メモリセルブロックＭＢ０のデータを消去する場合、ロウアドレス信号ＲＡの上位ビットＲＡ２ｉとして“００”または“０１”が入力される。図４３に示すように、ＲＡ２ｉ＝“００”が入力された場合、第２デコードセクション１４２−０が選択状態となる。従って、転送ゲート１５０−０〜１５０−３は、ｎチャネルＭＯＳトランジスタ１５１によって、第１デコードセクション１４１−０〜１４１−３の出力ＶＢＢ１をワード線ＷＬ０〜ＷＬ３に転送する。他方、第２デコードセクション１４２−１〜１４２−３が非選択状態となる。この際、ロウアドレス信号ＲＡの上位ビットＲＡ２ｉは一致しないがメモリセルブロックＭＢ０に対応する第２デコードセクション１４２−１のＶＣＧＮＷ（２ｉ）及びＶＣＧＰＷ（２ｉ）をそれぞれＶcc１及びＶＢＢ１とする。すると、転送ゲート１５０−４〜１５０−７ではＭＯＳトランジスタ１５１、１５２がオフするが、ＭＯＳトランジスタ１５３がオン状態となる。すると、転送ゲート１５０−４〜１５０−７のＶＣＧＰＷ（ＴＧ）はＶＢＢ１であるので、ワード線ＷＬ４〜ＷＬ７にＶＢＢ１が転送される。

第３の実施形態でも同様である。図４４に示すように、メモリセルブロックＭＢ０のデータを消去する場合、ロウアドレス信号ＲＡの上位ビットＲＡ２ｉとして“００”または“０１”が入力される。そして、選択ブロックＭＢ０に対応する第２デコードセクション１４２−０、１４２−１のＶＣＧＮＷ（２ｉ）及びＶＣＧＰＷ（２ｉ）をそれぞれＶcc１及びＶＢＢ１とする。すると、転送ゲート１５０−０〜１５０−１５は、ＭＯＳトランジスタ１５３によってＶＣＧＰＷ（ＴＧ）をワード線ＷＬ０〜ＷＬ１５に転送するが、転送ゲート１５０−０〜１５０−７のＶＣＧＰＷ（ＴＧ）はＶＢＢ１とされている。従って、ワード線ＷＬ０〜ＷＬ７にはＶＢＢ１が印加される。

また、上記実施形態に係る２Ｔｒフラッシュメモリでは、ビット線が階層化されている場合について説明したが、この場合に限られることはない。しかしビット線が階層化されている場合には、読み出し動作において、書き込み用グローバルビット線を０Ｖにしておくことが望ましい。書き込み用グローバルビット線を０Ｖにしておくことは、読み出し時における読み出し用グローバルビット線に対するノイズ対策となり、読み出し動作を更に安定させることが出来る。従って、フラッシュメモリの読み出し動作信頼性を向上できる。

また図４５に示すように、図６で説明した平面パターンは、書き込み用デコーダを中心に線対称となるようにメモリセルアレイ及びセレクトゲートデコーダを配置することが出来る。この場合、書き込み用デコーダのウェル領域を２つのメモリセルアレイ間で共用出来るので、ウェル分離に必要な面積を削減できる。また図６では第３層目の金属配線層のみ説明したが、例えば電源線等を第４層目の金属配線層で形成しても良い。

次に、前述の半導体記憶装置に関するアプリケーションについて説明する。図４６にメモリカードの例を示した。図４６に示した様に、メモリカード９００は、上記実施形態で説明したフラッシュメモリ３（２Ｔｒフラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリまたはＮＡＮＤ型フラッシュメモリ）を有している。フラッシュメモリ３は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。

メモリカード９００に搭載されたフラッシュメモリ３に、データ、アドレス、若しくは、コマンドを転送する信号線（ＤＡＴ）、信号線ＤＡＴにコマンドが転送されている事を示すコマンドラインイネーブル信号線（ＣＬＥ）、信号線ＤＡＴにアドレスが転送されている事を示すアドレスラインイネーブル信号線（ＡＬＥ）、及び、フラッシュメモリ１０が動作可能か否かを示すレディービジー信号線（Ｒ／Ｂ）が接続される。

図４７に別のメモリカードの例を示した。図４６に示したメモリカードと異なる点は、フラッシュメモリ３を制御し、図示せぬ外部装置と所定の信号のやり取りを行うコントローラ９１０を有している点である。

コントローラ９１０は、それぞれフラッシュメモリ３及び図示せぬ外部装置から所定の信号を受信、若しくは、外部装置へ所定の信号を出力するインターフェース部（Ｉ／Ｆ）９１１、９１２と、外部装置から入力された論理アドレスを物理アドレスに変換する為の所定の計算を行うマイクロプロセッサ部（ＭＰＵ）９１３と、データを一時的に記憶するバッファーラム９１４と、誤り訂正符合を生成する誤り訂正部（ＥＣＣ）９１５を有している。また、メモリカード９００にはコマンド信号線（ＣＭＤ）、クロック信号線（ＣＬＫ）、信号線（ＤＡＴ）が接続されている。

なお、前述の様なメモリカードを示したが、制御信号の本数、信号線のビット幅、若しくは、コントローラの構成は種々の変形が可能である。

図４８は、別のアプリケーションを示す。図４８に示すように、前述したメモリカード９００は、カードホルダー９２０に挿入され、図示せぬ電子機器に接続される。カードホルダー９２０は前出のコントローラ９１０の機能の一部を有していても良い。

図４９に別のアプリケーションを示した。図示した様に、前述のメモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００、及びインターフェース回路１３００を介してボード１３００に接続される。ボード１３００にはＣＰＵ１４００やバス１３００が搭載される。

図５０に別のアプリケーションを示した。メモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００を介して、パーソナルコンピュータ２０００に接続されている。

別のアプリケーションを図５１、図５２に示す。図示するように、ＩＣカード２１００にＭＣＵ２２００が搭載され、ＭＣＵ２２００は、いずれかの実施態様に従ったフラッシュメモリ１０と、その他の回路、例えばＲＯＭ２３００、ＲＡＭ２４００、及びＣＰＵ２５００を備えている。ＩＣカード２１００は、ＭＣＵ２２００に接続され且つＩＣカード２１００に設けられたplane terminal ２６００を介してＭＣＵ２２００に接続可能である。ＣＰＵ２５００は、計算部２５１０と、フラッシュメモリ３、ＲＯＭ２３００及びＲＡＭ２４００に接続された制御部２５２０を備えている。例えば、ＭＰＵ２２００はＩＣカード２１００の一方の面上に設けられ、plane connecting terminal ２６００は他方の面に設けられている。

すなわち、この発明の第１乃至第６の実施形態に係る不揮発性半導体記憶装置は、
１．電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタのソースに接続された第２ＭＯＳトランジスタとを含む複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
前記ワード線を選択するロウデコーダとを具備し、前記ロウデコーダは、前記メモリセルアレイのロウ方向を示すｎビット（ｎは自然数）のロウアドレス信号のうちのｍビット（ｍは自然数で、ｍ＜ｎ）をデコードする第１アドレスデコード回路と、
前記ロウアドレス信号のうちの（ｎ−ｍ）ビットをデコードする第２アドレスデコード回路と、
前記第２アドレスデコード回路の出力に応じて、前記第１アドレスデコード回路の出力を前記ワード線に与える転送ゲートとを備える。

２．電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、ＦＮトンネリングにより前記電荷蓄積層へ電子を注入されることによりデータが書き込まれ、電子を放出されることによりデータが消去されるメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
前記ワード線を選択し、書き込み時において選択ワード線に前記正電圧を印加し、消去時において選択ワード線に前記負電圧を印加するロウデコーダとを具備し、前記ロウデコーダは、前記メモリセルアレイのロウ方向を示すｎビット（ｎは自然数）のロウアドレス信号のうちｍビット（ｍは自然数で、ｍ＜ｎ）をデコードする第１アドレスデコード回路と、
前記ロウアドレス信号のうちの（ｎ−ｍ）ビットをデコードする第２アドレスデコード回路と、
前記第２アドレスデコード回路の出力に応じて、前記第１アドレスデコード回路の出力を前記ワード線に与える転送ゲートと、
消去時において、全ての前記第１アドレスデコード回路の出力を、前記負電位とならないよう同一の値に固定し、全ての前記第２アドレスデコード回路の出力を、前記転送ゲートが前記第１アドレスデコード回路の出力を前記ワード線に転送しないよう同一の値に固定する制御回路とを備える。

３．上記２において、前記転送ゲートは前記ワード線毎に設けられ、消去時における選択ワード線に対応する前記転送ゲートが形成されるウェル領域には前記負電位が印加され、該転送ゲートは該負電位を選択ワード線に転送する。

４．上記１乃至３いずれかにおいて、 前記メモリセルアレイは、それぞれが複数の前記ワード線を含む複数のメモリセルブロックを備え、
前記ロウアドレス信号のうちの前記ｍビットは、前記メモリセルブロック内のいずれかのワード線を選択するためのページアドレスであり、前記（ｎ−ｍ）ビットはいずれかのメモリセルブロックを選択するためのブロックアドレスであり、前記第１アドレスデコード回路は前記メモリセルブロック間で共通に用いられ、前記第２アドレスデコード回路は前記各メモリセルブロック内で共通に用いられる。

５．電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタのソースに接続された第２ＭＯＳトランジスタとを含む複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、
前記ワード線及びセレクトゲート線を選択するロウデコーダと、
正電圧を発生するチャージポンプ回路とを具備し、前記ロウデコーダは、前記セレクトゲート線を選択するためのロウアドレス信号をデコードするアドレスデコード回路と、
電流経路の一端が前記セレクトゲート線の一端に接続され、電流経路の他端が前記アドレスデコード回路の出力ノードに接続され、読み出し時にオン状態とされ、書き込み時にオフ状態とされる第１分離用トランジスタと、
電流経路の一端が前記セレクトゲート線の他端に接続され、電流経路の他端が第１電圧ノードに接続され、書き込み時にオン状態とされ、読み出し時にオフ状態とされる第２分離用トランジスタとを備え、読み出し動作時において、前記チャージポンプ回路は前記アドレスデコード回路の出力電圧と前記第１分離用トランジスタの閾値電圧とを加算した以上の正電圧を前記第１分離用トランジスタのゲートに印加する。

６．上記３において、前記第１アドレスデコード回路が形成される第１ウェル領域は、全ての該第１アドレスデコード回路間で電気的に共通とされ、
前記第２アドレスデコード回路が形成される第２ウェル領域は、各第２アドレスデコード回路間で電気的に分離されている。

７．上記１または２において、書き込み時及び消去時において、非選択ワード線に対応する前記転送ゲートは、該転送ゲートが形成されているウェル領域の電圧を前記非選択ワード線に転送する。

８．上記１において、消去時において、全ての前記第１アドレスデコード回路の出力を、０Ｖ以上の同一の値に固定し、全ての前記第２アドレスデコード回路の出力を、前記転送ゲートが前記第１アドレスデコード回路の出力を前記ワード線に転送しないよう同一の値に固定する制御回路を更に備える。

９．上記２または８において、前記制御回路は、少なくとも書き込み及び消去モードを示すモード信号によって制御され、消去モードにおいては、前記第１アドレスデコーダの出力が全て“Ｈ”レベルまたは“Ｌ”レベルとなるよう前記ロウアドレス信号のｍビットを制御し、前記第２アドレスデコード回路の出力が全て第１アドレスデコーダの出力と相補なレベルになるよう前記ロウアドレス信号の（ｎ−ｍ）ビットを制御する。

１０．上記１または２において、前記転送ゲートは第１、第２スイッチ素子を含み、且つ前記ワード線毎に設けられ、
前記第１スイッチ素子は、前記第２アドレスデコード回路の出力に基づいて前記第１アドレスデコーダの出力を対応する前記ワード線に転送し、
前記第２スイッチ素子は、前記第２アドレスデコード回路の出力に基づいて、該転送ゲートが形成されるウェル領域に印加される電圧を、対応する前記ワード線に転送する。

１１．上記５において、前記アドレスデコード回路は、前記第１、第２分離用トランジスタよりも低耐圧の第１ＭＯＳトランジスタを含んで形成される。

１２．上記１において、前記第２ＭＯＳトランジスタのソースを共通接続するソース線と、
前記メモリセルアレイにおいて、同一列にある前記第１ＭＯＳトランジスタのドレインを共通接続するビット線と、
前記メモリセルアレイにおいて、同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、
読み出し時において、いずれかの前記セレクトゲート線を選択するセレクトゲートデコーダとを更に備え、前記セレクトゲートデコーダは、
電流経路の一端が前記セレクトゲート線の一端に接続され、電流経路の他端が前記アドレスデコード回路の出力ノードに接続され、読み出し時にオン状態とされて読み出し電圧を前記セレクトゲート線に転送し、書き込み時にオフ状態とされる第１分離用トランジスタと、
電流経路の一端が前記セレクトゲート線の他端に接続され、電流経路の他端が第１電圧ノードに接続され、書き込み時にオン状態とされて負電圧を前記セレクトゲート線に転送し、読み出し時にオフ状態とされる第２分離用トランジスタとを備える。

１３．上記２において、前記メモリセルは、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタを更に備え、
前記不揮発性半導体記憶装置は、前記第２ＭＯＳトランジスタのソースを共通接続するソース線と、
前記メモリセルアレイにおいて、同一列にある前記第１ＭＯＳトランジスタのドレインを共通接続するビット線と、
前記メモリセルアレイにおいて、同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、
読み出し時において、いずれかの前記セレクトゲート線を選択するセレクトゲートデコーダとを更に備え、前記セレクトゲートデコーダは、電流経路の一端が前記セレクトゲート線の一端に接続され、電流経路の他端が前記アドレスデコード回路の出力ノードに接続され、読み出し時にオン状態とされて読み出し電圧を前記セレクトゲート線に転送し、書き込み時にオフ状態とされる第１分離用トランジスタと、
電流経路の一端が前記セレクトゲート線の他端に接続され、電流経路の他端が第１電圧ノードに接続され、書き込み時にオン状態とされて負電圧を前記セレクトゲート線に転送し、読み出し時にオフ状態とされる第２分離用トランジスタとを備える。

更に本実施形態に係るメモリカードは、
１４．上記１乃至１３いずれか１項記載の不揮発性半導体記憶装置を搭載する。

１５．上記１４において、前記不揮発性半導体記憶装置を制御する制御装置を更に備える。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第１の実施形態に係るシステムＬＳＩのブロック図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイの回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み回路、スイッチ群、及び入力バッファの回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるカラムセレクタおよび読み出し回路の回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み用デコーダ及びセレクトゲートデコーダの回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの平面図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイのビット線方向に沿った断面図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイ、書き込み用デコーダ、及びセレクトゲートデコーダの断面図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの書き込み動作時、消去動作時、及び読み出し動作時における各種信号のタイミングチャート。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの初期動作時における入力バッファ、スイッチ群、及び書き込み回路の様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのデータラッチ時における入力バッファ、スイッチ群、及び書き込み回路の様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのデータラッチ時における入力バッファ、スイッチ群、及び書き込み回路の様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの書き込み動作時におけるメモリセルアレイ、セレクトゲートデコーダ、及び書き込み回路の様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの消去動作時におけるメモリセルアレイの様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み用デコーダの一部領域の回路図。読み出し動作時におけるメモリセルアレイ及び読み出し回路の様子を示す回路図。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み用デコーダの一部領域の回路図。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み用デコーダのウェル領域に印加される電圧のタイミングチャート。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み用デコーダの回路図。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み用デコーダ及びメモリセルアレイのブロック図。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み用デコーダのウェル領域に印加される電圧のタイミングチャート。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み用デコーダ及びメモリセルアレイの回路図。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの書き込み動作時におけるメモリセルアレイ及び書き込み用デコーダの回路図。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの消去動作時におけるメモリセルアレイ及び書き込み用デコーダの回路図。 書き込み用デコーダの一部領域の回路図。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み用デコーダの回路図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み用デコーダの一部領域の回路図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み用デコーダの一部領域の回路図であり、消去動作時及び読み出し動作時の様子を示す図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの消去動作時におけるメモリセルアレイ及び書き込み用デコーダの回路図。 この発明の第４の実施形態に係るシステムＬＳＩのブロック図。 この発明の第４の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイ及び書き込み回路の回路図。 この発明の第４の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるロウデコーダの一部領域の回路図。 この発明の第４の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイのビット線方向に沿った断面図。 この発明の第４の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの書き込み動作時におけるメモリセルアレイの様子を示す回路図。 この発明の第４の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの消去動作時におけるメモリセルアレイの様子を示す回路図。 この発明の第４の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの読み出し動作時におけるメモリセルアレイの様子を示す回路図。 この発明の第５の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第５の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイのビット線方向に沿った断面図。 この発明の第６の実施形態に係るシステムＬＳＩのブロック図。 この発明の第６の実施形態に係るＮＡＮＤ型フラッシュメモリのビット線方向に沿った断面図。 この発明の第６の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのビット線方向に沿った断面図。 この発明の第６の実施形態に係る２Ｔｒフラッシュメモリのビット線方向に沿った断面図。 この発明の第２の実施形態の変形例に係る２Ｔｒフラッシュメモリの備える書き込み用デコーダ及びメモリセルアレイの回路図。 この発明の第２の実施形態の変形例に係る２Ｔｒフラッシュメモリの備える書き込み用デコーダ及びメモリセルアレイの消去動作時における回路図。 この発明の第３の実施形態の変形例に係る２Ｔｒフラッシュメモリの備える書き込み用デコーダ及びメモリセルアレイの消去動作時における回路図。 この発明の第１乃至第３の実施形態の変形例に係る２Ｔｒフラッシュメモリのブロック図。 この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。 この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。 この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたメモリカード及びカードホルダーの外観図。 この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。 この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。 この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたＩＣカードの外観図。 この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたＩＣカードのブロック図。

符号の説明

１…システムＬＳＩ、２…ＣＰＵ、３、５００、５１０、５２０…フラッシュメモリ、１０…メモリセルアレイ、１１〜１９…ＭＯＳトランジスタ、２０…書き込み用デコーダ、２１、３１…ロウアドレスデコード回路、２２、１４３、１４５…ＮＡＮＤゲート、２３、３４、５２、５３、７６、１４４、１４６、１４７…インバータ、２４、２５、３５、３６、６２〜６６、５４、５５、８１、８２、１５１〜１５３…ＭＯＳトランジスタ、３０…セレクトゲートデコーダ、３２、８０…スイッチ群、４０…カラムデコーダ、５０…書き込み回路、５１…ラッチ回路、６０…カラムセレクタ、６１…選択ユニット、７０…読み出し回路、７１…読み出しユニット、７２…プリチャージ回路、７３…センスアンプ、７７…フリップフロップ、９０…出力バッファ、１００…ソース線ドライバ、１１０…アドレスバッファ、１２０…ライトステートマシーン、１３０…電圧発生回路、１４０…デコードセクション、１４１、１４１−０〜１４１−３…第１デコードセクション、１４２、１４２−０〜１４２−３…第２デコードセクション、１４８…第１デコードセクション群、１４９…第２デコードセクション群、１５０、１５０−０〜１５０−１５…転送ゲート、１５４…転送ゲート群、１６０、１６１…制御回路、１７０…ロウデコーダ、１８０…入力バッファ、２００…半導体基板、２０１、４００、４０１…ｎ型ウェル領域、２０２、４０２、４０３…ｐ型ウェル領域、２０３…不純物拡散層、２０４…ゲート絶縁膜、２１０、２３０…多結晶シリコン層、２２０…ゲート間絶縁膜、２５０、２８０、３００、３２０、３４０…層間絶縁膜、２６０、２７０、２９０、３１０、３３０…金属配線層、６００…ＭＣＵ、７００…Ｉ／Ｏ回路

Claims (4)

1. 電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタのソースに接続された第２ＭＯＳトランジスタとを含む複数のメモリセルが配置されたメモリセルアレイと、
   前記第１ＭＯＳトランジスタの前記制御ゲートに接続されたワード線と、
   前記ワード線を選択するロウデコーダと
   を具備し、前記ロウデコーダは、前記メモリセルアレイのロウ方向を示すｎビット（ｎは自然数）のロウアドレス信号のうちのｍビット（ｍは自然数で、ｍ＜ｎ）をデコードする第１アドレスデコード回路と、
   前記ロウアドレス信号のうちの（ｎ−ｍ）ビットをデコードする第２アドレスデコード回路と、
   第１ウェル領域上に形成され、前記第２アドレスデコード回路によって選択された際には前記第１アドレスデコード回路の出力を前記ワード線に与え、非選択とされた際には前記第１ウェル領域の電位を前記ワード線に与える転送ゲートと
   を備え、前記第１アドレスデコード回路の出力は、データの書き込み時には正電位とされ、データの消去時には負電位とされ、
   前記第１ウェル領域の電位は、前記第１アドレスデコード回路の出力を転送するためにゼロ及び負電位の間で切り替え可能である
   ことを特徴とする不揮発性半導体記憶装置。
2. 電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、ＦＮトンネリングにより前記電荷蓄積層へ電子を注入されることによりデータが書き込まれ、電子を放出されることによりデータが消去されるメモリセルと、
   前記メモリセルが配置されたメモリセルアレイと、
   前記第１ＭＯＳトランジスタの前記制御ゲートに接続されたワード線と、
   前記ワード線を選択し、書き込み時において選択ワード線に正電圧を印加し、消去時において選択ワード線に負電圧を印加するロウデコーダと
   を具備し、前記ロウデコーダは、前記メモリセルアレイのロウ方向を示すｎビット（ｎは自然数）のロウアドレス信号のうちｍビット（ｍは自然数で、ｍ＜ｎ）をデコードする第１アドレスデコード回路と、
   前記ロウアドレス信号のうちの（ｎ−ｍ）ビットをデコードする第２アドレスデコード回路と、
   前記第２アドレスデコード回路の出力に応じて、前記第１アドレスデコード回路の出力を前記ワード線に与える転送ゲートと、
   消去時において、全ての前記第１アドレスデコード回路の出力を、前記負電位とならないよう同一の値に固定し、全ての前記第２アドレスデコード回路の出力を、前記転送ゲートが前記第１アドレスデコード回路の出力を前記ワード線に転送しないよう同一の値に固定する制御回路と
   を備え、前記転送ゲートは前記ワード線毎に設けられ、消去時における選択ワード線に対応する前記転送ゲートが形成されるウェル領域には前記負電位が印加され、該転送ゲートは該負電位を選択ワード線に転送することを特徴とする不揮発性半導体記憶装置。
3. 前記メモリセルアレイは、それぞれが複数の前記ワード線を含む複数のメモリセルブロックを備え、
   前記ロウアドレス信号のうちの前記ｍビットは、前記メモリセルブロック内のいずれかのワード線を選択するためのページアドレスであり、前記（ｎ−ｍ）ビットはいずれかのメモリセルブロックを選択するためのブロックアドレスであり、
   前記第１アドレスデコード回路は前記メモリセルブロック間で共通に用いられ、
   前記第２アドレスデコード回路は前記各メモリセルブロック内で共通に用いられる
   ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
4. 電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタのソースに接続された第２ＭＯＳトランジスタとを含む複数のメモリセルが配置されたメモリセルアレイと、
   前記第１ＭＯＳトランジスタの前記制御ゲートに接続されたワード線と、
   前記第２ＭＯＳトランジスタのゲートに接続されたセレクトゲート線と、
   前記ワード線及びセレクトゲート線を選択するロウデコーダと、
   正電圧を発生するチャージポンプ回路と
   を具備し、前記ロウデコーダは、前記セレクトゲート線を選択するためのロウアドレス信号をデコードするアドレスデコード回路と、
   電流経路の一端が前記セレクトゲート線に接続され、電流経路の他端が前記アドレスデコード回路の出力ノードに接続され、読み出し時にオン状態とされ、書き込み時にオフ状態とされる第１分離用トランジスタと、
   電流経路の一端が前記セレクトゲート線に接続され、電流経路の他端が第１電圧ノードに接続され、書き込み時にオン状態とされ、読み出し時にオフ状態とされる第２分離用トランジスタと
   を備え、読み出し動作時において、前記チャージポンプ回路は前記アドレスデコード回路の出力電圧と前記第１分離用トランジスタの閾値電圧とを加算した以上の正電圧を前記第１分離用トランジスタのゲートに印加し、
   前記アドレスデコード回路は第１ウェル領域上に形成され、前記第２分離用トランジスタは、前記第１ウェル領域と電気的に分離された第２ウェル領域上に形成され、
   前記書き込み時に前記第２ウェル領域には前記第１電圧ノードを介して負電圧が印加され、前記第２分離用トランジスタは、該負電圧を前記セレクトゲート線に転送し、
   前記アドレスデコード回路は、前記負電圧の絶対値よりも小さい正電圧を電源電圧として用いて動作する
   ことを特徴とする不揮発性半導体記憶装置。

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