TWI614754B - 非揮發性記憶體裝置 - Google Patents

Abstract

一種非揮發性記憶體裝置，具有記憶胞陣列、列解碼器以及高壓解碼器。其中高壓解碼器包括多個傳輸通道電路與多個第一下拉電路。各個傳輸通道電路於對應的記憶胞被進行抹除操作時，依據抹除閘極控制信號限制傳輸電流至對應的抹除閘極。第一下拉電路於被選擇的記憶胞進行抹除操作時，將未被選擇的記憶胞的抹除閘極連接至接地。

Description

非揮發性記憶體裝置

本發明是有關於一種記憶體裝置，且特別是有關於一種非揮發性記憶體裝置。

非揮發性記憶體由於具有可多次進行資料的存入、讀取、抹除等動作，且存入的資料在斷電後也不會消失的優點，已廣泛採用在個人電腦和電子設備。

隨著記憶體相關技術的進步，記憶體裝置的容量越來越大、尺寸越來越小，電路複雜度則日漸提升。其中電路的複雜度越高將大幅地降低產品良率，而增加記憶體裝置的製造成本。

本發明提供一種非揮發性記憶體裝置，可有效地降低非揮發性記憶體裝置的電路複雜度，提高非揮發性記憶體裝置的生產良率。

本發明提供一種非揮發性記憶體裝置包括記憶胞陣列、列解碼器以及高壓解碼器。記憶胞陣列包括多個記憶胞。列解碼 器耦接記憶胞陣列，解碼列位址信號，以選擇驅動對應該列位址信號的字元線上的記憶胞。高壓解碼器耦接記憶胞陣列，於進行抹除操作時，提供抹除閘極控制信號對至被選擇的記憶胞的抹除閘極。高壓解碼器包括多個傳輸通道電路以及多個第一下拉電路。傳輸通道電路分別耦接對應的記憶胞的抹除閘極，於對應的記憶胞被進行抹除操作時，依據抹除閘極控制信號限制傳輸至對應的抹除閘極的電流。第一下拉電路分別耦接於對應的記憶胞的抹除閘極與接地之間，於對應的記憶胞被進行抹除操作時，斷開對應的記憶胞與接地間的連接。

在本發明的一實施例中，上述的列解碼器包括多個電晶體群組，其中各個電晶體群組包括多個字元線電路，列解碼器解碼列位址信號而產生群組選擇信號、反相群組選擇信號以及字元線選擇信號，並依據群組選擇信號、反相群組選擇信號以及字元線選擇信號選擇電晶體群組，並驅動被選擇的字元線電路對應的字元線。

在本發明的一實施例中，上述的各個字元線電路包括傳輸閘以及第二下拉電路。傳輸閘的一端耦接對應的字元線，另一端接收字元線選擇信號，自被選擇的電晶體群組中選擇對應字元線選擇信號的字元線，以驅動與被選擇的字元線電路對應的字元線。第二下拉電路耦接於對應的字元線與接地之間，第二下拉電路接收反相群組選擇信號，於第二下拉電路對應的字元線被選擇時斷開對應的字元線與接地間的連接。

在本發明的一實施例中，上述的高壓解碼器依據反相群組選擇信號產生致能信號。各個傳輸通道電路包括傳輸閘，傳輸閘的一端耦接對應的記憶胞的抹除閘極，另一端依據對應的記憶胞的操作接收對應的電壓，傳輸閘的P型電晶體之基底端耦接傳輸閘的所述另一端，傳輸閘的第一控制端和第二控制端分別接收抹除閘極控制信號對，於對應的記憶胞被進行抹除操作時，傳輸閘受控於抹除閘極控制信號而改變其導通程度。

在本發明的一實施例中，上述的抹除閘極控制信號對包括第一抹除閘極控制信號以及第二抹除閘極控制信號，非揮發性記憶體裝置更包括第一抹除閘極控制信號產生電路以及第二抹除閘極控制信號產生電路。第一抹除閘極控制信號產生電路產生第一抹除閘極控制信號，第一抹除閘極控制信號產生電路包括第一P型電晶體以及第一N型電晶體。其中第一P型電晶體的源極耦接系統最高電壓。第一N型電晶體與第一P型電晶體串接於系統最高電壓與第一電壓之間，第一P型電晶體與第一N型電晶體的閘極接收致能信號，並於第一N型電晶體的汲極傳輸第一抹除閘極控制信號。第二抹除閘極控制信號產生電路，產生第二抹除閘極控制信號，第二抹除閘極控制信號產生電路包括第二P型電晶體以及第二N型電晶體。第二P型電晶體的源極耦接第二電壓。第二N型電晶體與第二P型電晶體串接於第二電壓與接地之間，第二P型電晶體與第二N型電晶體的閘極接收反向致能信號，並於第二P型電晶體的汲極傳輸第二抹除閘極控制信號。

在本發明的一實施例中，上述的高壓解碼器依據反相群組選擇信號產生致能信號與反相致能信號。高壓解碼器更包括多個傳輸閘以及多個第二下拉電路。各個傳輸閘的一端耦接對應的記憶胞的控制閘極，另一端依據對應的記憶胞的操作接收對應的電壓，各個傳輸閘的P型電晶體之基底端耦接各個傳輸閘的所述另一端，各個傳輸閘的第一控制端和第二控制端分別接收致能信號和反相致能信號，各個傳輸閘於對應的記憶胞被選擇時處於導通狀態。第二下拉電路分別耦接於對應的記憶胞的控制閘極與接地之間，各個第二下拉電路於其對應的記憶胞被選擇時斷開對應的記憶胞與該接地間的連接。

在本發明的一實施例中，上述各個第一下拉電路與各個第二下拉電路分別為一電晶體。

在本發明的一實施例中，上述的高壓解碼器更包括多個第一電晶體、多個第二電晶體以及多個第三電晶體。各個第一電晶體的一端耦接對應的記憶胞的控制閘極，另一端依據對應的記憶胞的操作接收對應的電壓，各個第一電晶體的基底端耦接各個第一電晶體的所述另一端，上述多個第一電晶體於對應的記憶胞被選擇時處於導通狀態。各個第二電晶體的一端耦接對應的記憶胞的控制閘極，另一端依據對應的記憶胞的操作接收對應的電壓，各個第二電晶體的基底端耦接到各個第二電晶體的源極端，上述多個第二電晶體於對應的記憶胞被選擇時處於導通狀態。上述多個第三電晶體的一端耦接對應的記憶胞的控制閘極，另一端 耦接該接地，上述多個第三電晶體的基底端耦接到上述多個第二電晶體的源極端，上述多個第三電晶體於對應的記憶胞被選擇時處於斷開狀態。其中於進行抹除操作時，被選擇的記憶胞所對應的第二電晶體的另一端接收的電壓為負電壓或零。

在本發明的一實施例中，上述的多個第二電晶體於對應的記憶胞被選擇且進行抹除操作時時，若負電壓大於預設電壓，第三電晶體的閘極電壓接收電源電壓，若負電壓小於或等於預設電壓，第三電晶體的閘極電壓介於第二電晶體或第三電晶體臨界電壓與電源電壓之間。

在本發明的一實施例中，上述的列解碼器與該高壓解碼器分別包括多個第二下拉電路，其分別耦接對應的記憶胞的源極，依據阻抗調整信號以及開關信號於對應的記憶胞被進行待命操作、讀取操作以及抹除操作時、將對應的記憶胞的源極耦接至接地，上述多個第二下拉電路於對應的記憶胞被進行讀取操作時，受控於阻抗調整信號而降低所提供之接地路徑的阻抗值。

在本發明的一實施例中，上述各個第二下拉電路包括第一電晶體以及第二電晶體。第一電晶體的一端耦接對應的記憶胞的源極。第二電晶體耦接於第一電晶體的另一端與接地之間，第一電晶體與第二電晶體的閘極分別接收阻抗調整信號與開關信號，其中於進行讀取操作時，第一電晶體的閘極電壓為電源電壓的N倍，第二電晶體的閘極電壓等於電源電壓，其中N大於1。

在本發明的一實施例中，於進行程式化操作時，第二電 晶體受控於開關信號而被斷開，高壓解碼器更包括高壓選擇電晶體以及第三電晶體。高壓選擇電晶體的一端耦接對應的記憶胞的源極，另一端依據對應的記憶胞的操作接收對應的電壓，高壓選擇電晶體於對應的記憶胞被選擇時處於導通狀態。第三電晶體耦接於對應的源極與接地之間，第三電晶體的閘極接收偏壓電壓，於記憶胞被進行程式化操作時，第三電晶體受控於偏壓電壓而提供放電路徑，並反應被執行程式化操作的記憶胞個數而改變放電路徑的阻抗值。

在本發明的一實施例中，上述的非揮發性記憶體裝置更包括偏壓產生電路，其耦接第三電晶體的閘極，提供偏壓電壓。偏壓產生電路包括電流調整單元以及輸出級單元。電流調整單元反應被執行程式化操作的記憶胞個數產生對應的輸出電流。輸出級單元耦接電流調整單元，反應輸出電流產生偏壓電壓。

在本發明的一實施例中，上述的非揮發性記憶體裝置更包括行解碼器以及感測放大器。行解碼器耦接記憶胞陣列，解碼行位址信號，以選擇接收與記憶胞連接的位元線上的資料電流。感測放大器耦接行解碼器，感測放大被驅動的位元線上的資料電流。

基於上述，本發明實施例的高壓解碼器可藉由傳輸通道電路於對應的記憶胞進行抹除操作時，依據抹除閘極控制信號限制傳輸至對應的抹除閘極的電流，並藉由第一下拉電路於被選擇的記憶胞進行抹除操作時，斷開被選擇的記憶胞與接地間的連 接，並將未被選擇進行抹除操作的記憶胞的抹除閘極連接至接地。其中傳輸通道電路可由僅包含2個電晶體的傳輸閘來實施，第一下拉電路則可僅由1個電晶體來實施，因此可有效地降低非揮發性記憶體裝置的電路複雜度，提高非揮發性記憶體裝置的生產良率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

102‧‧‧記憶胞陣列

104‧‧‧列解碼器

106‧‧‧高壓解碼器

108‧‧‧行解碼器

110‧‧‧感測放大器

200、200’‧‧‧基底

220、220’‧‧‧堆疊結構

222、222’‧‧‧閘介電層

224、224’‧‧‧輔助閘極

226、226’‧‧‧絕緣層

230、230’‧‧‧輔助閘介電層

232、232’‧‧‧抹除閘介電層

240、240’‧‧‧浮置閘極

241、241’‧‧‧轉角部

242、242’‧‧‧穿隧介電層

248、248’‧‧‧汲極

252、252’‧‧‧閘間介電層

260、260’‧‧‧層間絕緣層

262、262’‧‧‧插塞

264、264’‧‧‧位元線

CS、CS01、CS23‧‧‧源極

CG、CG01、CG23‧‧‧控制閘極

EP、EP0~EP3‧‧‧抹除閘極

MC、MC’‧‧‧記憶胞

WL0~WL3‧‧‧字元線

BL0~BL2‧‧‧位元線

SEL‧‧‧群組選擇信號

SELN‧‧‧反相群組選擇信號

WLC0~WLC7‧‧‧字元線電路

TR、TR1、TRG、TRP‧‧‧傳輸閘

PL、PLG、PLP、PLS‧‧‧下拉電路

XPW0~XPW7‧‧‧字元線選擇信號

VDD‧‧‧電源電壓

PGMOD‧‧‧阻抗調整信號

PROGN‧‧‧開關信號

M1~M14、P1~P7‧‧‧電晶體

AA、NA‧‧‧致能信號

AAN、NAN‧‧‧反相致能信號

HVCG‧‧‧電壓

EGCNTP、EGCNTN‧‧‧抹除閘極控制信號

HVEP‧‧‧電壓

CSBIAS、VPBIAS‧‧‧偏壓電壓

HVCS‧‧‧電壓

1002‧‧‧電流調整單元

1004‧‧‧輸出級單元

IO‧‧‧輸出電流

I1‧‧‧可變電流源

PGMCG‧‧‧控制信號

PGMCGN‧‧‧反相控制信號

HVNN‧‧‧電壓

VECLN、VECLP‧‧‧電壓

圖1為依照本發明之實施例所繪示的一種非揮發性記憶體裝置的示意圖。

圖2A為依照本發明之實施例所繪示的一種記憶胞的結構示意圖。

圖2B為依照本發明之實施例所繪示的另一種記憶胞的結構示意圖。

圖3為依照本發明之實施例所繪示的一種記憶胞陣列的示意圖。

圖4為依照本發明之實施例所繪示的一種電晶體群組的字元線電路的示意圖。

圖5為依照本發明之實施例所繪示的一種列解碼器的源極下拉電路的示意圖。

圖6為依照本發明之實施例所繪示的一種高壓解碼器的控制閘極電壓產生電路的示意圖。

圖7為依照本發明之實施例所繪示的一種高壓解碼器的抹除閘極電壓產生電路的示意圖。

圖8A與圖8B分別為依照本發明之實施例所繪示的抹除閘極控制信號對的產生電路的示意圖。

圖9為依照本發明之實施例所繪示的一種高壓解碼器的源極電壓產生電路的示意圖。

圖10為依照本發明之實施例所繪示的一種電晶體M7閘極的偏壓產生電路的示意圖。

圖11為依照本發明另一實施例所繪示的一種高壓解碼器的控制閘極電壓產生電路的示意圖。

圖1為依照本發明之實施例所繪示的一種非揮發性記憶體裝置的示意圖，請參照圖1。非揮發性記憶體裝置包括記憶胞陣列102、列解碼器104、高壓解碼器106、行解碼器108以及感測放大器110，記憶胞陣列102耦接列解碼器104、高壓解碼器106以及行解碼器108，感測放大器110耦接行解碼器108。進一步來說，記憶胞陣列102包括多個記憶胞，各個記憶胞可透過字元線耦接至列解碼器104，並透過位元線耦接至行解碼器108以及感測放大器110。

其中記憶胞的詳細結構可如圖2A所示，在圖2A實施例中，記憶胞MC可包括堆疊結構220、輔助閘介電層230、抹除閘介電層232、浮置閘極240、穿隧介電層242、源極CS、汲極248、控制閘極CG以及閘間介電層252。此外，基底200上更具有層間絕緣層260、插塞262與位元線264。堆疊結構220從基底200起依序由閘介電層222、輔助閘極(字元線)224、絕緣層226以及抹除閘極EP構成。閘介電層222例如是設置於輔助閘極224與基底200之間。閘介電層222的材質例如是氧化矽。閘介電層222的厚度例如小於或等於穿隧介電層242的厚度。其中浮置閘極240例如是設置於堆疊結構220之第一側的側壁，且此浮置閘極240的頂部具有轉角部241。抹除閘極228包覆浮置閘極240的轉角部241。此轉角部241角度小於或等於90度。

在部份實施例中，記憶胞的詳細結構亦可如圖2B所示，在圖2B實施例中，記憶胞MC’包括堆疊結構220’、輔助閘介電層230’、抹除閘介電層232’、浮置閘極240’、穿隧介電層242’、源極CS、汲極248’、控制閘極CG以及閘間介電層252’。此外，基底200’上更具有層間絕緣層260’、插塞262’與位元線264’。堆疊結構220’從基底200’起依序由閘介電層222’、輔助閘極(字元線)224’、絕緣層226’以及抹除閘極EP構成。閘介電層222’例如是設置於輔助閘極224’與基底200’之間。閘介電層222’的材質例如是氧化矽。閘介電層222’的厚度例如小於或等於穿隧介電層242’的厚度。浮置閘極240’例如是設置於堆疊結構220’之第一側 的側壁，且此浮置閘極240’的頂部具有轉角部241’。此轉角部241’鄰近抹除閘極EP，且此轉角部241’高度落於抹除閘極EP高度間。此轉角部241’角度小於或等於90度。

圖3為依照本發明之實施例所繪示的一種記憶胞陣列的示意圖，如圖3所示，各條字元線WL0~WL3皆耦接至對應的多個記憶胞MC，對各條字元線WL0~WL3上的記憶胞MC進行操作(如讀取、程式化、抹除等操作)時，各條字元線WL0~WL3的驅動電壓可由列解碼器104提供，對應記憶胞MC的控制閘極(CG01~CG23)以及抹除閘極(EP0~EP2)的電壓可由高壓解碼器106提供，對應的記憶胞MC的源極(CS01~CS23)可由列解碼器104與高壓解碼器106提供。此外，位元線BL0~BL2上的資料電流可由感測放大器110接收而進行放大。值得注意的是，圖3所示的字元線、記憶胞、位元線的數量僅為示範性的實施例，實際應用上並不以此為限。

列解碼器104可解碼列位址信號，以選擇驅動對應列位址信號的字元線上的記憶胞。詳細來說，列解碼器104可包括多個電晶體群組，各個電晶體群組包括多個字元線電路，列解碼器104可解碼列位址信號而產生群組選擇信號SEL、反相群組選擇信號SELN以及字元線選擇信號，並依據群組選擇信號SEL與反相群組選擇信號SELN選擇電晶體群組，以驅動被選擇的字元線電路對應的字元線。舉例來說，在圖4實施例中，一個電晶體群組可包括8個字元線電路WLC0~WLC7，字元線電路WLC0~WLC7 分別耦接對應的字元線WL0~WL7。其中各個字元線電路WLC0~WLC7可包括傳輸閘TR與下拉電路PL，下拉電路PL耦接於對應的字元線與接地之間，傳輸閘TR的兩控制端分別接收群組選擇信號SEL與反相群組選擇信號SELN。

其中，傳輸閘TR可例如以一P型電晶體與一N型電晶體來實施，P型電晶體的閘極接收反相群組選擇信號SELN，N型電晶體的閘極接收群組選擇信號SEL，然不以此為限。假設圖4的電晶體群組為被選擇的電晶體群組，字元線電路WLC0~WLC7的傳輸閘皆會受控於群組選擇信號SEL與反相群組選擇信號SELN而被導通。另外，在圖4實施例中，下拉電路PL由一N型電晶體實施，當圖4的電晶體群組被選擇時，N型電晶體將受控於反相群組選擇信號SELN而將字元線與接地間的連接斷開。傳輸閘TR的一端耦接對應的字元線，另一端接收字元線選擇信號(XPW0~XPW7)，以自被選擇的電晶體群組中選擇對應字元線選擇信號(XPW0~XPW7)的字元線電路WLC0~WLC7，而驅動與被選擇的字元線電路對應的字元線WL0~WL7。例如，若對應列位址信號的字元線為字元線WL2，列解碼器104可輸出高電壓準位的字元線選擇信號XPW2至字元線電路WLC，以驅動字元線WL2。值得注意的是，在部分實施例中，傳輸閘TR與下拉電路PL亦可以其它方式實施而不限於本實施例的實施方式，例如下拉電路PL亦可以多個串接的電晶體來實施，或以開關來實施。

下列表1記載圖4實施例中字元線電路執行字元線選擇 驅動操作時的偏壓電壓條件。

其中Sel代表在被選擇到的電晶體群組中亦被選擇到的字元線電路所對應的記憶胞的電壓偏壓條件，unselA代表在被選擇到的電晶體群組中未被選擇到的字元線電路所對應的記憶胞的電壓偏壓條件，unselB代表在未被選擇到的電晶體群組中字元線電路所對應的記憶胞的電壓偏壓條件，WL為字元線，XPW為字元線選擇信號，VDD為電源電壓，電壓VWLP例如是0.6~1.2伏特(V)。另外，群組選擇信號SEL與反相群組選擇信號SELN的電壓值相反，亦即當群組選擇信號SEL為0時，反相群組選擇信號SELN為VDD，當群組選擇信號SEL為VDD時，反相群組選擇 信號SELN為0。

如上所示，在圖4實施例中，各個字元線電路僅須3個電晶體即可受控於群組選擇信號、反相群組選擇信號以及字元線選擇信號而完成字元線的選擇驅動操作，較先前技術使用更少的電晶體，而可有效地降低非揮發性記憶體裝置的電路複雜度。

此外，列解碼器104還可包括耦接對應的記憶胞的源極的下拉電路，其可拉低源極CS上的電壓，如圖5所示的源極的下拉電路502所示。下拉電路502可依據阻抗調整信號PGMOD以及開關信號PROGN於對應的記憶胞被進行待命操作、讀取操作以及抹除操作時、將對應的記憶胞的源極CS耦接至接地，下拉電路502於對應的記憶胞被進行讀取操作時，受控於阻抗調整信號PGMOD而降低所提供之接地路徑的阻抗值。詳細來說，下拉電路502可包括M個電晶體M1以及電晶體M2，其中M為正整數，在本實施例中M等於2，亦即2個電晶體M1，2個電晶體M1間為並聯連接，然不以此為限。當M大於2時，M個電晶體M1間亦為並聯連接，亦即。當M等於1時，電晶體M1串接於對應的記憶胞的源極CS與電晶體M2之間。在圖5中，2個電晶體M1的一端耦接對應的2個記憶胞的源極CS，2個電晶體M1的另一端則共同耦接至電晶體M2，另外電晶體M2耦接於M個電晶體M1的另一端與接地之間，其中2個電晶體M1的控制端接收阻抗調整信號PGMOD，電晶體M2的控制端接收開關信號PROGN。於對應的記憶胞的被進行讀取操作時，2個電晶體M1的閘極電壓 為電源電壓的N倍，而電晶體M2的閘極電壓等於電源電壓，其中N大於1，在本實例中，N等於2。如此藉由在對應的記憶胞被進行讀取操作時，提高2個電晶體M1的閘極電壓，以降低電晶體M1的阻值，可避免對應的記憶胞的源極CS上的電壓過高，而影響到對應的記憶胞的讀取結果。

此外，下列表2記載圖5實施例的電路執行待命操作、讀取操作、程式化操作以及抹除操作時的偏壓電壓條件。

其中，VDD為電源電壓，電壓VCS例如是3~7伏特。

另一方面，高壓解碼器106亦包括可對記憶胞MC的控制閘極CG、抹除閘極EP以及源極CS施加電壓的電路。圖6為 依照本發明之實施例所繪示的一種高壓解碼器的控制閘極電壓產生電路的示意圖，請參照圖6。在本實施例中，高壓解碼器106包括對應的2個控制閘極電壓產生電路，2個控制閘極電壓產生電路耦接至對應的2個記憶胞的控制閘極CG，然不以此為限，在其它實施例中，高壓解碼器106可對應一個或更多個控制閘極電壓產生電路，各個控制閘極電壓產生電路耦接至對應的記憶胞控制閘極CG。如圖6所示，高壓解碼器106的各個控制閘極電壓產生電路分別包括傳輸閘TRG以及下拉電路PLG，傳輸閘TRG的一端耦接對應的記憶胞的控制閘極CG，另一端依據對應的記憶胞的操作(例如待命操作、讀取操作、程式化操作以及抹除操作)而接收對應的電壓。傳輸閘TRG的第一控制端和第二控制端分別接收致能信號AA和反相致能信號AAN，下拉電路PLG耦接於對應的記憶胞的控制閘極CG與接地之間。傳輸閘TRG可例如以一P型電晶體與一N型電晶體來實施，其中P型電晶體的閘極接收反相致能信號AAN，N型電晶體的閘極接收致能信號AA，然不以此為限。於程式化與抹除操作時，當傳輸閘TRG與下拉電路PLG所對應的記憶胞被群組選擇信號SEL以及反相群組選擇信號SELN所選擇時，傳輸閘TRG受控於致能信號AA和反相致能信號AAN而被導通，且下拉電路PLG受控於反相致能信號AAN斷開其對應的記憶胞與接地間的連接。其中致能信號AA和反相致能信號AAN為高壓解碼器106依據反相群組選擇信號SELN所產生。於待命與讀取操作時，傳輸閘TRG受控於致能信號AA和反相致能 信號AAN導通，不受對應的記憶胞被群組選擇信號SEL以及反相群組選擇信號SELN控制。

下列表3記載圖6實施例的電路執行待命操作、讀取操作、程式化操作以及抹除操作時的偏壓電壓條件。

其中，VDD為電源電壓，VCGP例如是5~9伏特，電壓VEPE例如是6~12伏特，電壓HVCG為傳輸閘TRG的另一端所接收的對應記憶胞的操作電壓或初級解碼電壓，其中操作電壓為對應記憶胞的操作模式(例如待命操作、讀取操作、程式化操作以及抹除操作等操作模式)的電壓(例如對應被選擇狀態(Sel)的電 壓)，初級解碼電壓為對應記憶胞未被選擇時所接收的電壓(例如對應未被選擇狀態(unselA)的電壓)。如上所示，在圖6實施例中，高壓解碼器106的各個控制閘極電壓產生電路僅須3個電晶體即可受控於致能信號AA和反相致能信號AAN以及電壓HVCG而完成對應記憶胞的操作施加電壓至控制閘極的操作，較先前技術使用更少的電晶體，而可有效地降低非揮發性記憶體裝置的電路複雜度。值得注意的是，在部分實施例中，傳輸閘TRG與下拉電路PLG亦可以其它方式實施而不限於本實施例的實施方式，例如下拉電路PL亦可以多個串接的電晶體來實施，或以開關來實施。

圖7為依照本發明之實施例所繪示的一種高壓解碼器的抹除閘極電壓產生電路的示意圖，請參照圖7。在本實施例中，高壓解碼器106包括對應的2個抹除閘極電壓產生電路，2個抹除閘極電壓產生電路耦接至對應的2個記憶胞的抹除閘極EP，然不以此為限，在其它實施例中，高壓解碼器106可對應一個或更多個抹除閘極電壓產生電路，各個抹除閘極電壓產生電路耦接至對應的記憶胞的抹除閘極EP。如圖7所示，高壓解碼器106的各個抹除閘極電壓產生電路分別包括傳輸通道電路(在本實施例中以傳輸閘TRP來實施，然不以此為限)以及下拉電路PLP，傳輸閘TRP的一端耦接對應的記憶胞的抹除閘極EP，另一端依據對應的記憶胞的操作(例如待命操作、讀取操作、程式化操作以及抹除操作)而接收對應的電壓。傳輸閘TRP的第一控制端和第二控制端分別接收抹除閘極控制信號對EGCNTP與EGCNTN，下拉電路PLP耦 接於對應的記憶胞的抹除閘極EP與接地之間。傳輸閘TRP可例如以一P型電晶體與一N型電晶體來實施，其中P型電晶體的閘極接收抹除閘極控制信號EGCNTP，N型電晶體的閘極接收抹除閘極控制信號EGCNTN，然不以此為限。於程式化與抹除操作時，當傳輸閘TRP與下拉電路PLP所對應的記憶胞被群組選擇信號SEL以及反相群組選擇信號SELN所選擇時，傳輸閘TRP受控於抹除閘極控制信號EGCNTP和抹除閘極控制信號EGCNTN，且下拉電路PLP受控於反相致能信號AAN斷開其對應的記憶胞與接地間的連接。此外，當傳輸閘TRP與下拉電路PLP所對應的記憶胞被進行抹除操作時，高壓解碼器106提供的抹除閘極控制信號對EGCNTP與EGCNTN可限制流經傳輸閘TRP的電流，除了限制短路缺陷所造成的漏電，而影響到其他記憶胞的抹除操作，且降低抹除閘極電壓爬升速度，確保記憶胞可靠性。另外，若傳輸閘TRP與下拉電路PLP所對應的記憶胞未被選擇時，下拉電路PLP受控於反相致能信號AAN將未被選擇的記憶胞的抹除閘極EP連接至接地。於待命與讀取操作時，傳輸閘TRP維持導通狀態，不受對應的記憶胞被群組選擇信號SEL以及反相群組選擇信號SELN控制。

圖8A與圖8B分別為依照本發明之實施例所繪示的抹除閘極控制信號對EGCNTP與EGCNTN的產生電路的示意圖。如圖8A所示，抹除閘極控制信號EGCNTP的產生電路包括P型電晶體P6以及N型電晶體M13，其中P型電晶體P6的源極與汲極分別 耦接系統電壓VPP與N型電晶體M13的汲極，N型電晶體M13的源極則耦接電壓VECLP，P型電晶體P6以及N型電晶體M13的閘極則接收致能信號AA，其中系統最高電壓VPP可例如為應用非揮發性記憶體裝置的系統中所提供的最高電壓，電壓VECLP小於系統電壓VPP。抹除閘極控制信號EGCNTP於N型電晶體M13的汲極(P型P6的汲極)上被輸出。進一步來說，圖8A實施例的電路於執行待命操作、讀取操作、程式化操作以及抹除操作時的偏壓電壓條件如下列表4所示：

其中Vbias3為可使傳輸閘TRP的P型電晶體微微導通的 電壓例如是低於電壓VEPE的電壓值1伏特或2伏特。

此外，如圖8B所示，抹除閘極控制信號EGCNTN的產生電路包括P型電晶體P7以及N型電晶體M14，其中P型電晶體P7的源極與汲極分別耦接電壓VECLN與N型電晶體M14的汲極，N型電晶體M14的源極則耦接接地，P型電晶體P7以及N型電晶體M14的閘極則接收反向致能信號AAN，其中抹除閘極控制信號EGCNTN於N型電晶體M14的汲極(P型電晶體P7的汲極)上被輸出。進一步來說，圖8B實施例的電路於執行待命操作、讀取操作、程式化操作以及抹除操作時的偏壓電壓條件如下列表5所示：

表5

其中Vbias4為可使傳輸閘TRP的N型電晶體微微導通的電壓，電壓Vbias4的電壓值可例如是0.8~2伏特。

下列表6記載圖7實施例的電路執行待命操作、讀取操作、程式化操作以及抹除操作時的偏壓電壓條件。

其中，VDD為電源電壓，VCGP例如是5~9伏特，電壓VEPE例如是6~12伏特，電壓HVEP為傳輸閘TRP的另一端所接收的對應記憶胞的操作電壓或初級解碼的電壓，其中操作電壓為對應記憶胞的操作模式(例如待命操作、讀取操作、程式化操作以 及抹除操作等操作模式)的電壓(例如對應被選擇狀態(Sel)的電壓)，初級解碼電壓為對應記憶胞未被選擇時所接收的電壓(例如對應未被選擇狀態(unselA)的電壓)。如上所示，在圖7實施例中，高壓解碼器106的各個抹除閘極電壓產生電路亦僅須3個電晶體即可受控於反相致能信號AAN、抹除閘極控制信號對EGCNTP與EGCNTN以及電壓HVEP而完成對應記憶胞的操作施加電壓至抹除閘極的操作，較先前技術使用更少的電晶體，而可有效地降低非揮發性記憶體裝置的電路複雜度。值得注意的是，在部分實施例中，傳輸閘TRP與下拉電路PLP亦可以其它方式實施而不限於本實施例的實施方式，例如下拉電路PL亦可以多個串接的電晶體來實施，或以開關來實施。

圖9為依照本發明之實施例所繪示的一種高壓解碼器的源極電壓產生電路的示意圖，請參照圖9。在本實施例中，高壓解碼器106包括對應的2個源極電壓產生電路，2個源極電壓產生電路耦接至對應的2個記憶胞的源極CS，然不以此為限，在其它實施例中，高壓解碼器106可對應一個或更多個源極電壓產生電路，各個源極電壓產生電路耦接至對應的記憶胞的源極CS。如圖9所示，高壓解碼器106的各個源極電壓產生電路分別包括下拉電路PLS、電晶體M7以及高壓選擇電晶體M8。下拉電路PLS耦接於對應的記憶胞的源極CS與接地之間，其可拉低源極CS上的電壓。高壓選擇電晶體M8的一端耦接對應的記憶胞的源極CS，另一端則依據對應的記憶胞的操作接收對應的電壓，高壓選擇電晶 體M8於對應的記憶胞被選擇時受控於致能信號AA而處於導通狀態。

進一步來說，下拉電路PLS可依據阻抗調整信號PGMOD以及開關信號PROGN於對應的記憶胞被進行待命操作、讀取操作以及抹除操作時、將對應的記憶胞的源極CS耦接至接地，下拉電路PLS於對應的記憶胞被進行讀取操作時，受控於阻抗調整信號PGMOD而降低所提供之接地路徑的阻抗值。詳細來說，下拉電路PLS可包括M個電晶體M5以及電晶體M6，其中M為正整數，在本實施例中M等於2，亦即2個電晶體M5，2個電晶體M5間為並聯連接，然不以此為限。當M大於2時，M個電晶體M5間亦為並聯連接，亦即。當M等於1時，電晶體M5串接於對應的記憶胞的源極CS與電晶體M6之間。在圖9中，2個電晶體M5的一端耦接對應的2個記憶胞的源極CS，2個電晶體M5的另一端則共同耦接至電晶體M6，另外電晶體M6耦接於M個電晶體M1的另一端與接地之間，其中2個電晶體M5的控制端接收阻抗調整信號PGMOD，電晶體M6的控制端接收開關信號PROGN。於對應的記憶胞被進行讀取操作時，2個電晶體M5的閘極電壓為電源電壓的N倍，而電晶體M6的閘極電壓等於電源電壓，其中N大於1，在本實例中，N等於2。如此藉由在對應的記憶胞被進行讀取操作時，提高電晶體M5的閘極電壓，以降低電晶體M5的阻值，可避免對應的記憶胞的源極CS上的電壓過高，而影響到對應的記憶胞的讀取結果。

此外，電晶體M7耦接於耦接於對應的記憶胞的源極與接地之間。在對應的記憶胞被進行程式化操作時，下拉電路PLS斷開源極CS與接地間的連接，亦即，電晶體M6受控於開關信號PROGN而被斷開源極CS與接地間的連接。此時，電晶體M7受控於其閘極接收的偏壓電壓CSBIAS，在記憶胞被進行程式化操作時提供放電路徑，並反應被執行程式化操作的記憶胞個數而改變放電路徑的阻抗值，其目的為確保電流流經M8的值為定值。值得注意的是，不論被執行程式化操作的記憶胞個數多少，電晶體M7皆會提供連接至接地的放電路徑，以確保記憶胞的源極CS在未被選擇進行程式化操作時的記憶胞不會處於浮接的狀態，避免造成記憶胞的源極CS上的電壓不穩定，而使得程式化操作的結果不正確。

此外，下列表7記載圖9實施例的電路執行待命操作、讀取操作、程式化操作以及抹除操作時的偏壓電壓條件。

其中，VDD為電源電壓，電壓VCS例如是3~7伏特，電壓VEPE例如是6~12伏特，電壓HVCS為高壓選擇電晶體M8的另一端所接收的對應記憶胞的操作電壓或初級解碼的電壓，其中操作電壓為對應記憶胞的操作模式(例如待命操作、讀取操作、程式化操作以及抹除操作等操作模式)的電壓(例如對應被選擇狀態(Sel)的電壓)，初級解碼電壓為對應記憶胞未被選擇時所接收的電壓(例如對應未被選擇狀態(unselA)的電壓)。另外，Vbias1隨被執行程式化操作的記憶胞個數不同而改變，當被執行程式化操作的記憶胞個數越多時，Vbias1的電壓值越小，而使得流經電晶體M7的電流越小。

圖10為依照本發明之實施例所繪示的一種電晶體M7閘極的偏壓產生電路的示意圖，請參照圖10。詳細來說，產生偏壓電壓CSBIAS的偏壓產生電路的實施方式可例如圖10所示，偏壓產生電路耦接電晶體M7的閘極，用以提供偏壓電壓至M7的閘極。偏壓產生電路包括電流調整單元1002以及輸出級單元1004，電流調整單元1002耦接輸出級單元1004。電流調整單元1002可 反應被執行程式化操作的記憶胞個數產生輸出電流IO，而輸出級單元1004可反應輸出電流IO產生偏壓電壓CSBIAS。詳細來說，電流調整單元1002可包括電晶體P1~P3、電晶體M9以及電流源I1，其中電晶體P1~P3可例如為P型電晶體，電晶體M9可例如為N型電晶體，然不以此為限。在本實施例中，電晶體P1耦接於電源電壓VDD與電晶體M9的汲極之間，電晶體P1的閘極接收控制信號PGMCG的反相信號PGMCGN。電晶體M9的源極耦接接地，閘極耦接偏壓電壓VPBIAS，將隨被致能信號AA選擇(即HVCS處於對應sel狀態的電壓)但未被執行程式化操作的記憶胞個數成正比。電晶體P2耦接於電源電壓VDD與電晶體M9的汲極之間，且電晶體P2的閘極與汲極相耦接。電晶體P3耦接於電源電壓VDD與輸出級單元904之間，且電晶體P3的閘極耦接電晶體P2的閘極。另外，電流源I1耦接於電晶體M9、電晶體P1的共同接點與接地之間，電流源I1用以使偏壓電壓CSBIAS具有基本的電壓，以防止未被選擇進行程式化操作的區塊中的記憶胞的源極處於浮接的狀態。

另一方面，輸出級單元1004則包括電晶體P4、電晶體M10以及由P型電晶體與N型電晶體構成的傳輸閘TR1，然不以為限。電晶體P4可例如為P型電晶體，而電晶體M10可例如為N型電晶體，然亦不以此為限。在本實施例中，電晶體M10的閘極與汲極相耦接，且電晶體M10的汲極耦接電晶體P3的汲極，電晶體M10的源極則耦接接地。傳輸閘TR1耦接於電晶體P3的汲 極與輸出級單元1004的輸出端之間，輸出級單元1004的輸出端用以輸出偏壓電壓CSBIAS，此外，傳輸閘TR1中的N型電晶體的閘極接收控制信號PGMCG，傳輸閘TR1中的P型電晶體的閘極則接收控制信號PGMCG的反相信號PGMCGN。電晶體P4耦接於電源電壓VDD與輸出級單元1004的輸出端之間，P型電晶體P4的閘極則接收控制信號PGMCG。

當圖9實施例源極電壓產生電路所對應的記憶胞被進行程式化操作時，圖10中的反相控制信號PGMCGN將導通電晶體P1，電流源I1與VPBIAS反應源極電壓產生電路所對應的記憶胞被進行程式化操作的個數來汲取電晶體P2源極端的電流。舉例來說，假設圖9的源極電壓產生電路對應至32個記憶胞。當有A個記憶胞被執行程式化操作時，圖10中流經電晶體M9的電流為電流將為(32-A)X，其中X為程式一個記憶胞所需的電流，電流源I1等於一個記憶胞所需的電流，然不以此為限，電流源I1亦可設定為其它電流值不等於0的電流。如此電流調整單元1002的輸出電流IO的電流值將為(33-A)X，其中A為正整數，X為正實數。另一方面，輸出級單元1004的電晶體M10可反應輸出電流IO的電流值而於輸出級單元1004的輸出端產生偏壓電壓CSBIAS至圖9實施例的電晶體M7的閘極(此時圖10中的傳輸閘TR1為導通狀態，而電晶體P4為斷開狀態)，以使流經電晶體M7的電流為(32-A+1)X，而流向源極電壓產生電路所對應的記憶胞的源極的電流為AX。其中，當圖9實施例的源極電壓產生電路所對應的記憶 胞被進行程式化操作時，電壓HVCS使流經高壓選擇電晶體M8的電流值為33X(其為定值，此時電晶體M6為斷開的狀態，流經高壓選擇電晶體M8的電流值等於流向源極電壓產生電路所對應的記憶胞的源極的電流加上流向電晶體M7的電流)。值得注意的是，在部分實施例中，電流調整單元1002與輸出級單元1004亦可以其它方式實施而不限於本實施例的實施方式，例如電流調整單元1002中的電晶體M9所提供的電流亦可由電流源I1來負責提供，如此電流調整單元1002可不須包括電晶體M9。另外，輸出級單元1004中的電晶體M10亦可例如以電阻來實施。

此外，在其它實施例中，於被進行抹除操作時，控制閘極電壓產生電路所對應的記憶胞的控制閘極被施加負電壓，在此種情形下，高壓解碼器106的控制閘極電壓產生電路可以圖11的方式來實施。在圖11的實施例中，高壓解碼器106包括對應的2個控制閘極電壓產生電路，2個控制閘極電壓產生電路耦接至對應的2個記憶胞的控制閘極CG，然不以此為限，在其它實施例中，高壓解碼器106可對應一個或更多個控制閘極電壓產生電路，各個控制閘極電壓產生電路耦接至對應的記憶胞的控制閘極CG。如圖11所示，各個控制閘極電壓產生電路分別包括電晶體P5、電晶體M11以及電晶體M12，其中電晶體P5為P型電晶體，電晶體M11以及電晶體M12可為N型電晶體，然不以此為限。在本實施例中，電晶體P5的一端耦接對應記憶胞的控制閘極CG，電晶體P5的另一端依據對應的記憶胞的操作接收對應的電壓，電晶體P5 的閘極則接收反相致能信號AAN。電晶體M11耦接於對應的記憶胞的控制閘極CG與對應的電壓HVNN之間，電晶體M12耦接於對應的記憶胞的控制閘極CG與接地之間，電晶體M11的閘極接收致能信號NA，電晶體M12的閘極接收反相致能信號NAN，電晶體M12的基底端耦接對應的電壓HVNN。於程式化與抹除操作時，當控制閘極電壓產生電路所對應的記憶胞被群組選擇信號SEL以及反相群組選擇信號SELN所選擇時，電晶體M12受控於高壓解碼器106所提供的反相致能信號NAN而被斷開，電晶體M11受控於高壓解碼器106所提供的致能信號NA而被導通，另外上述的電晶體P5則受控於反相致能信號AAN而被導通。其中，於控制閘極電壓產生電路所對應的記憶胞被進行抹除操作時，電晶體M11所耦接的電壓HVNN透過電晶體M11提供負電壓或電壓值為0的電壓至對應的記憶胞的控制閘極。

此外，下列表8記載圖11實施例的電路執行待命操作、讀取操作、程式化操作以及抹除操作時的偏壓電壓條件。

其中VDD為電源電壓，電壓VCGE例如是-8~0伏特，電壓VNEG例如是-8~0伏特，於電壓VNEG大於例如是-3伏特時，電壓VDDN等於電壓VDD，而於電壓VNEG小於或等於例如是-3伏特時，電壓VDDN介於電晶體M11或M12的臨界電壓與電源電壓VDD之間(例如是0.5伏特~VDD)，另外，VCGP例如是5~9伏特，電壓HVNN與電壓HVCG分別為電晶體M11與電晶體P5所接收的對應記憶胞的操作電壓或初級解碼電壓，其中操作電壓為對應記憶胞的操作模式(例如待命操作、讀取操作、程式化操作以及抹除操作等操作模式)的電壓(例如對應被選擇狀態(Sel)的電壓)，初級解碼電壓為對應記憶胞未被選擇時所接收的電壓(例如對應未被選擇狀態(unselA)的電壓)。

綜上所述，本發明實施例的列解碼器與高壓解碼器的電路實施方式相較於先前技術使用更少的電晶體，而可有效地降低非揮發性記憶體裝置的電路複雜度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的 精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

102‧‧‧記憶胞陣列

104‧‧‧列解碼器

106‧‧‧高壓解碼器

108‧‧‧行解碼器

110‧‧‧感測放大器

Claims (14)

1. 一種非揮發性記憶體裝置，包括：一記憶胞陣列，包括多個記憶胞，各該記憶胞至少包括控制閘極、輔助閘極、浮置閘極及抹除閘極；一列解碼器，耦接該記憶胞陣列，解碼一列位址信號，以選擇驅動對應該列位址信號的字元線上的記憶胞；以及一高壓解碼器，耦接該記憶胞陣列，於進行抹除操作時，提供一抹除閘極控制信號對至被選擇的記憶胞的抹除閘極，該高壓解碼器包括：多個傳輸通道電路，分別耦接對應的記憶胞的抹除閘極，於對應的記憶胞被進行該抹除操作時，依據該抹除閘極控制信號對限制傳輸至對應的抹除閘極的電流；以及多個第一下拉電路，分別耦接於對應的記憶胞的抹除閘極與一接地之間，於對應的記憶胞被進行抹除操作時，斷開對應的記憶胞與該接地間的連接。
2. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其中該列解碼器包括多個電晶體群組，其中各該電晶體群組包括多個字元線電路，該列解碼器解碼該列位址信號而產生一群組選擇信號、一反相群組選擇信號以及一字元線選擇信號，並依據該群組選擇信號、該反相群組選擇信號以及該字元線選擇信號選擇該些電晶體群組，並驅動被選擇的字元線電路對應的字元線。
3. 如申請專利範圍第2項所述的非揮發性記憶體裝置，其中各該字元線電路包括：一傳輸閘，該傳輸閘的一端耦接對應的字元線，另一端接收該字元線選擇信號，自被選擇的電晶體群組中選擇對應該字元線選擇信號的字元線，以驅動與被選擇的字元線電路對應的字元線；以及一第二下拉電路，耦接於對應的字元線與該接地之間，該第二下拉電路接收該反相群組選擇信號，於該第二下拉電路對應的字元線被選擇時斷開對應的字元線與該接地間的連接。
4. 如申請專利範圍第2項所述的非揮發性記憶體裝置，其中該高壓解碼器依據該反相群組選擇信號產生一致能信號，各該傳輸通道電路包括：一傳輸閘，該傳輸閘的一端耦接對應的記憶胞的抹除閘極，另一端依據對應的記憶胞的操作接收對應的電壓，該傳輸閘的P型電晶體之基底端耦接該傳輸閘的該另一端，該傳輸閘的第一控制端和第二控制端分別接收該抹除閘極控制信號對，於對應的記憶胞被進行該抹除操作時，該傳輸閘受控於抹除閘極控制信號對而改變其導通程度。
5. 如申請專利範圍第4項所述的非揮發性記憶體裝置，其中該抹除閘極控制信號對包括一第一抹除閘極控制信號以及一第二抹除閘極控制信號，該非揮發性記憶體裝置更包括： 一第一抹除閘極控制信號產生電路，產生該第一抹除閘極控制信號，該第一抹除閘極控制信號產生電路包括：一第一P型電晶體，其源極耦接一系統最高電壓；以及一第一N型電晶體，與該第一P型電晶體串接於該系統最高電壓與一第一電壓之間，該第一P型電晶體與該第一N型電晶體的閘極接收該致能信號，並於該第一N型電晶體的汲極傳輸該第一抹除閘極控制信號；以及一第二抹除閘極控制信號產生電路，產生該第二抹除閘極控制信號，該第二抹除閘極控制信號產生電路包括：一第二P型電晶體，其源極耦接一第二電壓；以及一第二N型電晶體與第二P型電晶體串接於第二電壓與接地之間，第二P型電晶體與第二N型電晶體的閘極接收反向致能信號，並於第二P型電晶體的汲極傳輸第二抹除閘極控制信號。
6. 如申請專利範圍第2項所述的非揮發性記憶體裝置，其中該高壓解碼器依據該反相群組選擇信號產生一致能信號與一反相致能信號，該高壓解碼器更包括：多個傳輸閘，各該傳輸閘的一端耦接對應的記憶胞的控制閘極，另一端依據對應的記憶胞的操作接收對應的電壓，各該傳輸閘的P型電晶體之基底端耦接各該傳輸閘的該另一端，各該傳輸閘的第一控制端和第二控制端分別接收該致能信號和該反相致能信號，各該傳輸閘於對應的記憶胞被選擇時處於導通狀態；以及多個第二下拉電路，分別耦接於對應的記憶胞的控制閘極與該接地 之間，各該第二下拉電路於其對應的記憶胞被選擇時斷開對應的記憶胞與該接地間的連接。
7. 如申請專利範圍第1項至第6項中任一項所述的非揮發性記憶體裝置，其中各該第一下拉電路與各該第二下拉電路分別為一電晶體。
8. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其中該高壓解碼器更包括：多個第一電晶體，各該第一電晶體的一端耦接對應的記憶胞的控制閘極，各該第一電晶體的另一端依據對應的記憶胞的操作接收對應的電壓，各該第一電晶體的基底端耦接各該第一電晶體的該另一端，該些第一電晶體於對應的記憶胞被選擇時處於導通狀態；多個第二電晶體，各該第二電晶體的一端耦接對應的記憶胞的控制閘極，各該第二電晶體的另一端依據對應的記憶胞的操作接收對應的電壓，各該第二電晶體的基底端耦接到各該第二電晶體的源極端，該些第二電晶體於對應的記憶胞被選擇時處於導通狀態；以及多個第三電晶體，該些第三電晶體的一端耦接對應的記憶胞的控制閘極，該些第三電晶體的另一端耦接該接地，該些第三電晶體的基底端耦接到該些第二電晶體的源極端，該些第三電晶體於對應的記憶胞被選擇時處於斷開狀態，其中於進行該抹除操作 時，被選擇的記憶胞所對應的第二電晶體的該另一端接收的電壓為負電壓或零。
9. 如申請專利範圍第8項所述的非揮發性記憶體裝置，其中該些第二電晶體於對應的記憶胞被選擇且進行該抹除操作時時，若該負電壓大於一預設電壓，該些第三電晶體的閘極電壓接收一電源電壓，若該負電壓小於或等於該預設電壓，該些第三電晶體的閘極電壓介於該第二電晶體或該第三電晶體臨界電壓與該電源電壓之間。
10. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其中該列解碼器與該高壓解碼器分別包括：多個第二下拉電路，分別耦接對應的記憶胞的源極，依據一阻抗調整信號以及一開關信號於對應的記憶胞被進行待命操作、讀取操作以及該抹除操作時、將對應的記憶胞的源極耦接至該接地，該些第二下拉電路於對應的記憶胞被進行該讀取操作時，受控於該阻抗調整信號而降低所提供之接地路徑的阻抗值。
11. 如申請專利範圍第10項所述的非揮發性記憶體裝置，其中各該第二下拉電路包括：第一電晶體，該第一電晶體的一端耦接對應的記憶胞的源極；以及一第二電晶體，耦接於該第一電晶體的另一端與該接地之間，該第一電晶體與該第二電晶體的閘極分別接收該阻抗調整信號與該開關信號，其中於進行該讀取操作時，該第一電晶體的閘 極電壓為電源電壓的N倍，該第二電晶體的閘極電壓等於該電源電壓，其中N大於1。
12. 如申請專利範圍第11項所述的非揮發性記憶體裝置，其中於進行程式化操作時，該第二電晶體受控於該開關信號而被斷開，該高壓解碼器更包括：一高壓選擇電晶體，其一端耦接對應的記憶胞的源極，另一端依據對應的記憶胞的操作接收對應的電壓，該高壓選擇電晶體於對應的記憶胞被選擇時處於導通狀態；以及一第三電晶體，耦接於對應的記憶胞的源極與該接地之間，該第三電晶體的閘極接收一偏壓電壓，於記憶胞被進行該程式化操作時，該第三電晶體受控於該偏壓電壓而提供一放電路徑，並反應被執行該程式化操作的記憶胞個數而改變該放電路徑的阻抗值。
13. 如申請專利範圍第12項所述的非揮發性記憶體裝置，更包括：一偏壓產生電路，耦接該第三電晶體的閘極，提供該偏壓電壓，該偏壓產生電路包括：一電流調整單元，反應被執行該程式化操作的記憶胞個數產生對應的一輸出電流；以及一輸出級單元，耦接該電流調整單元，反應該輸出電流產生該偏壓電壓。
14. 如申請專利範圍第1項所述的非揮發性記憶體裝置，更包括：一行解碼器，耦接該記憶胞陣列，解碼一行位址信號，以選擇接收與該些記憶胞連接的位元線上的資料電流；以及一感測放大器，耦接該行解碼器，感測放大被驅動的位元線上的資料電流。