CN107836023B - 控制电阻式切换存储器单元的方法和半导体存储器装置 - Google Patents

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Abstract

本发明提供了控制电阻式切换存储器单元的方法和半导体存储器装置。在一个实施方式中，一种半导体存储器装置包括多个电阻式切换存储器单元，其中，各电阻式切换存储器单元可以包括：(i)可编程阻抗元件，该可编程阻抗元件具有阳极和阴极；(ii)存取晶体管，该存取晶体管具有联接到位线的漏极、联接到可编程阻抗元件阴极的源极、以及联接到字线的栅极；(iii)阱，该阱具有被构造为源极的第一扩散区域、被构造为漏极的第二扩散区域、以及被构造为阱触点的第三扩散区域；以及(iv)二极管，该二极管具有处于第二扩散区域处的阴极和处于第三扩散区域处的阳极，其中，在可编程阻抗元件上的擦除操作期间二极管导通。

Description

控制电阻式切换存储器单元的方法和半导体存储器装置
技术领域
本发明总体涉及半导体存储器领域。更具体地，本发明的实施方式涉及电阻式随机存取存储器(ReRAM)和/或导电桥接RAM(CBRAM)制程(process)和装置。
背景技术
在诸如固态硬盘驱动器、可移动数字图片卡等的应用中越来越多地发现非易失性存储器(NVM)。闪存是现今使用的主要NVM技术。然而，闪存具有诸如较高功率以及较慢运行速度的限制。诸如包括电阻式RAM(ReRAM)和导电桥接RAM(CBRAM)的电阻式切换存储器技术的其它NVM技术与闪存技术相比可以提供相对更低功率和更高速度。例如，CBRAM使用导电桥接单元技术，该导电桥接单元技术具有按比例调节到比闪存装置更小尺寸的潜能。
发明内容
本发明的实施方式涉及一种电阻式切换存储器装置。特定实施方式适于诸如电阻式随机存取存储器(ReRAM)和/或导电桥接RAM(CBRAM)存储器单元的电阻式切换存储器。
在一个实施方式中，一种半导体存储器装置包括多个电阻式切换存储器单元，其中，各电阻式切换存储器单元可以包括：(i)可编程阻抗元件，该可编程阻抗元件具有阳极和阴极；(ii)存取晶体管，该存取晶体管具有联接到位线的漏极、联接到可编程阻抗元件阴极的源极以及联接到字线的栅极；(iii)阱，该阱具有被构造为源极的第一扩散区域、被构造为漏极的第二扩散区域以及被构造为阱触点的第三扩散区域；以及(iv)二极管，该二极管具有处于第一扩散区域处的阴极和处于第三扩散区域处的阳极，其中，在对可编程阻抗元件的擦除操作期间二极管导通。
在一个实施方式中，一种控制电阻式切换存储器单元的方法可以包括以下步骤：(i)确定要对电阻式切换存储器单元执行的命令是读出操作、编程操作还是擦除操作，其中，电阻式切换存储器单元可以包括：可编程阻抗元件，该可编程阻抗元件具有阳极和阴极；存取晶体管，该存取晶体管具有联接到位线的漏极、联接到可编程阻抗元件阴极的源极以及联接到字线的栅极；阱，该阱具有被构造为源极的第一扩散区域、被构造为漏极的第二扩散区域以及被构造为阱触点的第三扩散区域；以及二极管，该二极管具有处于第一扩散区域处的阳极和处于第三扩散区域处的阴极；(ii)导通字线以用于编程操作和读出操作；(iii)截止字线以用于擦除操作；以及(iv)导通二极管以用于擦除操作。
在一个实施方式中，一种半导体存储器装置包括多个电阻式切换存储器单元，其中，各电阻式切换存储器单元可以包括：(i)可编程阻抗元件，该可编程阻抗元件具有阳极和阴极；(ii)存取晶体管，该存取晶体管具有联接到位线的源极、联接到可编程阻抗元件阳极的漏极以及联接到字线的栅极；(iii)阱，该阱具有被构造为源极的第一扩散区域、被构造为漏极的第二扩散区域以及被构造为阱触点的第三扩散区域；以及(iv)二极管，该二极管具有处于第二扩散区域处的阳极和处于第三扩散区域处的阴极，其中，在对可编程阻抗元件的擦除操作期间二极管导通。
附图说明
图1是示例存储器装置布置。
图2是示例共阳极阵列结构的示意性框图。
图3是具有示意性建模的示例可编程阻抗元件的图。
图4是根据本发明的实施方式的具有二极管架构的示例电阻式切换存储器单元的示意性框图。
图5是根据本发明的实施方式的三阱制程中的示例电阻式切换存储器单元实现的剖面图。
图6是根据本发明的实施方式的具有二极管电路的示例电阻式切换存储器单元的示意性框图。
图7是根据本发明的实施方式的具有独立PWELL控制的示例电阻式切换存储器阵列结构的示意性框图。
图8是根据本发明的实施方式的具有公共PWELL控制的示例电阻式切换存储器阵列结构的示意性框图。
图9是根据本发明的实施方式的具有独立PWELL控制的示例大电阻式切换存储器阵列结构的示意性框图。
图10是根据本发明的实施方式的具有用于擦除操作的二极管的电阻式切换存储器阵列的示例操作的波形图。
图11是根据本发明的实施方式的具有用于擦除操作的二极管的电阻式切换存储器阵列的示例操作的流程图。
图12是根据本发明的实施方式的为共阴极构造的示例电阻式切换存储器单元的示意图。
图13是根据本发明的实施方式的利用具有共阴极的PMOS存取晶体管的示例电阻式切换存储器单元实现的剖面图。
图14是根据本发明的实施方式的SOI制程中的示例电阻式切换存储器单元实现的剖面图。
图15是根据本发明的实施方式的三阱制程中的且被构造用于形成/编程操作的示例电阻式切换存储器单元实现的剖面图。
图16是根据本发明的实施方式的三阱制程中的且被构造用于擦除操作的示例电阻式切换存储器单元实现的剖面图。
具体实施方式
现在将对本发明的特定实施方式详细地进行参照，附图中例示了本发明的示例。虽然将连同优选实施方式一起描述本发明，但将理解，它们不旨在将本发明限于这些实施方式。相反，本发明旨在覆盖可以被包括在如由所附权利要求限定的本发明的精神和范围内的替换、修改以及等同物。此外，在本发明的以下具体实施方式中，为了提供本发明的彻底理解，阐述了大量具体细节。然而，对本领域技术人员将显而易见的是，本发明可以在没有这些具体细节的情况下被实践。在其它情况下，尚未详细描述公知方法、规程、过程、组件、结构以及电路，以便不使本发明的多个方面不必要地模糊。
以下具体实施方式的一些部分按照对计算机、处理器、控制器、装置和/或存储器内的数据流、信号或波形的操作的处理、过程、逻辑块、功能块、处理、示意性符号和/或其它符号表示来呈现。这些描述和表示通常由数据处理领域中的技术人员使用以向本领域其它技术人员有效传达他们工作的主旨。通常，但不是必要的，被操纵的量采取能够被存储、转移、组合、比较并且另外在计算机或数据处理系统中被操纵的电、磁、光或量子信号的形式。主要是由于共用的原因，已经多次证明便利的是将这些信号称为位、波、波形、流、值、元件、符号、字符、术语、数字等。
示例CBRAM单元结构和布置
特定实施方式在于电阻式切换存储器(例如，导电桥接随机存取存储器[CBRAM]、电阻RAM[ReRAM]等)。下面将在本发明的各种方面中关于示例性实施方式更详细地说明本发明。特定实施方式可以包括操作可以在一个或更多个电阻和/或电容状态之间编程/写入和擦除的电阻式切换存储器的结构和方法。电阻式切换存储器装置可以包括具有“可编程阻抗元件”的多个电阻式存储器单元或任意类型的电阻式切换或电阻变化存储器单元或元件。
图1和图2示出了可以使用可编程阻抗元件的示例存储器架构和电路结构。然而，特定实施方式符合广泛多种存储器架构、电路结构以及多个类型的电阻式切换存储器。
现在参照图1，示例存储器装置由一般附图标记100来示出并指示。存储器装置100可以包括共阳极段102-0至102-7、位线选择电路104、共板选择电路106、阳极解码电路108、字线解码电路110以及位线解码电路112。存储器装置100可以为单个集成电路，或者可以形成提供除了存储器之外的功能的更大集成电路装置的一部分(诸如为“嵌入式”存储器构造)。
图1还可以包括命令解码电路120。例如，命令解码电路120可以接收外部信号或从其导出的控制信号，并且作为响应可以生成各种内部控制信号(例如，编程、擦除、读出等)。如下面将更详细讨论的，这种内部操作控制信号可以用于生成各种电源电平(例如，特定编程和擦除电压电平)以及其它控制信号(例如，擦除操作控制信号)。这样，命令解码电路120可以用于确定要对装置执行的操作。
共阳极段(102-0至102-7)可以均包括多个存储器单元，这些存储器单元被布置成一列或多列和多行，并且联接到共阳极板。各存储器单元可以包括一个或更多个可编程阻抗元件或CBRAM存储元件以及选择器件。通常，CBRAM存储元件可以被构造为使得当跨CBRAM存储元件的电极施加大于阈值电压的偏压时，CBRAM存储元件的电气特性可以变化。例如，在一些布置中，当跨CBRAM存储元件的电极施加电压，离子导体内的导电离子可以开始迁移并在电极的更负处或附近形成电沉淀物(electrodeposit)。然而，不要求这种电沉淀物引起电气特性的变化。如这里所用的术语“电沉淀物”意指离子导体内的与还原金属或其它导电材料在基体离子导体材料中的浓度相比具有这种材料的增加浓度的任意区域。随着电沉淀物形成，电极之间的电阻可以减小，并且其它电气特性也可以变化。如果在反向施加电压，则电沉淀物可以溶解回到离子导体中，并且装置可以返回从前的电气状态(例如，高电阻状态)。
电压VBL_Prog、VBL_Erase以及VAN可以为传统电源电压，诸如+5和0伏或+3.3和0V或+1.2和0伏。在一个示例中，这种电压可以是在包括存储器装置100的集成电路的外部引脚处接收的一个或更多个电源电压。在另一个示例中，这种电压可以是由包括存储器装置100的集成电路的电压调节器生成的一个或更多个电压。在任意情况下，这种电压可以通过跨CBRAM单元的电极施加合适电压来直接或间接地用于对CBRAM单元编程(例如，为正向偏压构造)或擦除(例如，为反向偏压构造)。
位线选择电路104可以根据操作模式和位线解码值来选择性地连接一个或更多个共阳极段(102-0至102-7)的位线。在一个特定示例中，位线选择电路104可以有利地将所选位连接到电压VBL_Prog或VBL_Erase二者之一。即，在编程操作中，所选位线可以连接到电压VBL_Prog，而在擦除操作中，所选位线可以连接到电压VBL_Erase。
共板选择电路106可以将阳极板连接到用于未被选择(例如，经由阳极解码108)用于擦除或编程的CBRAM单元的抑制电压。注意，与图1所示的布置类似的布置可以在不必包括电荷泵等的情况下有利地将编程电压和擦除电压提供至在电源范围之外的电压，如可以存在于其它方法中的。相反，跨所选CBRAM装置施加的电源电压可以在编程操作和擦除操作期间被切换。这样，编程和擦除可以为“对称”操作。即，在编程操作中，要编程的CBRAM单元可以沿阳极到阴极方向连接在合适电压(例如，V1-V2)之间。在擦除操作中，要擦除的CBRAM单元可以沿阴极到阳极方向连接在合适电压(例如，V2-V1)之间。
位线解码电路112可以生成用于选择用于读出、编程以及擦除操作的给定位线的值。在一个布置中，响应于地址信息(例如，列地址数据)、位线解码电路112可以生成用于应用于位线选择电路104的位线选择信号。字线解码电路110可以生成用于通过启用一个或更多个所选行共阳极段(102-0至102-7)中的存取器件来选择给定的一组存储器单元的值。响应于地址信息(例如，行地址数据)，可以将一个或更多个字线驱动至选择电压，从而启用在一行存储器单元中的对应选择器件(例如，晶体管)。
现在参照图2，示出了可以为图1所示的示例的一个实现的示例共阳极阵列结构200的示意性框图。在该示例中，电压控制部202可以接收各种电源电压(例如，VDD、VSS、VREF等)以及操作控制(例如，编程、擦除、验证、读出等)。如图所示，电阻式存储器单元206可以包括可编程阻抗元件208和存取晶体管210。在该特定布置中，各存储器单元206的阳极可以以共阳极结构连接在一起。例如，共阳极(AN)可以为可以在由电压控制部202生成的电压VAN下偏压的大板结构。当然，在特定实施方式中可以使用如以上所讨论的其它电压生成控制和调节电平。
由此，如该特定示例所示，共阳极板(VAN)可以由多个CBRAM单元共享。沿着这些线，各存储器阵列或阵列块可以具有多个这种阳极板(VAN)。另外，字线和位线可以以正交方式来设置，以便存取独立CBRAM或其它这种电阻式存储器单元。当然，在特定实施方式中可以支持任意数量的阳极板、阳极板电压(VAN)、存储器阵列或阵列块尺寸、和/或存储器阵列布置等。
在该示例中，数据选择部204可以提供位线(BL0、BL1、...BLn)与联接到感测或放大块以及写入电路的数据路径之间的接口。地址解码可以用于确定位线中的哪一个在特定存取周期中被映射到数据线。还可以采用其它类型的定址或解码(例如，基于阳极的解码)。例如，如所示的共阳极结构可以分解成多个共阳极子块，并且可以定址并解码这些子块中的每一个。另外，字线(WL0、WL1、…WLm)解码可以用于在给定周期内激活适当字线。
进一步地，参考路径还可以联接到数据选择部204。参考路径可以由感测电路使用以与常规位线比较。例如，可以将来自所选位线及其所选存储器单元206的电流与来自参考位线的电流进行比较，其中，参考位线被偏压为使得可以检测经由所选位线的所选存储器单元上的适当数据状态。在一个应用中，参考位线和参考存储器单元结构上的电容可以与常规存储器单元/位线匹配，使得在感测过程期间取消这些效应。
可以采用具有特定实施方式的感测电路、布置以及方法的其它架构。例如，可以支持共阴极结构，由此多个存储器单元经由共阴极连接联接在一起。在这种情况下，存取晶体管可以将阳极连接到位线阳极布置中的对应位线。同样，在这种布置中可以使用基于阴极的解码。另一个示例架构或存储器单元布置是搭板对接(strapped)源结构。在任意情况下，特定实施方式适于广泛多种电阻式存储器单元架构和布置。
数据选择部204还可以接收操作控制信号。这些信号可以用于设置适用于给定命令的读出数据路径、写入数据路径以及感测电路。例如，读出数据路径可以被激活以用于读出操作、编程验证操作或擦除验证操作。而且，写入数据路径可以被激活以用于编程或擦除操作。例如，可以在这些操作中的每一个中采用公共双向感测电路。特别地，双向感测电路可以允许使用在存储器单元上的与用于对存储器单元编程的正向偏压相同的正向偏压(阳极电压相对于阴极电压更高)执行编程验证。类似地，双向感测电路可以允许使用在存储器单元上的与用于擦除存储器单元的反向偏压相同的反向偏压(阴极电压相对于阳极电压更高)执行擦除验证。
特定实施方式中的感测电路的目的还在于使所存取单元电阻在读出操作期间的干扰最小化，以确定来自该单元的数据状态。由此，被编程(例如，处于数据状态“0”)的单元应在编程验证或标准读出操作之后保持处于该状态，并且被擦除(例如，处于数据状态“1”)的单元应在擦除验证或标准读出操作之后保持处于该状态。CBRAM单元通常可以用正向偏压(相对于阳极和阴极为正)来编程，并且可以用反向偏压(相对于阳极和阴极为负)来擦除。在特定实施方式中可以支持用于位线和共阳极板的各种电压。还可以根据用于读出操作的偏压方向(正向或反向)改变电压。
已经描述了图2的各个部分，现在将参照存取存储器单元206-00的操作描述这种存储器装置的操作的一个示例。初始地，可以由关联字线驱动器将字线WL0、WL1、…WLm驱动至取消选择电压(例如，低)。位线选择电路104可以将位线BL0和BL1置于取消选择状态。类似地，共板选择电路106可以将共阳极板置于取消选择状态。
在编程操作中，响应于地址和模式数据，位线选择信号可以用于经由数据选择部204将所选位线连接到读出/写入控制电路。相比之下，可以取消选择其它位线，由此将其它位线置于取消选择状态。模式选择值可以导致读出/写入控制电路将所选位线(例如，BL0)连接到阴极编程电压。编程操作还可以包括将阳极板电压VAN连接到编程电压，同时将所选位线接地。可以将与所选存储器单元对应的字线驱动器驱动至选择电压，从而将所选存储器单元置于合适编程电压之间。
擦除操作可以以相同一般方式但通过施加于所选位线的擦除电压和共阳极电压VAN发生。如在图1的示例中注意的，在特定实施方式中，这种操作可以为对称的。同样，虽然图2将n沟道MOS晶体管210示出为存取器件，但其它实施方式可以包括不同类型的存取器件。在这种另选实施方式中，关联字线驱动器将提供启用这种存取器件的适当电压和/或电流。这样，位线选择、阳极板选择以及字线激活可以用于编程和/或擦除CBRAM阵列，所述CBRAM阵列具有连接到多个存储器单元内的CBRAM的阴极的位线。
虽然特定示例架构和电路适于CBRAM及其形成的存储器阵列，但参照图1和图2，特定实施方式中的可编程阻抗元件适于广泛多种架构和/或电路布置。
现在参照图3，示出了具有示意性建模的示例可编程阻抗元件的图。例如，示例300示出了具有可编程阻抗元件208的打开开关S1表示的存储器单元。该表示的可编程阻抗元件或CBRAM存储元件部分与表示处于高阻抗状态(例如，数据状态“1”)或擦除状态的电阻式存储元件的剖面图320对应。特定实施方式还可以包括任意类型的电阻式切换或阻变存储器单元或元件。在一个示例中，CBRAM存储元件320可以包括电化学活性电极302、固态电解质304以及惰性电极306。示例CBRAM存储元件320可以表示单元的强或实质擦除状态。如图所示，在CBRAM存储元件320中实质上看不到活性电极302与惰性电极306之间的导电路径。
示意性表示340和对应剖面图360示出了处于低阻抗状态(例如，数据状态“0”)或编程状态的CBRAM存储元件208的示例。例如，示例340示出了具有CBRAM存储元件208的电阻器R1或闭合开关表示的存储器单元。该表示的CBRAM存储元件部分与剖面图360对应。在示例360中，电沉淀物308可以在固态电解质304中形成，以在电化学活性电极302与惰性电极306之间形成“桥”或导电路径，以对存储器单元编程。例如，电沉淀物308可以来自活性电极302，并且仅作为一些示例，可以包括银、铜、钛或碲。如在示例CBRAM存储元件360中所示，可以由电沉淀物308在活性电极302与惰性电极306之间形成完全导电路径。
如在示例300和340中所示，控制晶体管(例如，210)还可以被包括在包括可编程阻抗元件或CBRAM存储元件208的各存储器单元中。例如，如以上参照图2讨论的，晶体管210可以由字线控制。晶体管210可以为允许CBRAM存储元件208被编程、读出和擦除的存取晶体管。
单元数据可以以与单元编程类似的方式但利用惰性电极上的正偏压被擦除。金属离子然后将迁移远离长丝(filament)，返回到电解质中，并且最终到带负电的活性电极(例如，302)。该动作将电沉淀物308溶解在固态电解质304中，并且再次增大电阻(例如，如示意性表示300中所示)。这样，CBRAM存储元件的擦除操作可以与编程操作实质对称。
具有二极管、开关以及电阻器构造的示例电阻式存储器单元
在特定CBRAM栈构造中，重置(例如，擦除或转变到高阻抗状态)操作可以使用相当高的电流，以将存储器状态从设置(例如，编程或低阻抗状态)变为重置/擦除状态。因为擦除操作可以以跟随器构造发生，所以为了供给较高电流，可以提高栅极电压(例如，字线)。然而，在考虑器件可靠性方面时，这种偏压条件对于薄氧化物存取晶体管器件可能太高。进一步地，将这种擦除操作重复多次可能潜在地劣化(例如，增大泄漏)和/或损坏存取晶体管的氧化物。另外，一旦重置发生且阴极电压增大至特定电平，则擦除操作的较高电流可能导致“反向”编程效应。
现在参照图4，示出了根据本发明的实施方式的具有二极管架构的示例电阻式切换存储器单元的示意性框图。在示例电阻式切换存储器单元400中，阳极AN(例如，用于共阳极架构)可以连接到可编程阻抗元件208的阳极，并且阴极CA可以处于与存取晶体管210和二极管402的公共节点处。例如，存取晶体管210可以由字线控制，并且可以具有可以连接到位线的漏极和可以连接到公共节点的源极。同样，二极管402可以具有连接到PWELL(PW)的阳极和连接到公共节点的阴极。
示例450示出了特定实施方式的电阻式切换存储器单元的电阻器、二极管以及开关元件的电路表示。例如，可编程阻抗元件208(例如，CBRAM电阻元件)可以在电阻器R处表示，并且二极管402可以如图所示表示。同样，存取晶体管210可以表示为可由字线(WL)控制的开关S。这里，R可以充当可以根据输入数据被设置(例如，编程)或重置(例如，擦除)的存储元件。进一步地，二极管402可以提供或充当诸如用于擦除操作的高电流路径。同样，开关S可以提供用于读出操作且用于低电流路径(诸如用于编程和读出(例如，验证)操作)的选择。
在一个实施方式中，半导体存储器装置包括多个电阻式切换存储器单元，其中，各电阻式切换存储器单元可以包括：(i)可编程阻抗元件，该可编程阻抗元件具有阳极和阴极；(ii)存取晶体管，该存取晶体管具有联接到位线的漏极、联接到可编程阻抗元件阴极的源极以及联接到字线的栅极；(iii)阱，该阱具有被构造为源极的第一扩散区域、被构造为漏极的第二扩散区域以及被构造为阱触点的第三扩散区域；以及(iv)二极管，该二极管具有处于第二扩散区域处的阴极和处于第三扩散区域处的阳极，其中，在对可编程阻抗元件的擦除操作期间二极管导通。
现在参照图5，示出了根据本发明的实施方式的三阱制程中的示例电阻式切换存储器单元实现的剖面图。示例500可以以三阱制程形成，其中，PWELL 506可存取以用于在PWELL 506(P+510处)与注入物N+508之间实现二极管402。NWELL 504可以设置在P基板502中，并且PWELL 506可以设置在NWELL 504中。扩散区域506可以包括N型注入物(implant)，并且可以形成存取晶体管的可以连接到位线的漏极。扩散区域508还可以包括N型注入物，并且可以形成存取晶体管的还可以连接到可编程阻抗元件208的阴极的源极。当然，在MOS存取晶体管中可以颠倒源极和漏极分配。
在该示例中，可编程阻抗元件208的阳极可以在共阳极构架中的其它单元之间共享。如下面将更详细讨论的，在特定实施方式中还可以支持诸如共阴极架构的其它架构和/或电路结构。扩散区域510可以包括P型注入物，并且可以形成用于PWELL 506的阱触点。同样，扩散区域512可以包括N型注入物，并且可以形成用于NWELL 504的阱触点。另外，字线可以连接到栅极(例如，多晶硅)514。同样如下面将更详细讨论的，在特定实施方式中还可以支持关于阱共享的不同结构和关于字线的布置。
现在参照图6，示出了根据本发明的实施方式的具有二极管电路的示例电阻式切换存储器单元的示意性框图。示例600示出了具有存取晶体管210的电阻式切换存储器单元，该存取晶体管210具有NW(例如，NWELL 504)和PW(例如，PWELL 506)连接。示例650示出了具有经由存取晶体管210(例如，N+508处)和PW触点(例如，P+510)形成的二极管402的电阻式切换存储器单元。下面的表1示出了用于不同操作的该电路构造的各种端子上的示例电压。
表1：
模式 AN WL BL PW NW
待机 0 0 0 0 VCC
读出 0 1.2 0.2 0 VCC
编程 2.8 1.2 0 0 VCC
擦除 0 0 2.8 2.8 2.8
现在参照图7，示出了根据本发明的实施方式的具有独立PWELL控制的示例电阻式切换存储器阵列结构的示意性框图。在示例700中，可以分离PWELL并且可以每字线布置一个PWELL。即，共享公共字线的存取晶体管还可以共享PWELL，并且沿着不同字线的这些存取晶体管可以设置在不同PWELL中。由此，在示例700中，WL0可以连接到存取晶体管210-00和210-01，并且这些晶体管还可以具有共享阱，该共享阱具有阱触点PW0。同样，WL1可以连接到存取晶体管210-10和210-11，并且这些晶体管还可以具有共享阱，该共享阱具有阱触点PW1。
可编程阻抗元件208-00、208-01、208-10以及208-11的阳极可以以共阳极架构连接在一起。而且，电阻式存储器单元中的每一个可以共享具有阱触点NW的公共NWELL。当然，可以针对四个电阻式存储器单元的子集中的更大阵列重复该结构。在其它方法中，NWELL可以分离和/或PWELL可以分离或布置为另一个构造(例如，沿着公共位线)。下面的表2示出了用于不同操作(例如，编程、擦除等)的沿着对应字线布置的公共PWELL的该电路构造的各种端子上的示例电压。
表2：
模式 AN WL0 BL0 WL1 BL1 PW0 PW1 NW
待机 0 0 0 0 0 0 0 VCC
读出 0 1.2 0.2 0 0 0 0 VCC
编程 2.8 1.2 0 0 2.8 0 0 VCC
擦除 0 0 1.7 0 1.7 1.7 0 1.7
现在参照图8，示出了根据本发明的实施方式的具有公共PWELL控制的示例电阻式切换存储器阵列结构的示意性框图。在示例800中，PWELL和NWELL可以在四个电阻式存储器单元之间被共享。这里，WL0可以连接到存取晶体管210-00和210-01，并且这些晶体管还可以具有共享阱，该共享阱具有阱触点PW。而且，WL1可以连接到存取晶体管210-10和210-11，并且这些晶体管还可以具有同一共享阱，该共享阱具有阱触点PW。可编程阻抗元件208-00、208-01、208-10以及208-11的阳极可以以共阳极架构连接在一起。而且，电阻式存储器单元中的每一个可以共享具有阱触点NW的公共NWELL。当然，对于四个电阻式存储器单元的子集中的更大阵列可以重复该结构。下面的表3示出了用于不同操作的该电路构造的各种端子上的示例电压。
表3：
模式 AN WL0 BL0 WL1 BL1 PW NW
待机 0 0 0 0 0 0 VCC
读出 0 1.2 0.2 0 0 0 VCC
编程 2.8 1.2 0 0 2.8 0 VCC
擦除 0 0 1.7 0 1.7 1.7 1.7
现在参照图9，示出了根据本发明的实施方式的具有独立PWELL控制的示例大电阻式切换存储器阵列结构的示意性框图。该特定示例示出了针对一组四个电阻式存储器单元的基于沿着图7的字线结构分割PWELL的更大存储器阵列结构。该示例阵列还可以诸如以上参照图2讨论的与电压控制电路、数据选择电路等接口连接。当然，在特定实施方式中可以支持任意数量的电阻式存储器单元以及包括开关(例如，晶体管)、电阻器(例如，CBRAM元件)以及二极管元件的一些布置。
在示例900中，电压控制部202(例如参见图2)可以接收各种电源电压(例如，VDD、VSS、VREF等)以及操作控制(例如，编程、擦除、验证、读出等)，并且可以用于控制诸如阳极电压电平的特定电压电平和用于各种操作模式的位线电平。如所示，电阻式存储器单元600可以均包括可编程阻抗元件208和存取晶体管210。在该特定布置中，各存储器单元600的阳极可以以共阳极结构连接在一起。例如，共阳极(AN)可以为可以在由电压控制部202生成的电压VAN下偏压的大板结构(例如，参见图2)。当然，在特定实施方式中可以使用如以上讨论的其它电压生成控制和调节电平。
在该示例中，数据选择部204(例如，参见图2)可以提供位线(BL0、BL1、...BLn)与联接到感测或放大块以及写入(编程/擦除)电路的数据路径之间的接口。地址解码可以用于确定位线中的哪一个在特定存取周期中被映射到数据线。还可以采用其它类型的定址或解码(例如，基于阳极的解码)。例如，如图所示的共阳极结构可以分解成多个共阳极子块，并且可以定址并解码这些子块中的每一个。另外，字线(WL0、WL1、…WLm)解码可以用于在给定周期内激活适当字线。
而且，在该示例中，选择电路可以用于控制用于各种操作模式的PWELL连接(PW0、PW1、…PWm)。例如，取消选择的PWELL可以处于低或接地电平，并且该状态还可以用于编程和读出操作。然而，在擦除操作中，可以使所选PWELL(例如，沿着所选字线)达到适于跨可编程阻抗元件以反向偏压施加擦除电压的电压电平。以这样的方式，二极管路径(例如，参见图5中的402)可以用于擦除或重置存储器单元。在一些情况下，在擦除操作中可以另外采用存取晶体管和位线路径，使得在存取晶体管210与二极管402之间分摊电流负担。在任意情况下，可以采用PWELL控制以特别是用于擦除操作。
进一步地，参考路径还可以联接到数据选择部204。参考路径可以模拟图9所示的电路部分，并且可以由感测电路使用，以与常规位线比较。例如，可以将来自所选位线及其所选存储器单元600的电流与来自参考位线的电流进行比较，其中，参考位线被偏压为使得可以诸如在读出/验证操作中检测经由所选位线在所选存储器单元上的适当数据状态。在一个应用中，参考位线和参考存储器单元结构上的电容可以与常规存储器单元/位线上的电容匹配，使得在感测处理期间取消这些效应。
还可以采用具有特定实施方式的感测电路、布置以及方法的其它架构。例如，可以支持多个存储器单元经由共阴极连接联接在一起的共阴极结构(例如，参见图12)。在这种情况下，存取晶体管可以将阳极连接到位线阳极布置中的对应位线。而且，在这种布置中可以使用基于阴极的解码。另一个示例架构或存储器单元布置是搭板对接源结构。在任意情况下，特定实施方式适于广泛多种电阻式存储器单元架构和布置。
数据选择部204(例如，参见图12)还可以接收操作控制信号，并且可以联接到位线。这些信号可以用于设置读出数据路径、写入数据路径、以及感测电路，如对于给定命令适当的。例如，读出数据路径可以被激活以用于读出操作、编程验证操作或擦除验证操作。而且，写入数据路径可以被激活以用于编程或擦除操作。例如，可以在这些操作中的每一个中采用公共双向感测电路。特别地，双向感测电路可以允许使用存储器单元上的与用于对存储器单元编程的正向偏压相同的正向偏压(阳极电压相对于阴极电压更高)执行编程验证。类似地，双向感测电路可以允许使用存储器单元上的与用于擦除存储器单元的反向偏压相同的反向偏压(阴极电压相对于阳极电压更高)执行擦除验证。
特定实施方式中的感测电路的目的还在于最小化所存取的单元电阻在读出操作期间的干扰，以确定来自该单元的数据状态。由此，被编程(例如，处于数据状态“0”)的单元应在编程验证或标准读出操作之后保持处于该状态，并且被擦除(例如，处于数据状态“1”)的单元应在擦除验证或标准读出操作之后保持处于该状态。CBRAM单元通常可以用正向偏压(相对于阳极和阴极为正)来编程，并且可以用反向偏压(相对于阳极和阴极为负)来擦除。在特定实施方式中可以支持用于位线和共阳极板的各种电压。还可以根据用于读出操作的偏压方向(正向或反向)改变电压。
已经描述了图2和图9的各种部分，现在将参照存取存储器单元600-00的操作描述这种存储器装置的操作的一个示例。初始地，可以由关联字线驱动器将字线WL0、WL1、…WLm驱动至取消选择电压(例如，低)。位线选择电路104(例如，参见图1)可以将位线BL0和BL1置于取消选择状态。类似地，共板选择电路106(例如，参见图1)可以将共阳极板置于取消选择状态。同样，PWELL连接可以接地。该取消选择状态还可以由如以上表2中所示的待机值来指示。
在编程操作中，响应于地址和模式数据，位线选择信号可以用于经由数据选择部204将所选位线连接到读出/写入控制电路。相比之下，可以取消选择其它位线，由此将其它位线置于取消选择状态。模式选择值可以导致读出/写入控制电路将所选位线(例如，BL0)连接到阴极编程电压。编程操作还可以包括将阳极板电压VAN连接到编程电压，在连接的同时所选位线接地。而且，PWELL连接可以接地。可以将与所选存储器单元对应的字线驱动器驱动至选择电压(例如，至少为存取晶体管的阈值的电压)，从而将所选存储器单元置于合适编程电压之间。该操作还可以由如以上表2中所示的编程值来指示。这样，存取晶体管可以将所选位线联接到所选可编程阻抗元件，以为存储器单元提供适当编程电压。
擦除操作可以以不同方式、通过被施加于所选PWELL的擦除电压和共阳极电压VAN发生，以反向偏压可编程阻抗元件208。在擦除操作中，响应于地址和模式数据，位线选择信号可以用于经由数据选择部204将所选位线连接到读出/写入控制电路，并且可以取消选择其它位线，由此将其它位线置于取消选择状态。模式选择值可以导致读出/写入控制电路将所选位线(例如，BL0)连接到阴极擦除电压。擦除操作还可以包括阳极板电压，并且在一些情况下，所选字线接地。这将允许二极管路径为擦除操作提供大部分电流，如与借助于存取晶体管210相反。
同样在擦除操作中，可以使PWELL连接达到高值，以跨所选可编程阻抗元件提供擦除电压。与所选存储器单元对应的字线驱动器可以被驱动至取消选择电压(例如，接地)以及阳极板电压，从而借助二极管路径将所选存储器单元置于合适擦除电压之间。该操作还可以由示例擦除值来指示，如以上表2中所示的。在一些情况下，可以在存取晶体管和二极管之间分摊擦除电流负担，并且可以至少部分地激活字线。在任意情况下，二极管路径可以用于提供擦除电流的重要部分。由此，存取晶体管和/或二极管可以将所选位线联接到所选可编程阻抗元件，以为存储器单元提供适当擦除电压。
在读出操作中，响应于地址和模式数据，位线选择信号可以用于经由数据选择部204将所选位线连接到读出/写入控制电路。相比之下，可以取消选择其它位线，由此将其它位线置于取消选择状态。模式选择值可以导致读出/写入控制电路将所选位线(例如，BL0)连接到读出电压。读出操作还可以包括将阳极板电压VAN和PWELL连接接地。可以将与所选存储器单元对应的字线驱动器驱动至选择电压(例如，至少为存取晶体管的阈值的电压)，从而将所选存储器单元置于合适读出电压之间。该操作还可以由读出值来指示，如以上表2中所示的。这样，存取晶体管可以将所选位线联接到所选可编程阻抗元件，以为存储器单元提供适当读出电压。
同样，虽然图9将n沟道MOS晶体管210示出为存取器件，但其它实施方式可以包括不同类型的存取器件(例如，为共阴极架构的PMOS存取晶体管)。在这种另选实施方式中，关联字线驱动器将提供启用这种存取器件的适当电压和/或电流。这样，位线选择、阳极板选择、PWELL选择以及字线激活可以用于对具有有效地连接到多个存储器单元内的CBRAM的阴极的位线和PWELL的CBRAM阵列编程和/或擦除。
现在参照图10，示出了根据本发明的实施方式的具有用于擦除操作的二极管的电阻式切换存储器阵列的示例操作的波形图。对于编程操作，如波形1002所示，用于所选单元的字线可以转到电平Vtn+DV(例如，存取晶体管阈值电压上的Δ电压)。由此，被激活字线上的电压可以至少与存取晶体管阈值电压一样高，以导通存取晶体管。因为二极管在编程操作期间可以保持截止，所以如波形1004所示，PWELL连接(PW)对于编程操作可以保持低。同样对于编程操作，阳极可以变高(例如，参见波形1006)，并且位线可以为低(例如，参见波形1008)，以跨所选存储器单元以正向偏压提供编程电压(VPR)。
在擦除操作中，二极管可以用于跨可编程阻抗元件以反向偏压提供擦除单元的高电流。对于擦除操作，如波形1002所示，用于所选单元的字线可以为低，以保持存取晶体管截止，由此允许二极管路径在阴极上提供适当偏压。然而，在其它情况下，字线可以至少部分地导通，以使存取晶体管也共享擦除电流负担中的一些。如波形1004所示，PW可以变为高(例如，VER)，以使可编程阻抗元件反向偏压以用于擦除操作。由此，在这种情况下，可以采用PW连接来向可编程阻抗元件的阴极提供擦除电压。
另外，在一些情况下，被施加于PW连接的电压可以增大二极管402的二极管压降，以允许跨存储器单元以反向偏压方式施加完全擦除电压。由此，如指示的VER电压可以表示擦除电压加上二极管压降。同样，因为二极管路径可以支持增大的擦除电流，所以擦除电压比在其它单元结构中可以更低。如波形1006所示，可编程阻抗元件的阳极对于擦除操作可以变低，以允许反向偏压。同样，位线对于擦除操作可以为高(例如，参见波形1008)，并且实际上可以为与PW连接相同的电平，以不使PW连接与位线连接处的N+区域506(例如，参见图5)之间的二极管正向偏压。
对于读出操作，用于所选单元的字线可以转到电平Vtn+DV(例如，参见波形1002)，以使存取晶体管导通。如波形1004所示，PW连接可以保持为低以用于读出操作。如波形1006所示，阳极也可以为低以用于读出操作。同样，如波形1008所示，位线可以处于读出电压(例如，200mV)以用于读出操作。由此，该示例读出操作为反向偏压读出，诸如可以适于擦除验证操作。然而，在特定实施方式中，还可以适用于读出操作的其它构造(诸如通过在使位线接地的同时在阳极处施加读出电压)。
在一个实施方式中，一种控制电阻式切换存储器单元的方法可以包括以下步骤：(i)确定要在电阻式切换存储器单元上执行的命令是读出操作、编程操作还是擦除操作，其中，电阻式切换存储器单元可以包括：可编程阻抗元件，该可编程阻抗元件具有阳极和阴极；存取晶体管，该存取晶体管具有联接到位线的漏极、联接到可编程阻抗元件阴极的源极以及联接到字线的栅极；阱，该阱具有被构造为源极的第一扩散区域、被构造为漏极的第二扩散区域以及被构造为阱触点的第三扩散区域；以及二极管，该二极管具有处于第二扩散区域处的阳极和处于第三扩散区域处的阴极；(ii)导通字线以用于编程操作和读出操作；(iii)截止字线以用于擦除操作；以及(iv)使二极管导通以用于擦除操作。
现在参照图11，示出了根据本发明的实施方式的具有用于擦除操作的二极管的电阻式切换存储器阵列的示例操作的流程图1100。在1102处，可以(例如，经由命令解码器120)接收并解码在电阻式存储器单元上执行的命令。如果在1104处命令是编程操作，则在1106处，所选字线和阳极可以变高，所选位线可以变低，并且取消选择的位线可以变高。取消选择的位线可以为高，以便不干扰取消选择的存储器单元。在1108处，所选PW可以变低，并且NW可以保持为高。这样，可以跨所选存储器单元以正向偏压施加编程电压。
如果在1110处命令是擦除操作，则在1112处，所选字线和阳极可以变低，并且所选取消选择的位线可以变高。在1114处，所选PW可以变高，并且NW可以保持为高。这样，可以跨所选存储器单元以反向偏压施加擦除电压，并且可以将二极管路径用于擦除电流。同样，在一些情况下，可以通过至少部分地激活字线来在擦除操作中采用存取晶体管。然而，在大多数情况下，仅二极管路径可以通过使所选PW为高且保持阳极板电压上的低电平来用于擦除操作。如果在1116处命令是读出操作，则在1118处，所选字线可以变高，并且阳极可以变低，所选位线可以转到读出电压，并且取消选择的位线可以变低。在1120处，所选PW可以变低，并且NW可以保持为高。这样，可以支持适于擦除验证操作的反向偏压读出。
通过利用二极管的高导电增益，二极管路径(例如，经由二极管402)可以专用于重置/擦除操作，并且存取晶体管路径可以用于设置/编程和读出操作。如以上所讨论的，特定实施方式还可以支持在擦除操作中采用存取晶体管路径和二极管路径这两者的操作模式。然而，由于PWELL间距规则，字节擦除实现可能在支持二极管路径的使用时限制阵列效率。在解决该方法的阵列效率限制的一个方法中，可以将字节分组成块，以减少架构中的子块的数量。
在一个实施方式中，半导体存储器装置包括多个电阻式切换存储器单元，其中，各电阻式切换存储器单元可以包括：(i)可编程阻抗元件，该可编程阻抗元件具有阳极和阴极；(ii)存取晶体管，该存取晶体管具有联接到位线的源极、联接到可编程阻抗元件阳极的漏极以及联接到字线的栅极；(iii)阱，该阱具有被构造为源极的第一扩散区域、被构造为漏极的第二扩散区域以及被构造为阱触点的第三扩散区域；以及(iv)二极管，该二极管具有处于第二扩散区域处的阳极和处于第三扩散区域处的阴极，其中，在可编程阻抗元件上的擦除操作期间二极管导通。
现在参照图12，示出了根据本发明的实施方式的为共阴极构造的示例电阻式切换存储器单元的示意图。在示例电阻式切换存储器单元1200中，阴极CA(例如，用于共阴极架构)可以连接到可编程阻抗元件208的阴极，并且阳极AN可以是与存取晶体管1204(例如，PMOS晶体管)和二极管1202的公共节点。例如，存取晶体管1204可以由字线控制，并且可以具有可以连接到位线的源极和可以连接到公共节点的漏极。二极管1202可以具有连接到公共节点的阳极和连接到NWELL(NW)的阴极。示例1230示出了具有存取晶体管1204的电阻式切换存储器单元，该存取晶体管210具有NW连接。示例1260示出了具有经由存取晶体管210和NW触点形成的二极管1202的电阻式切换存储器单元。
现在参照图13，示出了根据本发明的实施方式的通过具有共阴极的PMOS存取晶体管的示例电阻式切换存储器单元实现的剖面图。在示例1300中，NWELL 1304可存取以用于实现可以设置在P基板1302中的注入物P+1308与NWELL 1304之间的二极管1202。扩散区域1306可以包括P型注入物，并且可以形成可以连接到位线的存取晶体管的源极。扩散区域1308还可以包括P型注入物，并且可以形成还可以连接到可编程阻抗元件208的阳极的存取晶体管的漏极。
可编程阻抗元件208的阴极可以在共阴极构架中的其它单元之间被共享。扩散区域1310可以包括N型注入物，并且可以形成用于NWELL 1304的阱触点。另外，字线可以连接到栅极1314。在为该构造的擦除操作中，阴极可以为高，并且可以使NW连接达到比阳极电压低至少二极管压降的电平以使二极管1202导通，并且使得跨可编程阻抗元件208以反向偏压方式施加擦除电压。而且，字线可以为高，以在擦除操作期间保持存取晶体管1204截止。
现在参照图14，示出了根据本发明的实施方式的绝缘体上硅(SOI)制程中的示例电阻式切换存储器单元实现的剖面图。在示例1400中，隐埋氧化物(BOX)1404可以设置在P基板1402中，并且PWELL 1408可以设置在BOX 1404中。扩散区域1406可以包括N型注入物，并且可以形成可以连接到位线的存取晶体管的漏极。扩散区域1408还可以包括N型注入物，并且可以形成存取晶体管的源极，该存取晶体管的源极可以连接到可编程阻抗元件208的阴极。可编程阻抗元件208的阳极可以在共阳极构架中的其它单元之间被共享。而且，字线可以连接到栅极1414。
通过利用分离的PWELL可以被偏压的SOI制程特性，可以实现PWELL与注入物N+1408之间的二极管1416。在特定实施方式中，如与经由存取晶体管相比，可存取的PWELL允许经由二极管1416以较低电压进行块擦除。由于较低擦除电压，在擦除操作期间可能存在阴极电压的更少变化，由此单元更不易受反向编程效应攻击。而且，由于反向编程的减少发生，可以提高耐用度，这可以产生更高擦除电阻和更严格控制。
在特定实施方式中，二极管可以专用于高电流路径(例如，用于擦除操作)，因为存取晶体管不必供给这种高电流，所以该高电流路径可能产生更小存取晶体管。减小尺寸的存取晶体管具有许多优点，诸如适于将CBRAM技术移植到高级半导体制程节点中。同样，可存取的PWELL可以通过改变PWELL电压电平来允许控制存取晶体管的阈值电压(Vtn)，这可以增强防漏。由此，可以用阱偏压电平来控制PW连接，以减少经由存取晶体管的泄漏。
特定实施方式还支持三阱制程中用于CBRAM阵列的分压操作。由于制程变化或预期制程分割，CBRAM的形成电压或编程电压可以显著高于能够传送到P基板上的一些CBRAM阵列布置中的阳极端子的电压。另外，如向CBRAM阵列的位线施加的擦除电压可以相当高，以实现电阻式存储器单元的成功擦除。由于存取晶体管的较高体效应，可能难以从位线向P基板中的CBRAM的阴极传递期望高擦除电压，这导致擦除操作的可能失败。在特定实施方式中，CBRAM可以被包括在三阱中，而不是直接包括到P基板中。通过控制三阱和关联偏压，形成/编程和擦除操作可以利用显著减小如施加于阳极和/或位线的电压的大小的分压方法。
现在参照图15，示出了根据本发明的实施方式的三阱制程中的且被构造用于形成/编程操作的示例电阻式切换存储器单元实现的剖面图。示例1500可以以三阱制程形成，其中，PWELL 506可存取以用于实现PWELL 506(P+510处)与注入物N+508之间的二极管402。隐埋NWELL 1502可以设置在P基板502中，并且NWELL 504和PWELL 506可以设置在隐埋NWELL 1502中。扩散区域506可以包括N型注入物，并且可以形成可以连接到位线的存取晶体管的漏极。扩散区域508还可以包括N型注入物，并且可以形成还可以连接到可编程阻抗元件208的阴极的存取晶体管的源极。当然，在MOS存取晶体管中可以颠倒源极和漏极分配。
在该示例中，可编程阻抗元件208的阳极可以在共阳极构架中的其它单元之间被共享。如以上所讨论的，在特定实施方式中还可以支持诸如共阴极架构的其它架构和/或电路结构。扩散区域510可以包括P型注入物，并且可以形成用于PWELL 506的阱触点。而且，扩散区域512可以包括N型注入物，并且可以形成用于NWELL 504的阱触点。另外，字线可以连接到栅极(例如，多晶硅)514。而且如以上所讨论的，在特定实施方式中还可以支持关于阱共享的不同结构和关于字线的布置。
对于直接定位在P基板中的CBRAM阵列，可以在将位线接地的同时向阳极施加形成和/或编程电压，并且字线被导通以用于所选存储器单元。在这种类型的布置中，可能非常难以传送超过比得上芯片电源电压(例如，VCC)的大小的阳极电压。例如，阳极可能需要施加大约4V，以执行形成或编程操作，而芯片电源电压可能仅为大约3.3V。在三阱实现中，这种所要求的4V可以在阳极与位线之间“分割(split)”(例如，AN＝2V，BL/PW＝-2V)。因此，阳极电压可以具有更多余裕(例如，3.3V-2V＝1.3V)，以便解决可能切入该余裕的其它问题(例如，材料/制程引起的问题、单元均匀性问题等)。
现在参照图16，示出了根据本发明的实施方式的三阱制程中的且被构造用于擦除操作的示例电阻式切换存储器单元实现的剖面图。由于存取晶体管的较高体效应(例如，增大的阈值电压)，可能难以从位线向P基板中的CBRAM的阴极传递期望高擦除电压，这导致擦除操作的可能失败。如示例1600所示，CBRAM可以被包括在三阱中，而不是直接包括到P基板中。在这种情况下，擦除操作可以利用位线电压中的一些移位至阳极侧的分压方法。位线电压大小的这种减小可以减轻体效应，并且允许更低字线电压用于擦除操作中。
这样，可以在三阱实现中在阳极与位线端子之间分割或以其它方式分配形成/编程和擦除电压，使得可以大幅减小电阻式切换存储器单元的阳极和位线上的绝对电压值。另外，如表示图中所示，解码器设计可以支持正电压和负电压这两者，以向用于传递对应正/负电压的阳极板、位线驱动器、字线驱动器以及PW驱动器供电。
如这里所讨论的电阻式切换存储器单元还可以均支持多于一种存储状态。另外，根据电压电平控制，代替完全擦除或完全编程/写入，可以执行部分操作(例如，通过施加更少/预定电压以用于CBRAM单元的正向偏压和反向偏压，通过施加不同编程电流等)。如与具有对应于两个存储状态的开/关电阻的单元相反，这种部分操作可以在单元中产生不同电阻和线性/非线性值。相反，可以将关于电阻的例如CBRAM单元的八个不同带或范围的二进制编码转换成3位存储值。由此，在该示例中，可以在给定CBRAM单元中存储八个不同数据值。当然，可以基于电阻、线性、偏压和/或电流特性存储其它数量的数据值。
虽然上述示例包括特定存储器单元和可编程阻抗装置的电路、操作以及结构实现，但本领域技术人员将认识到，可以根据实施方式使用其它技术和/或单元结构。进一步地，本领域技术人员将认识到，还可以根据实施方式使用其它装置电路布置、架构、元件等。进一步地，电阻等级、操作条件等可以取决于可编程阻抗元件的保持、耐用度、切换速度以及变化要求。
对本发明的特定实施方式的上述说明被呈现用于例示和说明的目的。它们不旨在穷尽或将本发明限于所公开的精确形式，并且明显地，许多修改例和变型例鉴于上述示教是可以的。选择并且描述了实施方式以最好地解释本发明的原理及其实际应用，以使本领域其它技术人员能够最佳地使用本发明和各种实施方式，以及适合于所设想的具体用途的各种修改。本发明的范围旨在由所附权利要求及其等同物来限定。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括多个电阻式切换存储器单元，其中，各电阻式切换存储器单元包括：
a)可编程阻抗元件，所述可编程阻抗元件具有阳极和阴极；
b)存取晶体管，所述存取晶体管具有联接到位线的漏极、联接到所述可编程阻抗元件的阴极的源极、以及联接到字线的栅极；
c)阱，所述阱具有被构造为所述源极的第一扩散区域、被构造为所述漏极的第二扩散区域、以及被构造为阱触点的第三扩散区域；以及
d)二极管，所述二极管具有处于所述第一扩散区域处的阴极和处于所述第三扩散区域处的阳极，其中，在对所述可编程阻抗元件的擦除操作期间所述二极管导通。
2.根据权利要求1所述的半导体存储器装置，其中，在对所述可编程阻抗元件的编程操作期间所述二极管截止。
3.根据权利要求1所述的半导体存储器装置，其中，在对所述可编程阻抗元件的读出操作期间所述二极管截止。
4.根据权利要求1所述的半导体存储器装置，其中，在对所述可编程阻抗元件的所述擦除操作期间所述字线截止。
5.根据权利要求1所述的半导体存储器装置，其中，针对所述多个电阻式切换存储器单元，各可编程阻抗元件阳极被连接在一起。
6.根据权利要求1所述的半导体存储器装置，其中：
a)所述第一扩散区域和所述第二扩散区域中的每一个包括N+区域；以及
b)所述第三扩散区域包括P+区域。
7.根据权利要求6所述的半导体存储器装置，其中，所述阱包括P型阱。
8.根据权利要求7所述的半导体存储器装置，所述半导体存储器装置还包括N型阱，其中，所述P型阱设置在所述N型阱内。
9.根据权利要求1所述的半导体存储器装置，其中，所述阱沿着具有公共字线的所述多个电阻式切换存储器单元的子集设置。
10.根据权利要求1所述的半导体存储器装置，其中，所述多个电阻式切换存储器单元以三阱制程形成。
11.根据权利要求1所述的半导体存储器装置，其中，所述多个电阻式切换存储器单元以绝缘体上硅(SOI)制程形成。
12.根据权利要求1所述的半导体存储器装置，其中，所述可编程阻抗元件包括：
a)惰性电极，所述惰性电极联接到固态电解质的第一侧；
b)活性电极，所述活性电极联接到所述固态电解质的第二侧，其中，所述可编程阻抗元件通过在所述活性电极与所述惰性电极之间形成导电路径被编程；以及
c)多个移动元件，所述多个移动元件源于所述活性电极，其中，在所述固态电解质中减少所述多个移动元件，以形成所述导电路径。
13.根据权利要求12所述的半导体存储器装置，其中，所述可编程阻抗元件中的所述导电路径通过跨所述活性电极和所述惰性电极施加第一电压来形成，一旦形成所述导电路径，所述导电路径在去除所述第一电压之后保持。
14.根据权利要求12所述的半导体存储器装置，其中，通过跨所述活性电极和所述惰性电极施加第二电压，溶解所述导电路径的至少一部分，以擦除所述可编程阻抗元件。
15.一种控制电阻式切换存储器单元的方法，所述方法包括以下步骤：
a)确定要对所述电阻式切换存储器单元执行的命令是读出操作、编程操作还是擦除操作，其中，所述电阻式切换存储器单元包括：可编程阻抗元件，所述可编程阻抗元件具有阳极和阴极；存取晶体管，所述存取晶体管具有联接到位线的漏极、联接到所述可编程阻抗元件的阴极的源极、以及联接到字线的栅极；阱，所述阱具有被构造为所述源极的第一扩散区域、被构造为所述漏极的第二扩散区域、以及被构造为阱触点的第三扩散区域；以及二极管，所述二极管具有处于所述第二扩散区域处的阳极和处于所述第三扩散区域处的阴极；
b)导通所述字线以用于所述编程操作和所述读出操作；
c)截止所述字线以用于所述擦除操作；以及
d)导通所述二极管以用于所述擦除操作。
16.根据权利要求15所述的方法，所述方法还包括：截止所述二极管以用于所述编程操作和所述读出操作。
17.根据权利要求15所述的方法，其中，导通所述二极管以用于所述擦除操作的步骤包括：在所述阱触点上施加高电平。
18.根据权利要求15所述的方法，其中，所述擦除操作包括块擦除。
19.一种半导体存储器装置，所述半导体存储器装置包括多个电阻式切换存储器单元，其中，各电阻式切换存储器单元包括：
a)可编程阻抗元件，所述可编程阻抗元件具有阳极和阴极；
b)存取晶体管，所述存取晶体管具有联接到位线的源极、联接到所述可编程阻抗元件阳极的漏极、以及联接到字线的栅极；
c)阱，所述阱具有被构造为所述源极的第一扩散区域、被构造为所述漏极的第二扩散区域、以及被构造为阱触点的第三扩散区域；以及
d)二极管，所述二极管具有处于所述第一扩散区域处的阳极和处于所述第三扩散区域处的阴极，其中，在对所述可编程阻抗元件的擦除操作期间所述二极管导通。
20.根据权利要求19所述的半导体存储器装置，其中，在对所述可编程阻抗元件的所述擦除操作期间所述字线截止。
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