TWI616874B

TWI616874B - 感測電阻式切換記憶體裝置中之資料

Info

Publication number: TWI616874B
Application number: TW103103869A
Authority: TW
Inventors: Nad Edward Gilbert; 奈德吉伯特; John Dinh; 約翰鼎; Iii John Ross Jameson; 約翰詹姆森三世; Michael N. Kozicki; 麥克柯斯基; Shane Charles Hollmer; 夏恩荷馬
Original assignee: Adesto Technologies Corporation; 愛德斯托科技有限公司
Priority date: 2013-03-11
Filing date: 2014-02-06
Publication date: 2018-03-01
Also published as: TW201503127A; US9361975B2; US20140254238A1

Abstract

本文係揭露用來操作一種電阻式切換記憶體裝置的結構與方法。在一種實施例中，一種電阻式切換記憶體裝置包括：(I)複數個電阻式記憶體單元，其中該等電阻式切換記憶體單元的各個可經組態以藉由施加一第一電壓於一順向偏壓方向而被程式化為一低電阻狀態，並且藉由施加一第二電壓於一反向偏壓方向而被拭除為一高電阻狀態；以及(Ⅱ)一感測電路，耦合到該複數個電阻式記憶體單元中的至少一個，其中該感測電路可經組態以藉由施加一第三電壓於該順向偏壓方向或該反向偏壓方向來讀取該至少一個電阻式記憶體單元的一資料狀態。

Description

感測電阻式切換記憶體裝置中之資料

本發明係關於半導體記憶體的領域。更特別地，本發明的實施例屬於電阻式隨機存取記憶體(ReRAM)與/或導電橋接RAM(CBRAM)製程與裝置。

非揮發性記憶體(NVM)係在應用中被逐漸發現，譬如實體狀態硬驅動機、可移動數位圖像卡等等。快閃記憶體係為在今日所使用的主要NVM技術。不過，快閃記憶體有限制，譬如相當高功率，以及相當低的操作速率。相較於快閃記憶體技術，其他NVM技術，譬如包括電阻式RAM(ReRAM)與導電橋接RAM(CBRAM)的電阻式記憶體技術可提供相對較低的功率與較高的速率。例如，CBRAM使用一導電橋接單元技術，其具有規格化到比快閃記憶體裝置更小尺寸的潛力。

本發明的實施例係關於具有雙極感測操作的電阻式切換記憶體裝置。

在一項實施例中，一電阻式切換記憶體裝置包括：(I)複數個電阻式記憶體單元，其中，該等電阻式切換記憶體單元的各個可經組態以藉由施加一第一電壓於一順向偏壓方向而被程式化為一低電阻狀態，並且藉由施加一第二電壓於一反向偏壓方向而被拭除為一高電阻狀態；以及(Ⅱ)一感測電路，耦合到該複數個電阻式記憶體單元中的至少一個，其中該感測電路可經組態以藉由施加一第三電壓於該順向偏壓方向或該反向偏壓方向來讀取該至少一個電阻式記憶體單元的一資料狀態。

在一項實施例中，一電阻式切換記憶體裝置包括： (I)複數個電阻式記憶體單元，其中，該電阻式切換記憶體單元的各個可經組態以藉由施加一第一電壓於一順向偏壓方向而被程式化為一低電阻狀態，並且藉由施加一第二電壓於一反向偏壓方向而被拭除為一高電阻狀態；以及(Ⅱ)一線性檢測器，其可經組態以藉由檢測該選擇電阻式記憶體單元用的一IV曲線是否為線性或非線性來決定該複數個電阻式記憶體單元之一選擇電阻式記憶體單元的一資料狀態。

在一項實施例中，一電阻式切換記憶體裝置包括：(I)複數個電阻式記憶體單元，其中，該等電阻式切換記憶體單元的各個可經組態以藉由施加一第一電壓於一順向偏壓方向而被程式為一低電阻狀態，以及藉由施加一第二電壓於一反向偏壓方向而被拭除為一高電阻狀態；以及(Ⅱ)一雙向電阻檢測器，其可經組態以藉由檢測該選擇之電阻式記憶體單元的一電阻是否為雙向或非雙向而決定該複數個電阻式記憶體單元之一所選擇電阻式記憶體單元的一資料狀態。

在一項實施例中，一種控制一電阻式切換記憶體裝置的方法包括：(I)決定一操作，以在該電阻式切換記憶體裝置中的一電阻式記憶體單元上施行；(Ⅱ)當該決定的操作係為一程式操作時，以經過該電阻式記憶體單元的一第一順向偏壓來施行至少一個程式嘗試，以及以經過該電阻式記憶體單元的一第二順向偏壓來施行至少一個程式驗證；(Ⅲ)當該決定的操作係為一拭除操作時，以經過該電阻式記憶體單元的一第一反向偏壓來施行至少一個拭除嘗試，以及以經過該電阻式記憶體單元的一第二反向偏壓來施行至少一個拭除驗證；以及(Ⅳ)當該決定的操作是一讀取操作時，決定該記憶體單元的一資料狀態。

本發明的實施例可有利地提供用於減少在程式與拭除循環以後之驗證操作的單元干擾。特定實施例適用於電阻式切換記憶體，譬如電阻式隨機存取記憶體(ReRAM)與/或導電橋接RAM(CBRAM)記憶體單元。本發明的這些與其他優點將從下文較佳實施例的詳細說明而變得很快明瞭。

100‧‧‧記憶體裝置

102‧‧‧PMC(可程式化金屬化單元)感測器

102-0~102-7‧‧‧PMC(可程式化金屬化單元)片段

104‧‧‧電源節點選擇電路

106‧‧‧位元線選擇電路

108‧‧‧位元線解碼電路

110‧‧‧字元線解碼電路

112‧‧‧源極線解碼電路

120‧‧‧指令解碼電路

200‧‧‧記憶體裝置

202‧‧‧字元線驅動器

202-0、202-1‧‧‧字元線驅動器

204‧‧‧字元線

204-0、204-1‧‧‧字元線

206-00、206-01、206-10、206-11‧‧‧記憶體單元

208‧‧‧PMC(可程式化金屬化單元)

302‧‧‧電化學活性電極

304‧‧‧固態電解質

306‧‧‧惰性電極

308‧‧‧電沈積

320‧‧‧PMC(可程式化金屬化單元)

360‧‧‧PMC(可程式化金屬化單元)

400‧‧‧公用陽極陣列結構

402‧‧‧電壓控制

404‧‧‧資料選擇

406‧‧‧電阻式記憶體單元

406-0、406-1‧‧‧規則性記憶體單元

406-R‧‧‧參考記憶體單元

502‧‧‧位元線選擇電路

504‧‧‧雙極感測電路

506‧‧‧寫入資料路徑

508‧‧‧讀取資料路徑

600‧‧‧位元線雙極感測電路

602‧‧‧PMOS(P型金氧半導體)電晶體

604‧‧‧電晶體

606‧‧‧NMOS(N型金氧半導體)電晶體

608‧‧‧NMOS(N型金氧半導體)電晶體

610‧‧‧放大器

612‧‧‧放大器

614‧‧‧NMOS(N型金氧半導體)電晶體

616‧‧‧NMOS(N型金氧半導體)電晶體

618、620、622‧‧‧NMOS(N型金氧半導體)電晶體

624‧‧‧節點

700‧‧‧感測電路

702、704‧‧‧PMOS(P型金氧半導體)電晶體

706‧‧‧切換器

708、710‧‧‧NMOS(N型金氧半導體)電晶體

712‧‧‧NMOS(N型金氧半導體)電晶體

714‧‧‧電流源

716‧‧‧電流源

718‧‧‧NMOS(N型金氧半導體)電晶體

720‧‧‧NMOS(N型金氧半導體)電晶體

724‧‧‧NMOS(N型金氧半導體)電晶體

726‧‧‧PMOS(P型金氧半導體)電晶體

728‧‧‧反及閘

730‧‧‧反及閘

732‧‧‧切換結構

734‧‧‧反向器

1100‧‧‧雙極感測電路

1102‧‧‧PMOS(P型金氧半導體)電晶體

1104、1106‧‧‧PMOS(P型金氧半導體)電晶體

1108‧‧‧切換器

1110、1112‧‧‧NMOS(N型金氧半導體)電晶體

1114、1116‧‧‧NMOS(N型金氧半導體)電晶體

1118、1120‧‧‧NMOS(N型金氧半導體)電晶體

1122‧‧‧NMOS(N型金氧半導體)電晶體

1124‧‧‧閂鎖

BL0、BL1、…、BLn‧‧‧位元線

WL0、WL1、…、WLm‧‧‧字元線

N210‧‧‧電晶體

SL0、SL1‧‧‧電源帶

圖1係為一實例記憶體裝置配置。

圖2係為一實例記憶體裝置與記憶體單元結構的概略方塊圖。

圖3係為具有概略模型之一實例可程式化阻抗元件的圖。

圖4係為一實例公用陽極陣列結構的概略方塊圖。

圖5係為根據本發明實施例之一實例雙極感測電路配置的一概略方塊圖。

圖6係為根據本發明實施例之一第一實例雙極感測電路的一概略方塊圖。

圖7係為根據本發明實施例之一第二實例雙極感測電路的一概略方塊圖。

圖8係為用於圖7所示雙極感測電路之一實例操作的一波形圖。

圖9係為根據本發明實施例之一電阻式記憶體單元之一多位元資料狀態之實例檢測的一流程圖。

圖10顯示一IV曲線以及雙向單元電阻特徵的實例波形圖。

圖11係為根據本發明實施例之第三實例雙極感測電路的一概略方塊圖。

圖12顯示圖11之該雙極感測電路之操作的實例波形圖。

圖13係為根據本發明實施例來操作一電阻式切換記憶體裝置之一實例方法的流程圖。

現在將詳細參考本發明的特定實施例，其實例係被顯示於附圖中。雖然本發明將結合較佳實施例來說明，但是將理解地是，它們不打算將本發明限制在這些實施例。相反地，本發明打算涵蓋被包括在附加申請專利範圍所定義之本發明之精神與範圍內的替代物、修改與等同物。更者，在本發明的以下詳細說明中，各種具體細節可被陳述，以便提供本發明的完整理解。不過，熟習該項技術者將輕易明瞭到，本發明可在不具有這些具體細節下實施。在其他情形中，眾所皆知的方法、程序、製程、元件、結構與電路不會被詳細說明，以免非必然地使本發明的態樣模糊不清。

接著的詳細說明的某些部分係依據在電腦、處理器、控制器、裝置與/或記憶體內之資料流、訊號或波形上之操作的過程、程序、邏輯方塊、功能性方塊、處理、概要符號與/或其他符號性代表來呈現。這些說明與代表通常由那些熟習該項資料處理技術者所使用，以有效地傳送它們工作的主旨給其他熟習該項技術者。通常，雖然非必要，被操縱的數量採用能夠被儲存、傳送、結合、比較與另外操縱在電腦或資料處理系統中之電、磁、光學或量子訊號的形式。它以經被證明有時很方便，主要為了普通常用的因素，以將這些訊號稱為位元、波、波形、流、值、元件、符號、字元、數目或類似物。

更者，在本申請案的背景中，該等術語〝引線〞、〝佈線〞、〝線〞、〝訊號〞、〝導體〞與〝匯流排〞意指用來將訊號從電路中的一個點物理性傳送到另一個之任何已知的結構、架構、配置、技術、方法與/或過程。同樣地，除非從本文中它所使用的背景有另外的指示，該等術語〝有名〞、〝固定〞、〝已知〞、〝特定〞與〝預定〞一般意指在理論上可變但基本上被事先設定並且此後當使用時不變的值、數量、參數、常數、情況、狀態、過程、程序、方法、實行或其組合。

特定實施例針對電阻式切換記憶體，譬如可程式化金屬化單元(PMC)。此等單元的實例係被顯示且說明於美國專利申請案第6,635,914與7,359,236號中。在它的各種態樣中，本發明將關於例示性實施例而被更詳細地解釋於下文。該等實施例顯示操作可在一或多個電阻與/或電容狀態之間被程式化/寫入與拭除之電阻式切換記憶體(例如，可程式化金屬單元【PMC】)的結構與方法。

圖1與2顯示可利用PMC的實例記憶體架構與電路結構。不過，特定實施例適合許多不同的記憶體架構、電路結構與電阻式切換記憶體型態。

現在參考圖1，一實例記憶體裝置係被顯示，且由一般的參考數字100所指定。記憶體裝置100包括PMC片段102-0至102-7、電源節點選擇電路104、位元線選擇電路106、位元線解碼電路108、字元線解碼電路110與源極線解碼電路112。譬如在〝嵌入式〞記憶體架構中，記憶體裝置100係為一單一積體電路或者形成提供除了記憶體以外之功能的一部份更大積體電路裝置。

圖1亦包括指令解碼電路120。例如，指令解碼電路120可接收外部訊號，或者控制自其取得的訊號，並可產生反應的各種內部控制(例如，程式、拭除、讀取等等)訊號。此等內部操作控制訊號可被使用來產生各種供給位準(例如，特定程式與拭除電壓位準)以及其他控制訊號(例如，拭除操作控制訊號)，其係將在下文有更詳細的討論。以此方式，指令解碼電路120可被使用來決定在該裝置上所施行的操作。

PMC片段(102-0至102-7)各包括排列成一或多行與複數列的許多記憶體單元。各記憶體單元均包括一或多個PMC與一選擇裝置。一般而言，PMC可經組態以致於當大於臨界電壓(Vt_PMC)的偏壓被施加橫越PMC的電極時，PMC的電特性可改變。例如，在一些配置中，當一電壓被施加橫越該PMC的電極時，在離子導體內的導電離子會開始遷移並且形成一電積層於該等電極的更負面或附近。不過，此一電積層對誘發電特性的變化並非必要。在本文中所使用的術語〝電積層〞意指在離子導體內的任何區域，相較於在該塊狀離子導體材料中之此材料的濃度，該離子導體具有增加濃度之還原金屬或其他導電材料。當該電積層形成時，在該等電極之間的電阻會減少，且其他電性亦會改變。假如將電壓反向施加的話，該電積層可往回溶解到該離子導體內，且一裝置可回到前電性狀態(例如，高電阻狀態)。

在特定的配置中，PMC的一個電極可由包括當將一充分偏壓施加橫越該電極(氧化電極)時溶解在該離子導體中之一金屬的材料所形成，且其他電極相對為惰性，並且在可程式化裝置(一無重要性或〝惰性〞的電極)的操作期間內沒有溶解。例如，一個電極在寫入製程內係為陽極，其係並且包含包括當在寫入過程內另一電極為陰極時溶解在離子導體中的銀的材料，並且包含惰性材料，譬如鎢、鎳、鉬、鉑、金屬矽化物與類似物。具有由包括溶解在離子導體中之金屬之材料所形成的至少一個電極，其有助於維持在離子導體內的希望溶解金屬濃度，其係依次有助於在離子導體內的快速與穩定電積層形成或者在使用PMC期間內的其他電特性改變。更者，用於其他電極(在寫入操作期間內的陰極)之惰性材料的使用有助於已經形成之任何電積層的電解溶解以及/或者在施加充分電壓以後之可程式化裝置的回歸到拭除狀態。

仍參考圖1，在所示的特定實例中，PMC片段(102-0至102-7)可具有〝位元線陽極〞組態。亦即是，就各已知記憶體單元而言，該對應PMC的陽極可藉由不包括該對應存取裝置的一導電連接而連接到位元線。各此位元線可提供一讀取資料路徑給該對應的PMC。這呈現僅僅一個的實例PMC架構，其係並且相反於具有經由該單元之存取裝置而連接到一對應PMC之位元線的其他PMC記憶體裝置架構。如上文所註解，特定實施例適合使用於任何類型的PMC記憶體或任何類型的電阻式切換記憶體裝置架構。

在此特定實例中的PMC片段(102-0至102-7)亦具有一〝用帶子捆住電源線〞架構。在各PMC片段內，在各記憶體單元內的存取裝置組具有由積體電路基板中之擴散所形成的終端。此等擴散組可藉由提供一導電連接於此等擴散區域組之間的一低電阻架構〝用帶子捆住〞。此一配置係相反PMC架構，在該架構中，存取裝置可直接連接到位元線。同樣地，當八個PMC片段(102-0至102-7)顯示於圖1之特定實例中時，其他實例則包括更少或更多數目的PMC片段。在圖1中，依據該操作模組與一電源解碼值，電源節點選擇電路104可選擇性地連接電源帶到各種節點。在一種特定的實例中，電源節點選擇電路104可連接一選擇電源帶於至少兩個不同電壓之間，其係依據是否該裝置在一程式操作或讀取操作中或者在一拭除操作中操作。

電壓VBL_程式、VBL_拭除、VS_程式與VS_拭除係為習知的供電電壓，譬如+5與0伏特、或者+3.3與0伏特、或者+1.2與0 伏特。在一項實例中，此類電壓係為在包括記憶體裝置100之積體電路的外接腳上所接收的一或多個供電電壓。在另一實例中，此類電壓係為由包括記憶體裝置100之積體電路之電壓調節器所產生的一或多個電壓。在任何事件中，此類電壓可直接或間接地使用於藉由施加適當電壓橫越其該等電極而來程式化(例如，在一順向偏壓組態中)或拭除(例如，在一反向偏壓組態中)一PMC。

位元線選擇電路106可根據一操作模組與位元線解碼值而選擇性地連接一或多個PMC片段(102-0至102-7)的位元線。在一個特定實例中，位元線選擇電路106可有利地連接一選擇位元到電壓VBL_程式或VBL_拭除的任一個。亦即是，在一程式操作中，一選擇位元線可被連接到電壓VBL_程式，而在一拭除操作中，一選擇位元線可被連接到電壓VBL_拭除。

位元線選擇電路106，類似電源選擇電路104，可連接位元線到不選擇用於拭除或程式之PMC的禁止電壓。要注意的是，像圖1所示的配置可在不一定包括供給泵或類似物之下有利地提供程式與拭除電壓到在一供電範圍以外的電壓，其係可存在於其他方法中。替代地，被施加橫越一選擇PMC裝置的供電電壓可在程式與拭除操作之間被切換。以此方式，程式與拭除係為〝對稱〞操作。亦即是，在一程式化操作中，可被程式化的PMC可被連接於在陽極-至-陰極方向中的適當電壓(例如，V1-V2)之間。在一拭除操作中，欲被拭除的PMC可被連接於在陰極-至-陽極方向中的適當電壓(例如，V2-V1)之間。

以此項實例中，電壓V1與V2(在圖1中沒有顯示)可當作電壓VBL_程式、VBL_拭除、VS_程式與VS_拭除的其中一個或多個地被施加。這相對於在PMC之陽極上維持固定電壓的架構，其係並且接著提供相關於此一公用陽極電壓的程式與拭除電壓。在此一情形中，一供電電壓必須等於一程式電壓加一拭除電壓(V_程式+V_拭除)。不過，在根據一實施例的對稱操作中，一程式電壓等於一拭除電壓，兩者均在一供電電壓的範圍內(V_程式=V1-V2，V_拭除=V2-V1，供電電壓=V1與V2的最大值)。在任一事件中，一適當電壓可被施加橫越 PMC，以便將該單元程式化，且一反向的此類電壓可被施加橫越該PMC，以便將該單元拭除。

位元線解碼電路108可產生用於選擇已知位元線的值，以用於讀取、程式與拭除操作。在一項配置中，因應位址資訊(例如，行位址資料)，位元線解碼電路108可產生用於施加到位元線選擇電路106的位元線選擇訊號。

字元線解碼電路110可藉由賦能在一或多個選擇列之PMC片段中(102-0至102-7)的存取裝置而來產生用於選擇一已知組記憶體單元的值。因應位址資訊(例如，列位址資料)，一或多個字元線可被驅動到一選擇電壓以因此賦能在一列記憶體單元中的該對應選擇裝置(例如，一電晶體)。以此方式，該選擇列的PMC可被連接到一電源節點。字元線可在與該等電源帶的不同方向中(例如，實質垂直)延伸。

電源解碼電路112可產生用來選擇已知電源帶的值。在一項配置中，回應位址資訊(例如，行位址資料)，電源解碼電路112可產生用於施加到電源節點選擇電路104的電源選擇訊號。電源解碼電路112選擇對應一相同記憶體單元的電源帶以當作一選擇位元線，並因而賦能一程式、讀取或拭除操作。

以此方式，一電阻式切換記憶體裝置包括當作資料儲存元件的PMC，其具有共同連接到位元線的陽極以及連接到用帶子捆住與解碼源極的記憶體單元存取裝置。此選擇電路亦提供用於利用位元線解碼與電源帶解碼的對稱性程式與拭除操作。

現在參考圖2，其係顯示一實例記憶體裝置與記憶體單元結構(由一般的參考數200所標示)的一概略方塊圖。記憶體裝置200係為圖1所示之實例的一個實施過程。記憶體裝置200包括PMC片段102，其係為了顯示目的由四個記憶體單元(例如，206-00、206-10、206-01與206-11)所顯示、排列成四列與四行(例如，對應WL0與WL1)。兩個記憶體單元係被顯示連接到兩位元線BL0與BL1的各條。要理解的是，該配置可重複，以形成一更大很多的記憶體單元陣列結構。各記憶體單元(例如，206-00至206-11)包括PMC208 與存取裝置N210，其係在此實例中為n-通道絕緣閘極場效(在下文中〝MOS〞)電晶體。要注意的是，當圖2顯示一配置時，其中一個PMC係每一記憶體單元地提供，替代性實施例可包括每一記憶體單元超過一個的PMC。

PMC208具有結合圖1來說明的結構，或者等同物。在圖2的特定實例中，PMC感測器102也包括字元線驅動器202-0與202-1。字元線驅動器202-0與202-1可將對應的字元線204-0與204-1驅動變高，以因而選擇一記憶體單元，因此將它的對應選擇裝置(例如，N210)置於低阻抗狀態。

在位元線選擇電路106內的讀取/寫入控制電路可根據模組值而在運轉中變化。在程式操作中，讀取/寫入電路可連接一選擇的位元線到一陽極程式電壓。在拭除操作中，一讀取/寫入電路可連接一選擇的位元線到一陽極拭除電壓。在讀取操作中，一讀取/寫入電路可連接一選擇的位元線到一讀取偏壓電壓。電源線選擇電路104可連接一或多個對應的電源帶(例如，SL0與SL1)到一電源程式電壓(VS_程式)、一電源拭除電壓(VS_拭除)或者到一電源取消選擇狀態。在〝絕緣〞位元線架構的情形中，該電源取消選擇狀態係為高阻抗狀態，或者替代地，在取消選擇偏壓架構的情形中，其係為取消選擇偏壓電壓。電源線選擇電路104可改變共同驅動到一相同狀態的電源帶數目。亦即是，電源線選擇電路104可選擇連接到只有一行記憶體單元，或者連接到複數條此類行的電源帶。

由於已經說明了圖2的各種片段，此類記憶體裝置之操作的一項實例現將參考存取記憶體單元206-00的操作來說明。最初，字元線204可藉由字元線驅動器202被驅動到取消選擇電壓(例如，低)。位元線選擇電路106則可將位元線BL0與BL1置於取消選擇狀態中。同樣地，電源線選擇電路104可將電源帶SL0與SL1置於取消選擇狀態中。

在程式操作中，回應位址與模組資料，位元線選擇訊號可被使用來連接位元線BL0到讀取/寫入控制電路。相比之下，位元線BL1可被取消選擇，並且因而至於取消選擇狀態。模組選擇值可導致連接該等選擇位元線(例如，BL0)到陽極程式電壓的讀取/寫入控制電路。程式操作亦包括連接電源帶SL0到電源程式電壓(例如，VS_程式)同時連接電源帶SL1到電源取消選擇狀態的電源選擇訊號。對應該選擇記憶體單元的字元線驅動器(例如，202-0)可被驅動到一選擇電壓，因而將該選擇的PMC(例如，記憶體單元206-00的PMC208)置於適當的程式化電壓之間。

一拭除操作以相同的一般方式但卻以施加到所選擇位元線的拭除電壓與施加到所選擇電源帶的電源拭除電壓(例如，VS_拭除)來發生。如在圖1的實例中所記載，在特定實施例中，此一操作係為對稱性，以致於該陽極程式化電壓能夠等於VS_拭除，且該陽極拭除電壓等於VS_程式。同樣地，當圖2顯示n-通道MOS電晶體為存取裝置時，其他實施例則可包括不同類型的存取裝置。在此類替代性實施例中，字元線驅動器202將提供適當的電壓與/或電流，以賦能此類存取裝置。以此方式，位元線選擇、電源選擇與字元線活化可被利用來程式與/或拭除一PMC陣列，其具有位元線連接到複數個記憶體單元內之PMC的陽極。

當特定實例架構與電路適用於PMC與由此所形成的記憶體陣列時，相關於圖1與2，在特定實施例中的可程式化阻抗元件則適合許多不同的架構與/或電路配置。

現在參考圖3，其顯示一種具有概略模型之一實例可程式化阻抗元件的圖。例如，實例300顯示具有PMC208之開啟切換器S1代表的記憶體單元。此代表的PMC部分對應截面圖320，其代表在高阻抗狀態(例如，資料狀態〝0〞)或拭除狀態中的PMC或可程式化阻抗元件。如本文中所使用地，〝PMC〞係為〝可程式化阻抗元件〞的一項實例。可程式化阻抗元件亦包括任何類型的電阻式切換或電阻變化記憶體單元或元件。在一項實例中，PMC320包括電化學活性電極302、固態電解質304與惰性電極306。該實例PMC320代表該單元的一強或實質拭除狀態。如所示，在活性電極302與惰性電極306之間實質沒有任何導電路徑在PMC320中被看見。

概略性代表340與對應的截面圖360顯示在低阻抗狀態(例如，資料狀態〝1〞)或程式化狀態中之PMC208的實例。例如，實例340顯示具有電阻器R1的記憶體單元或者PMC208的關閉切換代表。此代表的PMC部分對應該截面圖360。在該實例360中，電沈積308可形成於固態電解質304中，以形成〝橋接〞或導電路徑於電化學活性電極302與惰性電極306之間。例如，電沈積308係來自活性電極302並且可能包括銀。如在實例PMC360中所示，全導電路徑可藉由電沈積308形成於活性電極302與惰性電極306之間。

如在實例300與340中所示，控制電晶體(例如，N210)亦可被包括在包括可程式化阻抗元件或PMC208的各記憶體單元中。例如，電晶體N210係由字元線204所控制，如在上文關於圖2所討論。電晶體N210係為存取電晶體，以允許PMC208被程式化與拭除。

PMC係以固體電解質(例如，304)內離子的實體再定位為基礎。PMC記憶體單元或可程式化阻抗元件係由兩個固體金屬電極302與306所形成，一個相對惰性(例如，306)且另一個電化學活性(例如，302)，在該等電極之間則具有相當薄的電解質(例如，304)膜。不過，如在本文中的截面圖所示，為了顯示目的，該固態電解質層係顯示比該等電極更厚。

各種材料可被利用來形成電極302與306。例如，惰性電極306包括鎢，且電化學活性電極302包括銀、銅或它們的金屬化合物。在運轉時，當負偏壓被施加到惰性電極306時，在固態電解質304中的金屬離子，以及一些源自該現在正活性電極302者，可流入固態電解質304並且藉由來自惰性電極306的電子被還原或轉換成原子。在相當短的時間週期以後，流入燈絲的離子可形成小金屬有效〝奈米線〞或導電路徑於該兩電極之間。此一奈米線可沿著電極302與306之間的導電路徑來降低電阻，其係由在略圖300中的開啟切換模組與在略圖340中的電阻器模組所代表。同樣地，橫越電極302與306的降低電阻可被測量，以指出該寫入或程式化過程完成。

此類奈米線並非連續佈線，而是一連串的電沈積島或奈米結晶(電沈積)308。在該等電極之間的導電路徑，其係在特定操作情況之下，特別是在相當低的程式化電流(例如，小於大約1μA)，以該電沈積鏈中的其中多個來出現。不過，更高的程式化電流可導致大部分為金屬的導體或導電路徑。同樣地，並且如上文所討論地，讀取該單元資料包括在該控制電晶體上(例如，N210)切換，以及施加一相當小的電壓橫越該單元。假如一奈米線放置在那單元(例如，360)的適當位置，該電阻會相當低，以造成更高的電流，其係並且被讀取為儲存在那單元中的〝1〞資料值。不過，假如在該單元(例如，320)中的電極之間沒有任何奈米線或導電路徑，電阻會更高，以造成低電流，並且被讀取為儲存在那單元中的〝0〞資料值。

單元資料係以與單元程式化類似的方式被拭除，但在該惰性電極上卻有一正偏壓。該金屬離子隨後遷移離開該燈絲，往回到該電解質內並且最終到該負電荷活性電極(例如，302)。此行動溶解在固態電解質304中的電沈積308，並且再度增加該電阻(例如，如在概略代表300中所示)。以此方式，PMC的拭除操作可實質對稱程式操作。

在導電橋接隨機存取記憶體(CBRAM)應用中，金屬離子會簡單地溶解於兩個電極(例如，302與306)之間的材料(例如，304)中。不過，在電阻式RAM(ReRAM)應用中，該等電極之間的材料需要可造成局部傷害並且可產生導電缺陷之軌跡(〝燈絲〞)的高電場。因此，就CBRAM而言，一個電極提供該溶解離子，然而就ReRAM而言，一次〝形成〞步驟是必要的，以產生局部傷害。不過，特定實施例適合任何類型的電阻式切換或者電阻變化記憶體單元、元件或裝置。

現在參考圖4，其係顯示一實例公用陽極陣列結構400的概略方塊圖。在本實例中，電壓控制402接收各種供電電壓(例如，VDD、VSS、VREF等等)以及操作控制(例如，程式、拭除、驗證、讀取等等)。如所示，電阻式記憶體單元406包括一可程式化阻抗元件與一存取電晶體。在此特定的配置中，各記憶體單元406的陽極可一起連接在公用陽極結構中。例如，該公用陽極係為大面板結構，其係以由電壓控制402所產生的電壓VAN來偏壓。當然，其他電壓產生控制與調節位準，如上文所討論，可在特定實施例中被利用。

在此項實例中，資料選擇404可提供一介面於該等位元線(BL0、BL1、...、BLn)與耦合到感測或放大方塊以及寫入電路的資料路徑之間。位址解碼可被使用來決定該等位元線中有哪些被映射到在特定存取循環中的該等資料線。其他類型的定址或解碼(例如，以陽極為基礎的解碼)亦可被使用。例如，所示的該公用陽極結構可被分裂成公用陽極的複數個子方塊，且這些的各個可被定址解碼。此外，字元線(WL0、WL1、...、WLm)解碼可被利用於已知循環之適當字元線的激活。

再者，一參考路徑亦可被耦合到資料選擇404。該參考路徑可藉由一感測電路來使用，以便對著一規則位元線比較。例如，來自一選擇位元線與其選擇記憶體單元406的電流可對著來自一參考位元線的電流被比較，在此該參考位元線會被偏壓，以致於經由該選擇位元線之在該選擇記憶體單元上的適當資料狀態能夠被檢測。在一項應用中，在該參考位元線與參考記憶體單元結構上的電容可匹配在規則記憶體單元/位元線上的電容，以致於這些效果能夠在感測過程內被否定。

其他架構亦可用感測電路以及特定實施例的方法來使用。例如，公用陰極結構可被支撐，藉此，複數個記憶體單元可經由一公用陰極連接被耦合在一起。在此一情形中，該存取電晶體可連接該陽極到一位元線陽極配置中的該對應位元線。同樣地，以陰極為基礎的解碼可被使用於此類配置中。另一實例架構或記憶體單元配置係為用帶子捆住的電源架構，如上文所討論。在任何事件中，特定實施例適用於許多不同的電阻式記憶體單元架構與配置。

資料選擇404亦可接收操作控制訊號。這些訊號可被使用來設定讀取資料路徑、寫入資料路徑與感測電路，其係適合於已知的指令。例如，讀取資料路徑可被活化以用於一讀取操作、一程式驗證操作、或一拭除驗證操作。同樣地，一寫入資料路徑可被活化，以用於一程式或拭除操作。在特定的實施例中，一公用雙極檢測電路可被使用於這些操作的各個。特別地，該雙極感測電路容許一程式驗證使用相同的順向偏壓(陽極電壓相關於陰極電壓更高)來施行在該記憶體單元上，正如被使用來程式化該記憶體單元地那樣。同樣地，該雙極感測電路容許一拭除驗證使用相同的反向偏壓(陰極電壓相關於陽極電壓更高)來施行在該記憶體單元上，正如被使用來拭除該記憶體單元地那樣。

用於電阻式切換記憶體(例如，CBRAM)科技的感測電路需要辨別電阻式負載。希望儘可能快地施行該感測同時擴充儘可能最少數量的能量。該測量的準確度係為另一種考量，其係因為這代表儲存在記憶體單元中之資料狀態的決定。在測量準確度中，起因於電路不匹配、寄生或固有電容等等的電壓與電流補償亦可被處理。將在下文中更詳細地討論，電阻式記憶體單元的特性(例如，IV特徵、方向性電阻等等)可被開發，以改善該感測操作的輸出並且檢測被儲存在該記憶體單元內的額外資料狀態。

在特定實施例中的感測電路亦企圖最小化在該讀取操作期間內之該存取單元的干擾，以決定來自那單元的資料狀態。因此，被程式化(例如，在資料狀態1中)的單元應該在一程式驗證或標準讀取操作以後維持在那狀態中，且被拭除的一單元(例如，在資料狀態0中)應該在拭除厭證或標準讀取操作以後維持在那狀態中。CBRAM單元通常以順向偏壓電壓被程式化(相關於陽極與陰極為正)，並且以反向偏壓電壓來拭除(相關於陽極與陰極為負)。同樣地，對被觀察的驗證/讀取操作而言有一施加電壓的時間限制，以確保該記憶體單元的電阻沒有被實質干擾。當程式驗證與拭除驗證以相當更大的電壓產生時，此問題更值得關注。同樣地，當大電壓挪移回到共同使用於標準讀取操作之相當小電壓時，得到此一相當大電壓所必要的能量會被浪費。該能量主要由於該公用陽極板的切換而損失，其係相對於在感測期間內的位元線電壓。

用於位元線與公用陽極板的各種電壓可在特定實施例中被支撐。例如，在一程式操作中，該公用陽極板係在從大約2.2V至大約3V的範圍中。就一程式驗證操作而言，該位元線可被設定在大約1.2V且該公用陽極板大約1.4V。電壓亦可依據一讀取操作的偏壓方向(順向或反向)來改變。就正常的順向讀取而言，該公用陽極板大約0.4V，且該位元線可藉由該讀取電壓被強迫到大約0.2V。就一拭除操作而言，該共用陽極板大約0V。就一拭除驗證操作而言，該讀取電路可強迫該位元線到大約1.2V，且該共用陽極板大約0V。就正常的反向偏壓讀取而言，該讀取電路可強迫該位元線到大約0.2V，且該公用陽極板大約0V。

在特定實施例中，為了減少該裝置曝露以及可能的單元干擾以及容許在拭除驗證操作期間內的相當大電壓，自我限制該施加電壓的反向偏壓讀取電路可當讀取一程式化單元時被使用。以此方式感測的一種特定實例方法以及一實例相關的設備將參考圖11與12而在下文中討論。

為了處理雙向電阻特徵，以及提供更有效率的程式與拭除驗證操作，雙向讀取電路與方法可在本文中被說明。在一項實例中，順向方向讀取(例如，就一公用陽極架構而言)可用電流減法來實施。雙極或雙向感測電路的實例將參考圖6、7與8而在下文討論。此類方法的優點包括當進行該拭除驗證時之更大電壓的使用。更大的拭除電壓可容許更大的(例如，大約大5倍)拭除驗證電流，容許合理的存取時間(例如，大約100ns)，以在低電壓相等地驗證更大的電阻。例如，5Meg裝置在大約1.2V的拭除驗證位準上具有大約1.2μA的拭除驗證電流，而在大約0.2V上的拭除驗證則需要大約40nA的電流跳脫點。大約100ns的合理存取時間係非常難以用40nA的跳脫點來得到，而且在感測放大器中的補償可有效地超越此類低電流。

特定實施例亦可使用資料相依，以致於只有在已知操作中被程式化或拭除的記憶體單元能夠以相當大的電壓被驗證，因而降低干擾的可能性。因此，驗證操作的目標係為最近被程式化或拭除的電阻式記憶體單元。特定實施例亦可被使用來決定雙向電阻差，譬如相較於順向偏壓方向電阻測量之當在反向偏壓方向中測量時的低電阻方向，其係亦為該記憶體單元之資料狀態的指示器。同樣地，一記憶體單元的電阻取決於電壓，且這可允許該記憶體單元的狀態由IV曲線的形狀所決定，以代替必要地考慮該電流或電阻值的量值。此類特徵與方法的實例將參考圖9與10而在下文討論。

現在參考圖5，其顯示根據本發明實施例之一實例雙極感測電路配置的一概略方塊圖。在本實例中，兩個規則性記憶體單元406-0與406-1以及一個參考記憶體單元406-R係被顯示。不過，令人理解的是，其他記憶體單元406、字元線與其他元件與配置亦被包括。在本特定實例中，位元線選擇電路502可藉由位址解碼來控制，其係並且可選擇位元線BL0與BL1的其中一者，以經由DATAT耦合到雙極感測電路504。

雙極感測電路504亦可接收操作控制訊號。這些訊號可被使用來控制在電路504中之讀取資料路徑508、寫入資料路徑506與感測電路的啟動，其係適合用於已知的指令。例如，讀取資料路徑508可被啟動以用於讀取操作、程式驗證操作、或拭除驗證操作。同樣地，讀取資料路徑506可被啟動，以用於程式或拭除操作。在特定實施例中，公用的雙極感測電路504可被使用於這些操作的每一個。特別地，雙極感測電路504可容許一程式驗證使用相同的順向偏壓(相關於陰極電壓更高的陽極電壓)被施行在記憶體單元上，正如被使用來程式化該記憶體單元地那樣。同樣地，雙極感測電路504可容許一拭除驗證使用相同的反向偏壓(相關於陽極電壓更高的陰極電壓)被施行在記憶體單元上，正如被使用來拭除該記憶體單元地那樣。

非揮發性記憶體(NVM)方法論的多數利用預定程式與拭除驗證位準。這可容許該讀取餘裕增加，既使在該記憶體單元的程式與拭除電阻中有移位。在一些方法中，該相同的讀取電壓位準可被維持，而且只有電流改變。在特定實施例中，相同的讀取或感測電路可被使用來施行一規則讀取以及程式/拭除驗證操作。用於這些操作之相同感測電路的使用可改善於其間的相關性。此外，改變電流可負面地影響感測放大器性能，並且可導致餘裕減少。這特別是用於拭除驗證位準的情形，其可包含具有相當小電流的相當大電阻值。

現在參考圖6，其顯示根據本發明實施例之一第一實例雙極感測電路的一概略方塊圖。在本特定實例中，該陣列(包括具有可程式化阻抗元件208的記憶體單元)可經由DATAT被耦合到雙極感測電路。DATAB可被耦合到參考位元線或其他參考結構，或者不然在每一資料狀態結構之兩個記憶體單元中的另一個記憶體單元。PMOS電晶體602與604具有一公用的閘極連接在節點624上，且各個均具有一源極連接到電源VDD。因為電晶體604的閘極與汲極亦可被耦合到電晶體602的閘極，所以經過電晶體604的電流則可被映射經過電晶體602。

NMOS電晶體606讓它的汲極連接到OUT(輸出)節點、它的源極連接到DATAT與放大器610的負端點，且它的閘極連接到放大器610的一輸出。同樣地，NMOS電晶體608讓它的汲極連接到節點624，它的源極連接到DATAB與放大器612的負端點，且它的閘極連接到放大器612的一輸出。同樣地，一被調整的參考電壓VREF可連接到放大器610與612的正端點。在此配置中，在DATAT上的電壓實質上被強迫跟隨VREF。假如在DATAT上的電壓上升到VREF以上的話，放大器610的輸出則可被驅動到更低，其係增加經過電晶體606的電阻。假如在DATAT上的電壓降到VREF以下的話，放大器610的一輸出則可被驅動到更高，其係可增加經過電晶體606的電阻。因此，電晶體606可當作一電流調節裝置。

一偏壓電壓VBN可被供應到NMOS電晶體618、620與622的閘極。讀取或程式操作控制訊號可控制NMOS電晶體614，該電晶體讓它的源極與汲極連接於電晶體618與620的汲極之間。一拭除操作控制訊號可控制NMOS電晶體616，該電晶體讓它的源極與汲極連接於電晶體620與622的汲極之間。在順向偏壓讀取期間內，下拉電晶體618與620可被啟動，以沈入在DATAT上的電流，其係並且取決於電流調節裝置606的電阻。

在特定實施例中，雙極感測電路600可被使用於該程式驗證與讀取用的順向偏壓感測以及該拭除驗證操作用的反向偏壓感測。以此方式，該驗證操作與該對應的程式/拭除操作具有經過該記憶體單元的相同偏壓方向。因此，在該對應的驗證操作期間內，先前的程式/拭除操作可被加強，其係相對於暴露到起因於該記憶體單元之相反極性偏壓的可能干擾。

在讀取與程式操作期間內，電流可從該陣列(經由節點DATAT)起源到該感測電路內並且相較於該參考電流(經由節點DATAB)。該過量電流隨後可被比較，以得到該記憶體單元的資料狀態。不過，在程式操作期間內，該記憶體單元陽極電壓可被設定在大約1V，且參考電壓VREF可被設定在大約0.2V，以加強程式化，並且增加該感測電流。在拭除驗證期間內，該陽極電壓可被設定在大約0V，且參考電壓VREF可被設定在大約0.6V。當然，其他電壓或電壓組合亦可被使用於特定實施例中。在任何事件中，所使用的更大電壓可容許來自該電阻式記憶體(例如，CBRAM、PMC等等)單元的更大電流。例如，PMC的非線性特性可容許在更大偏壓上的更大電流，其係因此改善拭除驗證位準並且允許該感測電路在更大的電流上操作。以此方式，雙極感測電路可容許用相同讀取電路的程式/拭除驗證，以致於程式與拭除單元狀態可在該對應的驗證操作期間內被加強。

現在參考圖7，其係顯示根據本發明實施例之第二實例雙極感測電路的一概略方塊圖。此特定實例利用一可切換的電流負載與一交叉耦合的PMOS負載。PMOS電晶體702與704可依據切換器706的狀態被二極體連接或交叉耦合。NMOS電晶體708與710可由參考電壓VRFG所控制，其等於VREF+VGS(IREF)。在一項應用中，VRFG可被全球性地設定在該電阻式切換記憶體裝置上。DATAT可被耦合到從該記憶體陣列所存取的該記憶體單元。

NMOS電晶體712可藉由方向指示器訊號SELD_FWD來控制，而且讓它的汲極連接到DATAT而且它的源極連接到電流源714而到VSS。例如，電流源714係為兩倍的IREF，其係為IRF或IPR，並且可被全球性地設定在該電阻式切換記憶體裝置上。同樣地，電流源716可被連接於電晶體710的源極與VSS之間。例如，電流源716具有電流IREF。同樣地，關於在該存取記憶體單元中之可程式化阻抗元件的陽極與陰極，方向指示器訊號SELD_FWD可指示是否該讀取為順向偏壓讀取或者反向偏壓讀取。

節點D1可連接到NMOS電晶體718的汲極，以及 NMOS電晶體720的閘極。節點R1可連接到電晶體720的汲極與電晶體718的閘極。電晶體718與720的源極可連接在節點PX上。同樣地，NMOS電晶體722可在它的汲極連接到節點PX，在它的源極連接到VSS並且在它的閘極連接到控制訊號PCGE_READ。例如，控制訊號PCGE_READ可被使用來藉由下沈在節點PX的電流而來加速一讀取或感測操作。一閂鎖控制訊號可連接到NMOS電晶體724與PMOS電晶體726的閘極。因此，當該閂鎖控制訊號高的時候，在節點R1上的值可被允許通過經由節點S1而到由反及閘728與730所形成的SR正反器。相較之下，當該閂鎖控制訊號低的時候，節點R1會與節點S1隔離，其係可經由電晶體726被事先充電很高。

來自感測電路700的輸出讀取可經由SR-正反器被閂鎖，其係當該均等化訊號EQU被啟動時(EQU_是低的)被重新設定。例如，在讀取操作開始時，均等化訊號EQU容許該PMOS電晶體702/704負載被組態當作二極體-連接電晶體，並且重新設定包括SR正反器的閂鎖結構。該輸出的方向性可藉由方向控制訊號DIR與該反向器與切換結構732被設定在適當的極性。因此，取決於該讀取是否為順向偏壓讀取或反向偏壓讀取，方向控制訊號DIR與電路732可被使用來經由已賦能的反向器734提供該適當的輸出於DIO上。

在特定實施例中，該感測放大器的電流與/或電壓極性可被反轉，以用於公用陰極或位元線陽極架構。該感測亦可用電容衰變來施行。在任何事件中，餘裕可利用電阻式記憶體單元(例如，PMC)之電阻的非線性特性來改善，以便改善程式/拭除驗證位準。相較於降低電阻位準的習知方法，該程式驗證操作會具有減少的電壓，而且限制該記憶體單元暴露到驗證電壓會另外造成該單元資料的干擾。這可被進行，縱使與該對應的程式/拭除操作在相同偏壓方向上之經由驗證操作用之感測的程式/拭除強化並非必要。

因此，在特定實施例中，在電阻式記憶體單元上的程式或拭除操作具有一後續的驗證操作，該驗證操作利用一讀取在將該單元程式化或拭除的相同偏壓方向中。因此，一程式驗證操作可利用一順向偏壓(相關於陰極的陽極)讀取，然而在拭除驗證中則可使用一反向偏壓讀取。以此方式，該陽極電壓不一定被切換地與在其他方法中的一樣多，而且該順向感測係以較高的參考電壓來使用，以維持橫越該記憶體單元的相當低偏壓。此外，因為該陽極實質上是具有相關高電容的大公用面板，所以減少的陽極切換會導致實質的功率節省以用於公用的陽極架構。

就拭除記憶體單元而言，該記憶體單元的非線性電阻可被看見，且因此更大的電壓可被利用於反向方向中以感測，以便驗證該拭除。以此方式，以該拭除記憶體單元之更大電阻用之更大電流的驗證操作可回到標準讀取操作用的正常或低偏壓。這是相較於總是在一個偏壓方向中讀取該記憶體單元的方法。相反地，在本文所說明的感測方法可讀取在兩偏壓方向中或者在以特定操作(例如，程式、拭除)為基礎之任一方向中的記憶體單元，以驗證。例如，為了驗證一程式操作，可利用一特殊的順向讀取，以用一更高的電壓來驗證該程式，其係因為該陽極已經在來自先前程式操作的那高電壓上。

就拭除操作而言，該公用陽極係在接地位準，以施行該拭除，其係為反向偏壓方向。然後，更大的電壓可被施加到耦合到陰極的位元線，以施行拭除驗證操作。因此，相當大的電流可被利用來驗證，以當作部分的驗證操作。再者，那相同或類似的電流可被利用於在反向方向中用較低電壓的正常讀取中以驗證，其係因為電流會隨著更低電壓以指數方式減少。因此在一些應用中，希望在感測電路中利用更大的電流，其係因為較小的電流對噪音靈敏，而且基本上更難以產生與控制。再者，可應用於驗證與讀取操作兩者之特定實施例的小型感測電路可節省晶片大小。

現在參考圖8，其係顯示用於圖7所示雙極感測電路之一實例操作800的一波形圖。在此特定實例中，該讀取控制訊號RD會變高，以啟動讀取操作，且兩個讀取操作則顯示於波形802中。波形804顯示順向讀取控制訊號SELD_FWD，其係為低以指示反向偏壓讀取，且可能高以指示順向偏壓讀取。因此，在本實例中的第一讀取循環係為反向偏壓讀取，而第二讀取循環係為順向偏壓讀取。該方向指示器DIR係為高，以指示一反向極性，並且為低，以指示一順向極性，如波形806所示。因此，當DIR高的時候，該資料可在DIO反轉。

均等化控制訊號EQU係為一走高的脈衝，其激起該讀取控制訊號RD的上昇邊緣。因此，如在波形810中所示，EQU可施以高脈衝，以在讀取循環開始時，提供二極體負載(例如，經由PMOS電晶體702與704)，並且也在該感測電路輸出時重設該資料閂鎖。該閂鎖控制訊號係為自EQU延遲的走高脈衝。如在實例波形812中所示，該閂鎖控制訊號可脈衝一延遲時間遠離EQU的下降邊緣，以允許在節點R1上的訊號發展時間。如在實例波形814中所示，訊號R1可發展到低位準，以用於反向讀取操作，以及到高位準(例如，VDD-VTP)，以用於順向讀取操作。如在波形816中所示，輸出訊號DIO是低的，直到該閂鎖控制訊號允許該發展訊號在R1上反轉，以通到該閂鎖，其係並且可維持高，以用於隨後的順向讀取操作。該資料閂鎖可在各操作結束時以及亦在電路啟動時重新設定。

在各種電阻式記憶體單元中，當從不同偏壓(順向或反向)方向測量時，電阻會改變。因此，本文中所說明的雙極感測可被使用來讀取那些不同的電阻。再者，此類不同電阻可被使用來決定該記憶體單元的另一資料狀態，相較於該記憶體單元僅僅儲存兩資料狀態(1與0)。同樣地，該單元的非線性特性，譬如用於各種拭除單元狀態，其係可被考慮以決定額外的儲存資料狀態。例如，假如一記憶體單元呈現非線性行為的話，第一資料狀態可被指示，且假如該記憶體單元呈現線性行為的話，第二資料狀態可被指示。各種測量技術，譬如在IV曲線上測量3點(例如，中間、頂部與底部)的3點測量，可被使用來決定該單元是否為線性或非線性。這是相較於嚴格使用電流或電阻量值來決定讀取位準用的資料狀態。因此，在本情形中，一測量的特定量值不重要，其係至少用於多位元資料狀態的一個位元位置。特定實施例亦支撐線性/非線性的組合以及多位元資料狀態讀取的量值對臨界值考量。

一般而言，在橫越一電阻式記憶體元件之導電橋接中的燈絲或電沈積數量可使該記憶體單元實質或多或少為線性。因此，當在〝關閉〞或拭除狀態時，一陣列係為非線性。一旦該等記憶體單元被程式化，電阻則會減少，直到出現更多，就像金屬導體的電阻。以此方式，各種拭除狀態可改變，以產生以燈絲或導電橋接材料形成為基礎的對應不同非線性行為。在特定實施例中，非線性對線性、以及電阻值與方向性，可被考量並且以儲存在電阻式記憶體單元中的多資料位元來詮釋。再者，本文中所說明的雙極感測方法可被利用於該記憶體單元的驗證與其他資料狀態讀取中。因此，因為電阻式記憶體單元(例如，CBRAM單元)的電阻的特徵為線性或非線性，所以該電阻的線性可被使用來決定該裝置狀態。

電阻式記憶體單元之電阻的非直線性具有許多證明。最常見的是在關閉狀態與開啟狀態之間。一般而言，在關閉設定中，電阻係為非線性並且追隨一指數曲線。當該記憶體單元被程式化時，該電阻或IV曲線基本上變得更為線性。在一項實例中，該曲線的三個點可被測量，或者在三偏壓電壓上的電流可被測量，以決定諸點的線性，譬如藉由觀看微分線性。在另一種方法中，在各測量點的高與低跳脫值可被考量，且該電阻必須下降到那些點內，以決定為線性。

現在參考圖9，其係顯示根據本發明實施例之一電阻式記憶體單元之一多位元資料狀態之實例檢測的一流程圖900。在本實例中，線性與量值考量決定該多位元資料狀態。不過，電阻式記憶體單元的其他態樣(例如，方向性電阻)亦可被考慮用於在特定實施例中的多位元資料儲存決定。

在本特定實例中，IV曲線線性可在902上決定。假如該曲線被決定為線性(904)，在906，該資料狀態可被決定為已知多位元值(例如，〝10〞)。不過，假如該曲線被決定為非線性(904)，在該曲線上之一或多個點的量值可被考慮用於在908上的資料狀態決定。假如該量值是在預定臨界值以上(910)，在912，該資料狀態可被決定為已知多位元值(例如，〝01〞)。不過，假如該量值在該預定臨界值(910)以下，在914，該資料狀態可被決定為不同的多位元值(例如，〝00〞)。以此方式，超過兩個的資料狀態可從已知的電阻記憶體單元得到。

圖10顯示IV曲線1000與單元雙向電阻特徵1050的實例波形圖。實例1000顯示當該裝置被程式化時在CBRAM IV曲線中的變化。例如，波形1002代表具有實質線性行為的程式化記憶體單元。波形1004/1006可代表呈現非線性行為的拭除單元。電阻式切換記憶體單元的電阻亦為雙向。亦即是，用正陽極至陰極電壓(順向偏壓)來測量的電阻與用負陽極至陰極電壓(反向偏壓)來測量的電阻不同。例如，負電壓會產生低電阻狀態，而從陽極至陰極的正電壓可給予更高的電阻狀態。此外，用順向偏壓來測量的此一更高電阻狀態亦為非線性，如在波形1052中所示。該記憶體單元可被程式化，以使該雙向電阻實質消失，以致於該電阻在順向與反向偏壓兩方向中相同(例如，見波形1056)。在特定實施例中，雙向讀取或感測電路係被組態當作一雙向電阻檢測器，以促進此類裝置的雙向電阻測量。

沿著這些線，該電阻的線性亦可決定該記憶體單元的資料狀態。例如，電阻式切換記憶體單元之IV曲線的線性代表在電阻式記憶體單元中資訊的儲存。另一個實例是該線性資訊可被使用來決定該程式或拭除操作。例如，在該裝置的形成階段期間內，IV曲線的線性可被監控，以決定該形成步驟是否已經成功，以及因此是否該記憶體單元準備用於正常用途。以此方式，電阻式切換記憶體單元之IV曲線的線性可被檢測，且本資訊可被利用當作一進一步資料狀態的決定，與/或決定其他記憶體單元特徵(例如，資訊狀態等等)。

電阻式記憶體單元(例如，GdOx CBRAM裝置)的另一現象包含雙向電阻差，如上文所討論。此類電阻方向變化的實例係顯示在1050中。波形1052與1054顯示雙向電阻測量差，而波形1056顯示在各順向/反向偏壓方向中均相同的電阻。在特定的實施例中，此類雙向電阻特徵可被利用來儲存額外的資料狀態。例如，呈現雙向電阻的波形1052與1054可代表一種資料狀態(例如，資料狀態〝0〞)，而呈現非雙向電阻的波形1056則代表另一資料狀態(例如，資料狀態〝1〞)。當然，其他資料狀態定義，以及在多位元資料儲存記憶體單元中的資料狀態位元位置，其係可在特定實施例中被供應。在一項實例中，此雙向電阻特性可被使用來決定該單元的適當形成，以當作初始單元上的第一程式。該順向與反向方向電阻可被監控，而且一旦它們在數值上接近(例如，相隔小於一預定臨界值)，那麼該形成的阻障物可被視為克服，且該裝置被指示為準備用於正常操作。

在使用IV曲線來感測記憶體單元資料狀態的另一方法係為兩點讀取。例如，假如I_讀取(V)=I₁(V)+I₂(V)，那麼或許I₁項在切換期間內改變，但是I₂項在切換期間內則不會改變。就一原子線而言，這可以是真的，其係因為它們的IV曲線正常下可被寫為I(V)=A*V+B*V³，且常數A會隨著該線變厚或變薄而變，但是該非線性部分正常下則維持相同。同樣地，假如我們具有來自例如穿隧經過氧化物的I₂項，那麼這可平行來自製造/分裂該導電橋接的I₁項。同樣地，該記憶體效果實質包含在僅僅I₁項中。因此，用2-點讀取，I₂項可被除去，且該讀取實質以I₁項為基礎。該優點係為I₂項會改變，如此從該測量除去該項可提供由程式/拭除操作所控制之I₁項更清楚的讀取。決定雙向電阻的各種方法可在特定實施例中被支持。例如，記憶體單元讀取可決定是否一電阻臨界值已經在順向與反向偏壓方向兩者中跳脫。假如如此的話，該記憶體單元則被檢測為具有第一資料狀態，且假如不是的話，該記憶體單元則被檢測為具有不同的資料狀態。在特定實施例中，雙極或雙向感測放大器可在測量該雙向電阻中被利用。

以此方式，PMC或其他電阻式切換記憶體單元亦可各支持一個以上的記憶體狀態。再者，取決於該電壓位準控制，取代完全拭除或完全程式/寫入，部分操作(例如，藉由施加較小/預定的電壓以用於PMC的順向偏壓與反向偏壓、藉由施加不同的程式電流等等)可被施行。此類部分操作可產生不同的電阻與線性/非線性值於該單元中，其相反於具有對應兩儲存狀態之開啟/關閉電阻的單元。相反地，例如，在電阻上之八個不同能帶或範圍之PMC的二進制編碼可被轉換成3-位元儲存值。因此，在本實例中，八個不同的資料值可被儲存在已知的PMC中。當然，其他數目的資料值則以電阻、線性、偏壓電壓與/或電流特徵為基礎來儲存。

如上文所討論，公用板陽極架構可被使用於電阻式切換記憶體裝置中。假如該陣列的偏壓不在低軌跡的話(VSS或0V)，該存取電晶體的洩漏、加工時間，其係可在該記憶體裝置性能上具有降級效果。同樣地，為了在電力啟動時快速讀取，在讀取期間內之陣列的偏壓係相關於低軌跡(VSS或0V)。公用陽極板通常相當大，而且因此具有與之相關的相當大電容。此外，該程式化單元的偏振電容、寄生路由與接合電容會有助於整個電容。在此架構中的大部分能量與性能可被分配，以用相關於VSS的正電壓來存取該記憶體單元於該陰極或位元線上。在讀取操作期間內，這會將從陽極至陰極的負或反向偏壓放置橫越該記憶體單元。此反向偏壓可強化一拭除單元，但卻可干擾一程式化單元。相對於特定實施例的方法，習知讀取電路無法在程式與拭除單元之間進行區別，其係可容許程式干擾。

現在參考圖11，其係顯示根據本發明實施例之第三實例雙極感測電路1100的一概略方塊圖。在本實例中，PMOS電晶體1102可由一讀取控制訊號(RDS_)所控制，並且讓它的源極被連接到VDD，以及它的汲極被連接到節點R2D。PMOS電晶體1104與1106係交叉耦合於節點D1與R1之間。電晶體1104具有一源極連接到節點R2D、一閘極連接到節點R1與一汲極連接到節點D1。電晶體1106具有一源極連接到節點R2D、一閘極連接到節點D1與一汲極連接到節點R1。由均等化控制訊號EQU所控制的切換器1108可被連接於節點D1與R1之間，以當EQU被啟動時將這些節點均等化。

NMOS電晶體1110與1112係由參考電壓VRFG所控制。電晶體1110具有一汲極連接到節點D1以及一源極連接到節點DATAT，其係可被耦合到該記憶體單元以被存取在該陣列中。電晶體1112可具有一汲極連接到節點R1與一源極連接到節點DATAB，其係可被耦合到一參考路徑，以用來比較該存取記憶體單元。NMOS電晶體1114與1116可藉由讀取控制訊號RDS_來控制，且每一個均具有一源極連接到VSS。同樣地，電晶體1114的汲極可連接到DATAT，且電晶體1116的汲極可連接到DATAB。

交叉耦合的NMOS電晶體1118與1120讓它們的源極連接在節點PX。電晶體1118具有一汲極連接到節點D1與一汲極連接到節點R1，而電晶體1120具有一汲極連接到節點R1與一閘極連接到節點D1。NMOS電晶體1122可經組態，以控制訊號PCGE為基礎，將電流從節點PX下沈到地面。同樣地，當以賦能訊號PCHG為基礎被允許時(例如，當PCHG高時，資料被允許到閂鎖1124內，且當PCHG低時，資料被固定在閂鎖中)，節點D1可連接到閂鎖1124，以提供一資料訊號給輸出QRD。

在此實例電路中，用反向偏壓來感測以及使用交叉耦合的PMOS電晶體1104/1106負載可降低單元干擾暴露。被拭除的反向偏壓單元因此會看到一大電壓橫越它，其係會有效地強化該拭除。該程式化單元隨後可藉由將它下拉而限制橫越它本身的電壓，而且隨後交叉耦合的NMOS電晶體1118/1120可限制剩下的路的電壓。因此，電晶體1118與1120可在降低程式干擾中被使用。以此方式，此實例讀取或感測電路可感測一程式化單元，並且強迫橫越該單元的電壓接地，以減少該程式化單元的暴露時間，並且因而減少相關的干擾。

圖12顯示圖11之雙極感測電路之操作的實例波形圖1200。特別地，用於RDS、EQU、PCGE、PCHG與QRD的實例控制訊號時序圖係被顯示於各自的波形1214、1216、1218、1220與1222/1224。圖11的實例電路具有三個主要的操作相位。在相位1，切換器1108可被關閉，而且電晶體1104與1106因此可被二極體連接，以容許來自該記憶體單元與該參考的平均電流，以在節點D1與D2上發展。

在相位2中，電晶體1104與1106可從二極體連接被釋出(經由藉由EQU走低而開啟的切換器1108)，其係並且被重新組態於交叉耦合的配置中，在此該感測訊號會被允許在節點D1與R1上發展。在該記憶體單元與參考上的電壓可受到源極隨耦器1110與1112的限制。藉由控制訊號PCGE的啟動，第三相位可允許交叉耦合的NMOS電晶體1118與1120開啟以及持續拉D1與R1到低軌跡(VSS)。從圖12中的模擬結果可看見，在節點D1與R1上(例如，見在該圖式之頂部份中的波形1202、1204、1206與1208)的訊號發展可被看為在相位2開始並且在相位3加速。例如，波形1202與1206可各自代表用於具有40kΩ電阻之記憶體單元的節點R1與D1。同樣地，波形1208與1204可各自代表用於具有80kΩ電阻之記憶體單元的節點R1與D1。在本實例中，具有40kΩ電阻的記憶體單元可被檢測為QRD在波形1222中持續低(例如，代表資料狀態1)，而具有80kΩ電阻的記憶體單元係當PCHG開啟閂鎖1124時，被檢測為QRD在波形1224中走高(例如，代表資料狀態0)。在本實例中，此電阻跳脫點可被設定在大約60kΩ。因此，40kΩ電阻的記憶體單元可被檢測為一程式化單元，而80kΩ電阻的記憶體單元可被檢測為一拭除單元。

同樣地，在被存取之記憶體單元之陰極上的實例模擬電壓係被顯示於圖12的中間部分。在此，40kΩ電阻的記憶體單元陰極電壓可被引導至零，以便不會干擾該程式化記憶體單元，如在波形1212中所示。相反地，80kΩ電阻的記憶體單元，被檢測為一拭除單元，其係不會在相位3期間內讓橫越該記憶體單元的電壓達到零，如在波形1210所示，其係因為該反向偏壓強迫而非干擾該記憶體單元。

同樣應該注意的是，在相位2中，該程式化單元(例如，40kΩ電阻的記憶體單元)係以該上拉電流減該下拉電流的速率將該位元線下拉，其係由該位元線電容所限制，其係為相當低的速率。同樣地，在相位3中，交叉耦合的NMOS電晶體1118與1120可藉由將源極隨耦器裝置1110拉回到該線性區域內而將橫越該記憶體單元的電壓下拉到VSS，在此它可充當作一低電阻切換器。這可允許橫越用於該程式化記憶體單元之該記憶體單元的電壓達到零，因而限制該曝光時間與單元干擾的相關風險。

此方法的另一優點係為交叉耦合的NMOS電晶體1118/1120與PMOS電晶體1104/1106亦可被使用當作該讀取閂鎖。例如，一多工器可串聯電晶體1110與1112地被包括。另一個實例，當RDS低以賦能此讀取閂鎖時，調節電壓VRFG則可被放電到VSS。在另一實例中，EQU脈衝可被設計成容許電壓在D1與R1上發展，以致於交叉耦合的NMOS電晶體1118與1120可被更快地開啟，以進一步降低該程式化記憶體單元電壓的暴露時間。

現在參考圖13，其係顯示根據本發明實施例來操作一電阻式切換記憶體裝置之一實例方法的流程圖1300。在1302，可決定在電阻式切換記憶體裝置上所施行的一操作。在1304，假如該操作係為一程式操作，在1306，具有橫越該存取記憶體單元之順向偏壓的一程式操作則可被施行。在1308，一程式驗證操作亦以橫越該單元的順向偏壓來施行。假如在1320，該程式驗證決定該單元已經被成功程式化，該流程可返回，以在1302決定另一操作在該裝置上施行。不過，假如該程式驗證決定該單元在1320仍無法成功程式化的話，該流程可返回，以在1306，以橫越該記憶體單元的順向偏壓來施行另一程式操作(例如，以更高電壓、施予更長脈衝等等)。

在1310，假如該操作為拭除操作，在1314，則施行具有橫越該存取記憶體單元之反向偏壓的拭除操作。在1316，一拭除驗證操作同樣以橫越該記憶體單元的反向偏壓來施行。假如在1318，該拭除驗證決定該單元已經被成功拭除的話，該流程則可返回，以在1302決定另一操作在該裝置上施行。不過，假如在1318，該拭除驗證決定該單元仍無法被成功拭除，該流程則可返回，以在1314，以橫越該記憶體單元的反向偏壓來施行另一拭除操作(例如，用調整電壓施予更長脈衝等等)。

同樣地，假如該操作為一標準讀取操作，那麼在1312，此操作會以橫越該記憶體單元的順向或反向偏壓來施行。以此方式，可藉由使用在該下層程式/拭除操作所使用的相同偏壓方向來施行一程式/拭除驗證而減少單元干擾。再者，在上文所討論的任何感測電路可經組態以施行在本文中所說明的程式驗證、拭除驗證與標準讀取操作。因此，在特定實施例中的感測電路與方法可支撐彈性偏壓方向，以用來減少底層程式/拭除操作的干擾，以及改善在各種操作之間的相關性。此外，經由此類感測電路與方法來決定的資料狀態可被擴張，以非線性/線性、電阻量值與電阻方向性因子為基礎來決定在單一記憶體單元中的多位元資料狀態。

雖然上文的實例包括電路、特定記憶體單元與可程式化阻抗裝置的操作性與結構性實施過程，但是熟習該項技術者將承認其他科技與/或單元結構可根據實施例來使用。再者，熟習該項技術者將承認其他裝置電路配置、架構、元件與類似物亦可根據實施例來使用。再者，該電阻位準、操作情況與類似物可取決於一可程式化阻抗元件的滯留、耐性、切換速度與變化必要條件。

本發明具體實施例的前述說明已經為了顯示與說明之目的來呈現。它們不打算詳細徹底，或者限制該發明於所揭露的精確形式，而且顯然地，根據上文的教學，許多修改與變化均是可能的。該等實施例係被選擇與說明，以便最佳解釋本發明的原理與其實際應用，以因而致使其他熟習該項技術者最佳利用本發明以及適合所考慮特定用途之具有種種修改的種種實施例。本發明的範圍意圖由關於此所附加的申請專利範圍與它們的等同物所定義。

100‧‧‧記憶體裝置

102-0‧‧‧PMC(可程式化金屬化單元)片段

102-1‧‧‧PMC(可程式化金屬化單元)片段

102-2‧‧‧PMC(可程式化金屬化單元)片段

102-3‧‧‧PMC(可程式化金屬化單元)片段

102-4‧‧‧PMC(可程式化金屬化單元)片段

102-5‧‧‧PMC(可程式化金屬化單元)片段

102-6‧‧‧PMC(可程式化金屬化單元)片段

102-7‧‧‧PMC(可程式化金屬化單元)片段