JP6256718B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、抵抗変化素子と、それを選択するためのセルトランジスタとが直列に接続された抵抗変化型メモリセルを搭載した不揮発性半導体記憶装置に関し、特にセルトランジスタのばらつきによらず低抵抗状態及び高抵抗状態の抵抗値を安定化することで、読み出し特性及び信頼性特性を向上する技術に関するものである。
近年、電子機器、特に携帯電話（スマートフォン）、携帯音楽プレーヤー、デジタルカメラ、タブレット端末等の需要増に伴い、不揮発性半導体記憶装置の需要が高まっており、大容量化、小型化、高速書き換え、高速読み出し、低消費電力動作を実現する技術開発が盛んに行われている。
現在主力の不揮発性メモリはフラッシュメモリであるが、書き換え時間がマイクロ秒、あるいはミリ秒オーダーであって低速であり、不揮発性メモリを搭載したセット機器の性能向上を阻害する要因となっている。
近年フラッシュメモリと比べて、高速・低消費電力書き換えが可能な新規不揮発性メモリの開発が盛んに行われている。例えば、抵抗変化型素子を記憶素子に用いた抵抗変化型メモリ（ＲｅＲＡＭ：Resistive Random Access Memory）等である。抵抗変化型メモリは、書き換え時間がナノ秒オーダーと高速書き換えが可能であり、更に書き換え時に必要な電圧が、フラッシュメモリでは１０Ｖ以上が必要であるが、抵抗変化型メモリでは１．６Ｖ程度での書き換えが可能であり、不揮発性メモリの低消費電力化が実現可能である。
特許文献１に抵抗変化型メモリのメモリアレイ構成が開示されている。抵抗変化型メモリのメモリセルは抵抗変化素子とセルトランジスタとの直列接続により構成される。抵抗変化素子は格納データ（“０”データ又は“１”データ）に応じて、例えば１ｋΩから１ＭΩの抵抗値の範囲において、低抵抗値あるいは高抵抗値に設定されることでデータを記憶する。抵抗変化素子の抵抗値が低抵抗の場合はメモリセル電流が大きく、高抵抗の場合はメモリセル電流が小さくなることを利用して、読み出し動作時にこのメモリセル電流の差異をセンスアンプ回路で検知することで、メモリセルに格納されたデータを読み出す。
特許文献２に抵抗変化型メモリの書き込み回路構成が開示されている。抵抗変化素子の両端に印加される電圧の極性によって、低抵抗状態と高抵抗状態とに可逆的に変化する。
特開２００４−２３４７０７号公報 特開２００８−０５２７８１号公報
しかしながら、前述した従来の抵抗変化型不揮発性メモリは以下に示す課題があった。
すなわち、高抵抗化及び低抵抗化後の抵抗値は、書き込み、消去動作時に抵抗変化素子に印加される電圧に依存するが、この電圧はセルトランジスタの閾値電圧に大きく影響を受ける。このことから、セルトランジスタの製造工程中の閾値電圧のばらつきにより低抵抗状態及び高抵抗状態の抵抗値が変化してしまう。
前記課題について、図１〜図４を用いて説明する。
図１は、抵抗変化素子ＲＲとセルトランジスタＴＣとを直列接続して構成された抵抗変化型メモリセルを示している。
図２は、抵抗変化素子ＲＲとセルトランジスタＴＣとを直列接続して構成された抵抗変化型メモリセルを搭載した従来の不揮発性半導体記憶装置の書き込み動作、消去動作及び読み出し動作時に抵抗変化型メモリセルの各端子に印加する電圧値を示している。
前記メモリセルは、セルトランジスタのゲートがワード線ＷＬに接続され、抵抗変化素子側の端子をビット線ＢＬ、セルトランジスタ側をソース線ＳＬに接続されている。
メモリセルの書き込み動作は、ワード線ＷＬに書き込みワード線電圧Ｖｇ＿ｒｅｓｅｔ（例えば２．４Ｖ）を印加し導通状態とし、ビット線ＢＬに書き込みビット線電圧Ｖｒｅｓｅｔ（例えば２．４Ｖ）、ソース線ＳＬに接地電圧ＶＳＳを印加することで、抵抗変化素子ＲＲに印加される電圧ＶＲにより、メモリセルを高抵抗化する。
消去動作は、ワード線ＷＬに消去ワード線電圧Ｖｇ＿ｓｅｔ（例えば２．４Ｖ）を印加し導通状態とし、ビット線ＢＬに接地電圧ＶＳＳ、ソース線ＳＬに消去電圧Ｖｓｅｔ（例えば２．４Ｖ）を印加することで、抵抗変化素子ＲＲに印加される電圧ＶＲにより、メモリセルを低抵抗化する。
また、読み出し動作は、ワード線ＷＬに読み出しワード線電圧Ｖｇ＿ｒｅａｄ（例えば１．８Ｖ）を印加しセルトランジスタを導通状態とする。そして、ビット線ＢＬに読み出しビット線電圧Ｖｒｅａｄ（例えば０．４Ｖ）、ソース線ＳＬに接地電圧ＶＳＳを印加することで、抵抗変化素子ＲＲが高抵抗状態でメモリセルに流れる電流が小さく、低抵抗状態でメモリセルに流れる電流が大きくなることで、データ状態を判定する。
図３は、抵抗変化型メモリセルの書き込み、消去動作時の電流−電圧特性を示している。電圧（ＶＲ）は、書き込み、消去動作時に抵抗変化素子ＲＲに印加される電圧を示しており、電流はそのときに流れる電流値を示している。
ここで、低抵抗化を行う消去動作時、抵抗変化素子ＲＲに印加される電圧ＶＲはセルトランジスタＴＣの閾値電圧により変化し、消去ソース線電圧Ｖｓｅｔよりも低い電圧となる。このことにより、セルトランジスタＴＣの閾値電圧が低い場合は、電圧ＶＲは比較的高い電圧が印加され、消去動作後の抵抗値は低くなる（電流−電圧特性４０）。また、セルトランジスタＴＣの閾値電圧が高い場合は、電圧ＶＲは比較的低い電圧が印加され、消去動作後の抵抗値は高くなる（電流−電圧特性４１）。
高抵抗化を行う書き込み動作時においては、セルトランジスタＴＣの閾値電圧が低い場合は、書き込み動作後の抵抗値は高くなり、閾値電圧が高い場合は、書き込み動作後の抵抗値は低くなる。ただし、消去動作時に比べて、書き込みビット線電圧Ｖｒｅｓｅｔに対する抵抗変化素子ＲＲに印加される電圧ＶＲの電圧低下は小さく、影響は比較的小さい。
図４は、抵抗変化型メモリセルを複数搭載した不揮発性半導体記憶装置に対して、前記書き込み、消去動作を行った後の読み出し動作時にメモリセルに流れる電流の分布である。読み出し時セル電流の高い側の分布が、消去動作後のビット電流分布であり、低い側の分布が書き込み動作後のビット電流分布を示している。読み出し動作は、規定の読み出し参照電流（Ｉｒｅｆ）と比較し、データを判定する。
前記で示したセルトランジスタＴＣの閾値電圧による書き換え動作後の抵抗値への影響により、セルトランジスタＴＣの閾値電圧が低い場合は消去動作後の抵抗値は低くなり、ビット電流分布は高い電流に分布し、書き込み動作後の抵抗値は高くなり、ビット電流分布は低い電流に分布する（ビット電流分布５０）。
一方、セルトランジスタＴＣの閾値電圧が高い場合は消去動作後の抵抗値は高くなり、ビット電流分布は前記ビット電流分布５０に比較して低い電流に分布する一方、書き込み動作後の抵抗値は低くなり、ビット電流分布は前記ビット電流分布５０に比較して高い電流に分布する（ビット電流分布５１）。
このような、セルトランジスタＴＣの閾値電圧による書き換え動作後のビット電流分布への影響は、読み出し動作特性や繰返し書き換え特性等の信頼性特性に影響を与える。
例えば、ビット電流分布５１での書き換え後のビット電流分布と参照電流（Ｉｒｅｆ）との電流差５３に対して、ビット電流分布５０での電流差５２は大きく確保できることから、読み出し動作特性を向上するためには、書き換え動作時の抵抗変化素子ＲＲに印加する電圧ＶＲを一定以上の電圧にする必要がある。しかしながら、高電圧であればよいわけではなく、一定以上の高電圧が印加された場合、高抵抗状態からの低抵抗化ができなくなる、低抵抗状態からの高抵抗化ができなくなり、書き換え動作ができなくなる等、繰返し書き換え特性に悪影響を与える場合があることから、一定以下の電圧に抑制する必要がある。
以上のことから、抵抗変化型メモリセルを搭載した不揮発性半導体記憶装置の書き換え動作で、読み出し動作特性、繰返し書き換え特性を両立するためには、書き換え動作時の抵抗変化素子ＲＲに印加する電圧は、最適値とする必要がある。
しかしながら、従来の不揮発性半導体記憶装置では書き換え動作時に一定電圧を印加していることから、セルトランジスタＴＣが製造工程中に、閾値電圧がばらついた場合に、書き換え動作時に抵抗変化素子ＲＲに印加される電圧ＶＲが変化し、最適な電圧を印加することが困難であった。
本発明は前記課題を鑑みてなされたものであり、セルトランジスタの閾値電圧によらず、書き換え動作時に抵抗変化素子に印加される電圧を一定とすることができ、低抵抗状態及び高抵抗状態の抵抗値を安定化し、読み出し動作特性及び信頼性特性を向上することが可能な不揮発性半導体記憶装置を提供することを目的とする。
上記課題を解決するため、本発明によって次のような解決手段を講じた。
具体的に説明すると、本発明の構成は、行列状に配置され、セルトランジスタと前記セルトランジスタの一端に接続された抵抗変化素子とをそれぞれ含む複数のメモリセルと、前記複数のメモリセルの各行にそれぞれ対応して設けられ、当該行に配置された複数のメモリセルに含まれるセルトランジスタのゲートに共通に接続された複数のワード線と、前記複数のメモリセルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された複数のメモリセルに含まれる抵抗変化素子に共通に接続された複数の第１のデータ線と、前記複数のメモリセルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された複数のメモリセルに含まれるセルトランジスタの他端に共通に接続された複数の第２のデータ線と、行列状に配置され、トランジスタで構成された１つ以上のセルトランジスタ能力測定セルと、前記１つ以上のセルトランジスタ能力測定セルの各行にそれぞれ対応して設けられ、当該行に配置された１つ以上のトランジスタのゲートに共通に接続された１つ以上のセルトランジスタ能力測定ワード線とを備えた不揮発性半導体記憶装置であって、前記１つ以上のセルトランジスタ能力測定セルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された１つ以上のセルトランジスタ能力測定セルのトランジスタのドレインあるいはソースは、それぞれ前記複数の第１のデータ線の一部あるいは全てに対応して接続され、前記１つ以上のセルトランジスタ能力測定セルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された１つ以上のセルトランジスタ能力測定セルのトランジスタのドレインあるいはソースのうち、前記第１のデータ線が接続されていない端子は、それぞれ前記複数の第２のデータ線の一部あるいは全てに対応して接続されていることを特徴とする。
本発明によると、セルトランジスタの閾値電圧によらず、書き換え動作時に抵抗変化素子に印加される電圧を一定とすることができる。このことにより、低抵抗状態及び高抵抗状態の抵抗値を安定化することができるため、読み出し動作特性及び高信頼性化を向上することが可能な不揮発性半導体記憶装置を提供することができる。
従来の抵抗変化素子とセルトランジスタとを直列接続して構成された抵抗変化型メモリセルを示す図である。 従来の不揮発性半導体記憶装置の各動作時のメモリセルへの印加電圧値を示す図である。 従来の不揮発性半導体記憶装置の書き込み、消去動作時の電流電圧特性を示す図である。 従来の不揮発性半導体記憶装置の書き込み、消去動作後の読み出し動作時のセル電流のビット分布を示す図である。 本発明の第１の実施形態に係る不揮発性半導体記憶装置の全体構成を示す図である。 本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリアレイの詳細構成を示す図である。 （ａ）は本発明の実施形態に係る不揮発性半導体記憶装置のメモリセルの断面図、（ｂ）はその回路図である。 （ａ）は本発明の実施形態に係る不揮発性半導体記憶装置のセルトランジスタ能力測定セルの断面図、（ｂ）はその回路図である。 本発明の第１の実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路図である。 本発明の実施形態に係る不揮発性半導体記憶装置のセルトランジスタ能力測定時のセルトランジスタ能力測定セルへの印加電圧値を示す図である。 本発明の実施形態に係る不揮発性半導体記憶装置の書き換え動作時のメモリセルへの印加電圧値を示す図である。 本発明の第２の実施形態に係る不揮発性半導体記憶装置の主要部であるメモリアレイの詳細構成を示す図である。 本発明の第２の実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路図である。 本発明の第３の実施形態に係る不揮発性半導体記憶装置の全体構成を示す図である。 本発明の第３の実施形態に係る不揮発性半導体記憶装置の主要部であるメモリアレイの詳細構成を示す図である。 本発明の第３の実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路図である。
以下、本発明の実施形態について、図面を参照して説明する。ただし、以下の実施形態内の同じを意味する表現（同一、同形状等）は、製造上のばらつき範囲を含んでいるものとする。
《第１の実施形態》
図５は、本発明の第１の実施形態に係る不揮発性半導体記憶装置と、当該不揮発性半導体記憶装置の外部に設けられた電流測定装置とを示す図である。
図５に示すように、不揮発性半導体記憶装置は、メモリアレイ１０と、メモリアレイ１０内に設けられた調整値記憶領域２０と、カラムゲート２１と、センスアンプ２２と、ライトドライバ２３と、スイッチ２４と、ワード線ドライバ２５と、ビット線／ソース線レギュレータ２６と、ワード線レギュレータ２７と、制御回路２８と、複数のワード線ＷＬ０〜ＷＬｎ（適宜、ＷＬと略記する）と、第１のデータ線である複数のビット線ＢＬ０〜ＢＬｍ（適宜、ＢＬと略記する）と、第２のデータ線である複数のソース線ＳＬ０〜ＳＬｍ（適宜、ＳＬと略記する）と、セルトランジスタ能力測定ワード線ＷＬＭ０，ＷＬＭ１（適宜、ＷＬＭと略記する）とを備えている。なお、ワード線ＷＬの添字であるｎと、ソース線ＳＬ及びビット線ＢＬの添字であるｍとは、各々自然数である。
更に、不揮発性半導体記憶装置には電流測定装置２９が接続されている。電流測定装置２９は、外部にあってもよいし、内蔵していてもよい。
メモリアレイ１０にはデータを格納する複数のメモリセルと、調整値記憶領域２０と共に、後述するセルトランジスタ能力測定セルが配置されている。メモリアレイ１０の詳細は後述する。
カラムゲート２１は、図示しない制御信号を受けて、その制御信号によって特定されるビット線ＢＬ及びソース線ＳＬを選択し、センスアンプ２２又はライトドライバ２３に接続する回路である。
センスアンプ２２は、メモリアレイ１０内のメモリセルから読み出されたデータが“０”データであるか“１”データであるかを判定する回路である。カラムゲート２１によって、ビット線ＢＬ０〜ＢＬｍのうち１本が選択され、メモリセルに流れる電流をリファレンス電流と比較することでメモリセルからデータの読み出しを行う。
ライトドライバ２３は、メモリアレイ１０内のメモリセルに対するデータの書き換え動作を行うときに、そのメモリセルに書き換え電圧を印加する、又は、後述するセルトランジスタ能力測定セルに電流測定電圧を印加する回路である。具体的に、ライトドライバ２３は、カラムゲートで選択されるビット線ＢＬ、あるいはソース線ＳＬに対して、正電圧を印加する場合は、スイッチ２４から供給される正電圧を印加し、接地電圧を印加する場合は、接地電圧を印加する。
スイッチ２４は、ライトドライバ２３に供給する正電圧を選択する回路であり、書き換え動作を行う場合は、ビット線／ソース線レギュレータ２６の出力電圧をビット線ＢＬ、あるいはソース線ＳＬに印加する電圧として、ライトドライバ２３に供給する。セルトランジスタ能力測定セルの電流測定を行う場合は、電流測定装置２９から供給される電圧をライトドライバ２３に供給する。
ワード線ドライバ２５は、図示しない制御信号を受けて、その制御信号によって特定されるワード線ＷＬ、あるいはセルトランジスタ能力測定ワード線ＷＬＭを選択して、後述するワード線レギュレータ２７から印加される電圧に駆動する回路である。
ビット線／ソース線レギュレータ２６は、メモリセルに対するデータの書き換え動作を行うときに、ビット線ＢＬ、あるいはソース線ＳＬに印加する電圧を、スイッチ２４を介して、ライトドライバ２３に供給する電圧生成回路であり、制御回路２８からの制御信号により、供給する電圧を調整し、出力する。
ワード線レギュレータ２７は、メモリセルに対するデータの書き換え、あるいは読み出し動作を行うときに、ワード線ＷＬに印加する電圧をワード線ドライバ２５に供給する電圧生成回路であり、制御回路２８からの制御信号により、供給する電圧を調整し、出力する。
制御回路２８は、メモリアレイ１０に対する、データの読み出しや書き換え動作、あるいは後述するセルトランジスタ能力測定動作等の各種動作モードを制御する回路であって、カラムゲート２１、センスアンプ２２、ライトドライバ２３、スイッチ２４、ワード線ドライバ２５、ビット線／ソース線レギュレータ２６、ワード線レギュレータ２７を制御する。
電流測定装置２９は、セルトランジスタ能力測定時に、ビット線ＢＬ又はソース線ＳＬに、スイッチ２４を介して電圧を供給し、かつスイッチ２４を介して電流を測定する装置である。
図６は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の主要部であるメモリアレイ１０の詳細構成を示す図である。図６のメモリアレイ１０では、複数のメモリセル１１が行列状に配置されるのに加え、セルトランジスタ能力測定セル１２が配置されている。
メモリセル１１は、抵抗変化素子ＲＲとセルトランジスタＴＣとが直列接続されて構成される。ここで、抵抗変化素子ＲＲは、抵抗値の変化を利用してデータを記憶することができる素子である。
ワード線ＷＬは、各行のメモリセル１１に対応して配置され、各行のメモリセル１１に含まれるセルトランジスタＴＣのゲートに接続されている。ビット線ＢＬは、各列のメモリセル１１に対応して配置され、同一列のメモリセル１１に含まれる抵抗変化素子ＲＲの一端に接続されている。ソース線ＳＬは、各列のメモリセル１１に対応して配置され、同一列のメモリセル１１に含まれるセルトランジスタＴＣの一端に接続されている。
ビット線ＢＬ、ソース線ＳＬの各列には、ＭＯＳトランジスタＭＴＣで構成されたセルトランジスタ能力測定セル１２が２行分接続されている。各行のセルトランジスタ能力測定セル１２のゲートがセルトランジスタ能力測定ワード線ＷＬＭ０，ＷＬＭ１に接続されており、ドレインが各列のビット線ＢＬに、ソースが各列のソース線ＳＬにそれぞれ接続されている。
なお、本実施形態では、セルトランジスタ能力測定セル１２は、２行分を各列に配置しているが、１つ以上が配置されていればよく、例えば１行分や、１列分であってもかまわない。
図７（ａ）は、本実施形態に係るメモリセル１１の断面を示す図である。図７（ｂ）は、メモリセル１１の回路図である。本実施形態では、抵抗変化素子ＲＲを用いた抵抗変化型メモリ（ＲｅＲＡＭ）を一例として説明している。
メモリセル１１は、抵抗変化素子ＲＲとセルトランジスタＴＣとが直列接続されて構成されている。ワード線ＷＬはセルトランジスタＴＣのゲートに接続され、ビット線ＢＬは抵抗変化素子ＲＲに接続され、ソース線ＳＬはセルトランジスタＴＣのソース端子に接続される。
本実施形態では、ビット線ＢＬに抵抗変化素子ＲＲが、ソース線ＳＬにセルトランジスタＴＣがそれぞれ接続された構成について説明しているが、ビット線ＳＬにセルトランジスタＴＣが、ソース線ＳＬに抵抗変化素子ＲＲがそれぞれ接続されていてもよい。つまり、本実施形態に係るメモリセルは、１つのセルトランジスタＴＣと１つの抵抗変化素子ＲＲとから構成される、いわゆる１Ｔ１Ｒ型の抵抗変化型メモリである。
メモリセル１１において、半導体基板６０上に拡散領域６１ａ，６１ｂが形成されており、一方の拡散領域６１ａがセルトランジスタＴＣのソース端子として、他方の拡散領域６１ｂがドレイン端子として作用する。拡散領域６１ａ，６１ｂ間がセルトランジスタＴＣのチャネル領域となり、このチャネル領域上に酸化膜６２と、例えばポリシリコンであるゲート電極６３とがワード線ＷＬとして動作することで、セルトランジスタＴＣが形成される。
セルトランジスタＴＣのソース端子としての拡散領域６１ａは、ビア６４ａを介して第１配線層６５ａであるソース線ＳＬに接続される。ドレイン端子としての拡散領域６１ｂは、ビア６４ｂを介して、第１配線層６５ｂに接続される。第１配線層６５ｂは、ビア６６を介して、第２配線層６７に接続され、第２配線層６７は、ビア６８を介して抵抗変化素子ＲＲに接続される。
抵抗変化素子ＲＲは、下部電極６９、抵抗変化層７０、上部電極７１から構成される。抵抗変化素子ＲＲは、ビア７２を介して、第３配線層７３であるビット線ＢＬに接続される。
図８（ａ）は、本実施形態に係るセルトランジスタ能力測定セル１２の断面を示す図である。図８（ｂ）は、セルトランジスタ能力測定セル１２の回路図である。
セルトランジスタ能力測定セル１２はＭＯＳトランジスタＭＴＣで構成されている。セルトランジスタ能力測定ワード線ＷＬＭはＭＯＳトランジスタＭＴＣのゲートに接続され、ビット線ＢＬはドレインに接続され、ソース線ＳＬはソースに接続されている。
セルトランジスタ能力測定セル１２において、半導体基板６０上に形成されたＭＯＳトランジスタＭＴＣのゲート電極６３がセルトランジスタ能力測定ワード線ＷＬＭとして動作することでセルトランジスタ能力測定セル１２が形成されており、第２配線層６７がビア７４を介して第３配線層７３であるビット線ＢＬに接続されている。その他の構成は、図７（ａ）及び図７（ｂ）で説明したメモリセル１１と同様である。
なお、ＭＯＳトランジスタＭＴＣのゲート長、ゲート幅は、セルトランジスタＴＣと同じ寸法であることが望ましい。また、酸化膜６２の厚さも同じであることが望ましい。
次に、本実施形態に係る不揮発性半導体記憶装置の動作について図５、図９を用いて説明する。
図９は、図５の不揮発性半導体記憶装置の全体構成のうち、本発明の動作の説明に必要な回路を抽出して表した図である。図９では、図５からセンスアンプ２２、制御回路２８を省略している。また、図６のメモリアレイ１０に設けられた、複数のワード線、ビット線、ソース線、セルトランジスタ能力測定ワード線については、代表的なものとして、１つのワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ、セルトランジスタ能力測定ワード線ＷＬＭとして示している。
図９において、メモリセル１１及びセルトランジスタ能力測定セル１２のビット線ＢＬ及びソース線ＳＬはそれぞれカラムゲート２１内に設けられたゲート２１１及びゲート２１２に接続されている。制御回路２８からの制御信号ＥＮＢＬ，ＥＮＳＬが“Ｈ”となることで、ゲート２１１及びゲート２１２にライトドライバ２３内に設けられたＢＬドライバ２３１、ＳＬドライバ２３２が接続される。また、ワード線ＷＬ及びセルトランジスタ能力測定ワード線ＷＬＭはワード線ドライバ２５内に設けられたＷＬドライバ２５１及びＷＬＭドライバ２５２に接続される。
ＢＬドライバ２３１は、スイッチ２４内に設けられたＢＬスイッチ２４１から供給された電圧が電源として供給されており、制御回路２８からの制御信号ＰＥＮＢＬが“Ｈ”のときはＢＬスイッチ２４１からの供給電圧を出力し、“Ｌ”のときは接地電圧を出力する。
ＳＬドライバ２３２は、スイッチ２４内に設けられたＳＬスイッチ２４２から供給された電圧が電源として供給されており、制御回路２８からの制御信号ＰＥＮＳＬが“Ｈ”のときはＳＬスイッチ２４２からの供給電圧を出力し、“Ｌ”のときは接地電圧を出力する。
ＢＬスイッチ２４１は、書き換え動作時はビット線／ソース線レギュレータ２６に設けられたＢＬレギュレータ２６１の出力電圧を、セルトランジスタ能力測定動作時は、電流測定装置２９からの出力電圧を、ＢＬドライバ２３１に供給するスイッチ回路である。
ＳＬスイッチ２４２は、書き換え動作時はビット線／ソース線レギュレータ２６に設けられたＳＬレギュレータ２６２の出力電圧を、セルトランジスタ能力測定動作時は、電流測定装置２９からの出力電圧を、ＳＬドライバ２３２に供給するスイッチ回路である。
ＷＬドライバ２５１は、ワード線レギュレータ２７から供給された電圧が電源として供給されており、制御回路２８からの制御信号ＷＬＥＮが“Ｈ”のときはワード線レギュレータ２７からの供給電圧を出力し、“Ｌ”のときは接地電圧を出力することで、ワード線ＷＬを駆動する。
ＷＬＭドライバ２５２は、ワード線レギュレータ２７から供給された電圧が電源として供給されており、制御回路２８からの制御信号ＷＬＭＥＮが“Ｈ”のときはワード線レギュレータ２７から供給電圧を出力し、“Ｌ”のときは接地電圧を出力し、セルトランジスタ能力測定ワード線ＷＬＭを駆動する。
ＢＬレギュレータ２６１は、制御回路２８からの制御信号ＣＢＬＲＥＧにより、書き換え時のビット線電圧値を調整し、ＢＬスイッチ２４１に出力する。
ＳＬレギュレータ２６２は、制御回路２８からの制御信号ＣＳＬＲＥＧにより、書き換え時のソース線電圧値を調整し、ＳＬスイッチ２４２に出力する。
ワード線レギュレータ２７は、制御回路２８からの制御信号ＣＷＬＲＥＧにより、書き換え時のワード線電圧値を調整し、ＷＬドライバ２５１及びＷＬＭドライバ２５２に供給する。
本構成を用いた書き換え動作の概要は、まず、セルトランジスタ能力測定モードで、セルトランジスタ能力測定セル１２に対して一定バイアスを印加し、電流測定を行う。その結果に応じて書き換え動作時のワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬに印加する電圧値を決定、記憶する。書き換え動作は、記憶した電圧値にＢＬレギュレータ２６１、ＳＬレギュレータ２６２、ワード線レギュレータ２７の出力を調整し、その電圧で書き換え動作を行うことで実施する。以下、詳細な動作について、図１０を参照しながら説明する。
図１０は、セルトランジスタ能力測定セル１２の電流測定時のバイアス状態を示している。
セルトランジスタ能力測定モードによる電流測定は、例えば、図５の不揮発性半導体記憶装置が製造工程を完了した後のウエハ状態の検査で実施する。
高抵抗化を行う書き込み動作時の電圧決定は、セルトランジスタ能力測定モード時、ワード線レギュレータ２７の出力を、制御信号ＣＷＬＲＥＧにより、書き込み電圧設定時のＷＬＭ電圧Ｖｇ＿ｒｅｓｅｔｍ（例えば２．４Ｖ）に調整、出力する。例えば検査工程で用いる半導体試験装置である電流測定装置２９は、書き込み電圧設定時のビット線電圧Ｖｒｅｓｅｔｍ（例えば２．４Ｖ）を出力する。
次に、ＷＬＭドライバ２５２への制御信号ＷＬＭＥＮを“Ｈ”とすることで、セルトランジスタ能力測定ワード線ＷＬＭをＶｇ＿ｒｅｓｅｔｍにし、セルトランジスタ能力測定セル１２のＭＯＳトランジスタＭＴＣを導通状態とする。このとき、制御信号ＷＬＥＮを“Ｌ”とし、ワード線ＷＬには０Ｖが印加されるので、セルトランジスタＴＣはカットオフ状態である。
ＢＬスイッチ２４１により電流測定装置２９の出力電圧ＶｒｅｓｅｔｍをＢＬドライバ２３１の電源として供給する。
ゲート２１１への制御信号ＥＮＢＬを“Ｈ”、ゲート２１２への制御信号ＥＮＳＬを“Ｈ”にすることで、ビット線ＢＬをＢＬドライバ２３１の出力に、ソース線ＳＬをＳＬドライバ２３２の出力にそれぞれ接続する。
ＢＬドライバ２３１への制御信号ＰＥＮＢＬを“Ｈ”とし、ＳＬドライバ２３２への制御信号ＰＥＮＳＬを“Ｌ”とすることで、ビット線ＢＬにＶｒｅｓｅｔｍ、ソース線ＳＬに接地電圧ＶＳＳ（＝０Ｖ）を印加する。
以上述べた動作により、セルトランジスタ能力測定セル１２の各端子には、図１０の「書き込み電圧設定時」に示す電圧が印加され、電流が流れる。
この電流を電流測定装置２９により測定し、電流が一定以上の場合は、セルトランジスタ能力測定セル１２の閾値電圧が製造工程中のばらつきにより、低くなっていると判断できる。ここで、メモリセル１１を構成するセルトランジスタＴＣと、セルトランジスタ能力測定セル１２のＭＯＳトランジスタＭＴＣとが同一の特性である場合には、セルトランジスタＴＣの閾値電圧も低くなっていると判断できる。この場合には、書き込み時のワード線ＷＬ及びビット線ＢＬに印加する電圧をＶｇ＿ｒｅｓｅｔｍ及びＶｒｅｓｅｔｍよりも低い電圧に設定するのが最適と判定でき、最適電圧値として、それぞれＶｇ＿ｒｅｓｅｔａ及びＶｒｅｓｅｔａを決定する。逆に、電流が一定以下の場合は、セルトランジスタ能力測定セル１２の閾値電圧が製造工程中のばらつきにより、高くなっていると判断できる。この場合には、セルトランジスタＴＣの閾値電圧も高くなっていると判断し、書き込み時のワード線ＷＬ及びビット線ＢＬに印加する電圧を高めの電圧に設定するのが最適と判定でき、最適電圧値として、Ｖｇ＿ｒｅｓｅｔａ及びＶｒｅｓｅｔａを決定する。
ここで、決定した電圧値を表すデータは、メモリアレイ１０内に設けられた調整値記憶領域２０に格納する。調整値記憶領域２０はメモリアレイ１０内のデータを格納する複数のメモリセルのうちの一部のメモリセルで構成している。
低抵抗化を行う消去動作時の電圧決定は、セルトランジスタ能力測定モード時、ワード線レギュレータ２７の出力を、制御信号ＣＷＬＲＥＧにより、消去電圧設定時のＷＬＭ電圧Ｖｇ＿ｓｅｔｍ（例えば２．４Ｖ）に調整、出力し、電流測定装置２９は、消去電圧設定時のソース線電圧Ｖｓｅｔｍ（例えば２．４Ｖ）を出力する。
次に、ＷＬＭドライバ２５２への制御信号ＷＬＭＥＮを“Ｈ”とすることで、セルトランジスタ能力測定ワード線ＷＬＭをＶｇ＿ｓｅｔｍにし、セルトランジスタ能力測定セル１２のＭＯＳトランジスタＭＴＣを導通状態とする。このとき、制御信号ＷＬＥＮを“Ｌ”とし、ワード線ＷＬには０Ｖが印加され、セルトランジスタＴＣはカットオフ状態である。
ＳＬスイッチ２４２により電流測定装置２９の出力電圧ＶｓｅｔｍをＳＬドライバ２３２の電源として供給する。
ゲート２１１への制御信号ＥＮＢＬを“Ｈ”、ゲート２１２への制御信号ＥＮＳＬを“Ｈ”にすることで、ビット線ＢＬをＢＬドライバ２３１の出力に、ソース線ＳＬをＳＬドライバ２３２の出力にそれぞれ接続する。
ＢＬドライバ２３１への制御信号ＰＥＮＢＬを“Ｌ”とし、ＳＬドライバ２３２への制御信号ＰＥＮＳＬを“Ｈ”とすることで、ビット線ＢＬに接地電圧ＶＳＳ、ソース線ＳＬにＶｓｅｔｍを印加する。
以上述べた動作により、セルトランジスタ能力測定セル１２の各端子には、図１０の「消去電圧設定時」に示す電圧が印加され、電流が流れる。
この電流を電流測定装置２９により測定し、電流が一定以上の場合は、セルトランジスタ能力測定セル１２の閾値電圧が製造工程中のばらつきにより低くなっていると判断できる。書き込み動作時と同様、セルトランジスタの閾値電圧も低くなっていると判断できる。この場合には、消去時のワード線ＷＬ及びソース線ＳＬに印加する電圧を低めの電圧に設定するのが最適と判定でき、最適電圧値として、それぞれＶｇ＿ｓｅｔａ及びＶｓｅｔａを決定する。逆に、電流が一定以下の場合は、セルトランジスタ能力測定セル１２の閾値電圧が製造工程中のばらつきにより、高くなっていると判断できる。この場合には、セルトランジスタＴＣの閾値電圧も高くなっていると判断し、消去時のワード線ＷＬ及びソース線ＳＬに印加する電圧を高めの電圧に設定するのが最適と判定でき、最適消去電圧値として、Ｖｇ＿ｓｅｔａ及びＶｓｅｔａを決定する。
ここで、決定した電圧値は、メモリアレイ１０内に設けられた調整値記憶領域２０に格納する。
図１１は、前記手法で決定した書き込み、消去動作時の最適電圧値を示している。本電圧値は、不揮発性半導体記憶装置ごとに個別の電圧値が設定される。以後の書き換え動作は、本電圧条件で実施する。
以下、メモリセル１１の書き換え動作について説明する。
書き込み動作は、調整値記憶領域２０に格納された最適書き込み電圧値Ｖｇ＿ｒｅｓｅｔａ、Ｖｒｅｓｅｔａを読み出し、その結果に応じて、制御回路２８は制御信号ＣＷＬＲＥＧをワード線レギュレータ２７がＶｇ＿ｒｅｓｅｔａを出力するように設定し、ワード線レギュレータ２７はＶｇ＿ｒｅｓｅｔａを出力する。
また、制御回路２８は制御信号ＣＢＬＲＥＧをＢＬレギュレータ２６１がＶｒｅｓｅｔａを出力するように設定し、ＢＬレギュレータ２６１はＶｒｅｓｅｔａを出力する。
次に、ＷＬドライバ２５１への制御信号ＷＬＥＮを“Ｈ”とすることで、ワード線ＷＬをＶｇ＿ｒｅｓｅｔａにし、セルトランジスタＴＣを導通状態とする。このとき、制御信号ＷＬＭＥＮを“Ｌ”とし、セルトランジスタ能力測定ワード線ＷＬＭには０Ｖが印加され、セルトランジスタ能力測定セル１２のＭＯＳトランジスタＭＴＣはカットオフ状態である。ＢＬスイッチ２４１はＢＬレギュレータ２６１の出力電圧ＶｒｅｓｅｔａをＢＬドライバ２３１の電源に供給する。
ゲート２１１への制御信号ＥＮＢＬを“Ｈ”、ゲート２１２への制御信号ＥＮＳＬを“Ｈ”にすることで、ビット線ＢＬをＢＬドライバ２３１の出力に、ソース線ＳＬをＳＬドライバ２３２の出力にそれぞれ接続する。
ＢＬドライバ２３１への制御信号ＰＥＮＢＬを一定の期間、例えば１０ｎｓの間だけ“Ｈ”とし、ＳＬドライバ２３２への制御信号ＰＥＮＳＬを“Ｌ”とすることで、ソース線ＳＬに接地電圧ＶＳＳが印加された状態で、ビット線ＢＬに書き込みビット線電圧Ｖｒｅｓｅｔａがパルス状に印加され、抵抗変化素子ＲＲが高抵抗化される。
消去動作は、調整値記憶領域２０に格納された最適消去電圧値Ｖｇ＿ｓｅｔａ、Ｖｓｅｔａを読み出し、制御回路２８は制御信号ＣＷＬＲＥＧをワード線レギュレータ２７が、Ｖｇ＿ｓｅｔａを出力するように設定し、ワード線レギュレータ２７はＶｇ＿ｓｅｔａを出力する。
また、制御回路２８は制御信号ＣＳＬＲＥＧをＳＬレギュレータ２６２が、Ｖｓｅｔａを出力するように設定し、ＳＬレギュレータ２６２は、Ｖｓｅｔａを出力する。
次に、ＷＬドライバ２５１への制御信号ＷＬＥＮを“Ｈ”とすることで、ワード線ＷＬをＶｇ＿ｓｅｔａにし、セルトランジスタを導通状態とする。このとき、制御信号ＷＬＭＥＮを“Ｌ”とし、セルトランジスタ能力測定ワード線ＷＬＭには０Ｖが印加され、セルトランジスタ能力測定セル１２のＭＯＳトランジスタＭＴＣはカットオフ状態である。
ＳＬスイッチ２４２はＳＬレギュレータ２６２の出力電圧ＶｓｅｔａをＳＬドライバ２３２の電源に供給する。
ゲート２１１への制御信号ＥＮＢＬを“Ｈ”、ゲート２１２への制御信号ＥＮＳＬを“Ｈ”にすることで、ビット線ＢＬをＢＬドライバ２３１の出力に、ソース線ＳＬをＳＬドライバ２３２の出力にそれぞれ接続する。
ＳＬドライバ２３２への制御信号ＰＥＮＢＬを一定の期間、例えば１０ｎｓの間だけ“Ｈ”とし、ＢＬドライバ２３１への制御信号ＰＥＮＳＬを“Ｌ”とすることで、ビット線ＢＬに接地電圧ＶＳＳが印加された状態で、ソース線ＳＬに消去ソース線電圧Ｖｓｅｔａがパルス状に印加され、抵抗変化素子ＲＲが低抵抗化される。
以上の構成及び書き換え動作を行うことで、製造工程中のセルトランジスタＴＣの閾値電圧のばらつきによらず、書き換え動作時に抵抗変化素子ＲＲに印加される電圧を一定とすることができる。このことにより、低抵抗状態及び高抵抗状態の抵抗値を安定化することができるため、読み出し動作特性及び信頼性特性を向上することが可能である。
《第２の実施形態》
図１２は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の主要部であるメモリアレイの詳細構成を示す図である。以下、第１の実施形態との相違点を中心に説明する。
メモリアレイ１０には、セルトランジスタ能力測定セルとして書き込み時セルトランジスタ能力測定セル１２ａと、消去時セルトランジスタ能力測定セル１２ｂとを配置している。
書き込み時セルトランジスタ能力測定セル１２ａは、ＭＯＳトランジスタＭＴＣと例えばポリシリコンで形成された固定抵抗素子Ｒ０とが直列に接続されている。ＭＯＳトランジスタＭＴＣのゲートがセルトランジスタ能力測定ワード線ＷＬＭ０に接続され、固定抵抗素子Ｒ０の一端にビット線ＢＬが接続され、ＭＯＳトランジスタＭＴＣの一端にソース線ＳＬが接続されている。固定抵抗素子Ｒ０は、メモリセルの書き込み動作後の抵抗値（例えば１００ｋΩ）である。
消去時セルトランジスタ能力測定セル１２ｂは、ＭＯＳトランジスタＭＴＣと固定抵抗素子Ｒ１とが直列に接続されている。ＭＯＳトランジスタＭＴＣのゲートがセルトランジスタ能力測定ワード線ＷＬＭ１に接続され、固定抵抗素子Ｒ１の一端にビット線ＢＬが接続され、ＭＯＳトランジスタＭＴＣの一端にソース線ＳＬが接続されている。固定抵抗素子Ｒ１は、メモリセルの消去動作後の抵抗値（例えば１０ｋΩ）である。
ＭＯＳトランジスタＭＴＣは、セルトランジスタＴＣとゲート長、ゲート幅、及び酸化膜の厚さは同一であることが望ましい。
次に、本実施形態に係る不揮発性半導体記憶装置の動作について、図５及び図１３を用いて説明する。
図１３は、図５の不揮発性半導体記憶装置の全体構成のうち、本発明の動作の説明に必要な回路を抽出して表した図である。図１３では、図５からセンスアンプ２２、制御回路２８を省略している。また、図１２のメモリアレイ１０に設けられた、複数のワード線、ビット線、ソース線、セルトランジスタ能力測定ワード線については、代表的なものとして、１つのワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ、セルトランジスタ能力測定ワード線ＷＬＭ０，ＷＬＭ１として示している。
図１３において、メモリセル１１、書き込み時セルトランジスタ能力測定セル１２ａ及び消去時セルトランジスタ能力測定セル１２ｂのビット線ＢＬ及びソース線ＳＬはそれぞれカラムゲート２１内に設けられたゲート２１１及びゲート２１２に接続されている。また、セルトランジスタ能力測定ワード線ＷＬＭ０，ＷＬＭ１はそれぞれワード線ドライバ２５内に設けられたＷＬＭドライバ２５２、ＷＬＭドライバ２５３に接続される。
ＷＬＭドライバ２５２は、ワード線レギュレータ２７から供給された電圧が電源として供給されており、制御回路２８からの制御信号ＷＬＭＥＮ０が“Ｈ”のときはワード線レギュレータ２７から供給電圧を出力し、“Ｌ”のときは接地電圧を出力し、セルトランジスタ能力測定ワード線ＷＬＭ０を駆動する。
ＷＬＭドライバ２５３も、ワード線レギュレータ２７から供給された電圧が電源として供給されており、制御回路２８からの制御信号ＷＬＭＥＮ１が“Ｈ”のときはワード線レギュレータ２７からの供給電圧を出力し、“Ｌ”のときは接地電圧を出力し、セルトランジスタ能力測定ワード線ＷＬＭ１を駆動する。
本構成を用いた書き換え動作の概要は、第１の実施形態と同様、まず、セルトランジスタ能力測定モードで、セルトランジスタ能力測定セル１２ａ，１２ｂに対して一定バイアスを印加し、電流測定を行う。その結果に応じて書き換え動作時のワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬに印加する電圧値を決定、記憶する。書き換え動作は、記憶した電圧値にＢＬレギュレータ２６１、ＳＬレギュレータ２６２、ワード線レギュレータ２７の出力を調整した電圧で書き換え動作を行うことで実施する。以下、詳細な動作について、図１０を参照しながら説明する。
高抵抗化を行う書き込み動作時の電圧決定は、セルトランジスタ能力測定モード時、第１の実施形態と同様、ワード線レギュレータ２７の出力を、制御信号ＣＷＬＲＥＧにより、書き込み電圧設定時のＷＬＭ電圧Ｖｇ＿ｒｅｓｅｔｍ（例えば２．４Ｖ）に調整、出力する。電流測定装置２９は、書き込み電圧設定時のＢＬ電圧Ｖｒｅｓｅｔｍ（例えば２．４Ｖ）を出力する。
次に、ＷＬＭドライバ２５２への制御信号ＷＬＭＥＮ０を“Ｈ”とすることで、セルトランジスタ能力測定ワード線ＷＬＭ０をＶｇ＿ｒｅｓｅｔｍにし、書き込み時セルトランジスタ能力測定セル１２ａのＭＯＳトランジスタＭＴＣを導通状態とする。
このとき、制御信号ＷＬＥＮを“Ｌ”、ＷＬＭＥＮ１を“Ｌ”とし、セルトランジスタＴＣ及び消去時セルトランジスタ能力測定セル１２ｂのＭＯＳトランジスタＭＴＣはカットオフ状態である。
ＢＬスイッチ２４１、ゲート２１１、ゲート２１２、ＢＬドライバ２３１、ＳＬドライバ２３２の制御は、第１の実施形態での書き込み時の電圧決定時と同様であるため、説明を省略する。
以上述べた動作により、書き込み時セルトランジスタ能力測定セル１２ａの各端子には、図１０の「書き込み電圧設定時」に示す電圧が印加され、電流が流れる。
この電流を電流測定装置２９により測定し、電流値の大小により、最適電圧値Ｖｇ＿ｒｅｓｅｔａ及びＶｒｅｓｅｔａを決定し、調整値記憶領域２０に格納する方法は、第１の実施形態と同様である。
本実施形態では、書き込み時セルトランジスタ能力測定セル１２ａ内にメモリセルの書き込み動作後の抵抗値に設定した固定抵抗素子Ｒ０が設けられており、ＭＯＳトランジスタＭＴＣのドレイン・ソース間の電圧を、メモリセル１１の書き込み動作時のセルトランジスタＴＣと同等にすることができる。このことから、第１の実施形態よりも、実際の書き込み動作時のセルトランジスタの閾値電圧の特性の予測が正確になり、電圧値の最適化精度を向上することが可能である。
低抵抗化を行う消去動作時の電圧決定は、第１の実施形態と同様、セルトランジスタ能力測定モード時、ワード線レギュレータ２７の出力を、制御信号ＣＷＬＲＥＧにより、消去電圧設定時のＷＬＭ電圧Ｖｇ＿ｓｅｔｍ（例えば２．４Ｖ）に調整、出力し、電流測定装置２９は、消去電圧設定時のＳＬ電圧Ｖｓｅｔｍ（例えば２．４Ｖ）を出力する。
次に、ＷＬＭドライバ２５３への制御信号ＷＬＭＥＮ１を“Ｈ”とすることで、セルトランジスタ能力測定ワード線ＷＬＭ１をＶｇ＿ｒｅｓｅｔｍにし、消去時セルトランジスタ能力測定セル１２ｂのＭＯＳトランジスタＭＴＣを導通状態とする。
このとき、制御信号ＷＬＥＮを“Ｌ”、ＷＬＭＥＮ０を“Ｌ”とし、セルトランジスタＴＣ及び書き込み時セルトランジスタ能力測定セル１２ａのＭＯＳトランジスタＭＴＣはカットオフ状態である。
ＢＬスイッチ２４１、ゲート２１１、ゲート２１２、ＢＬドライバ２３１、ＳＬドライバ２３２の制御は、第１の実施形態での消去時の電圧決定時と同様であるため、説明を省略する。
以上述べた動作により、消去時セルトランジスタ能力測定セル１２ｂの各端子には、図１０の「消去電圧設定時」に示す電圧が印加され、電流が流れる。
この電流を電流測定装置２９により測定し、電流値の大小により、最適電圧値Ｖｇ＿ｓｅｔａ及びＶｓｅｔａを決定し、調整値記憶領域２０に格納する方法は、第１の実施形態と同様である。
本実施形態では、消去時セルトランジスタ能力測定セル１２ｂ内にメモリセルの消去動作後の抵抗値に設定した固定抵抗素子Ｒ１が設けられている。固定抵抗素子Ｒ１によりＭＯＳトランジスタＭＴＣのドレイン・ソース間及びゲート・ソース間（ここでソースは、トランジスタＭＴＣのドレイン、ソースのうち、電圧値の低い側を指す）の電圧をメモリセル１１の消去動作時のセルトランジスタＴＣと同等にすることができる。このことから、第１の実施形態よりも、セルトランジスタの閾値電圧の特性を予測が正確になり、電圧値の最適化精度を向上することが可能である。
特に、消去動作時、セルトランジスタＴＣのソースは、抵抗変化素子ＲＲの抵抗に流れる電流による電圧降下によって、０Ｖよりも高い電圧となっている。このことにより、基板バイアス効果により、セルトランジスタＴＣの閾値電圧が変化するが、本実施形態を用いることで、基板バイアス効果を含めたセルトランジスタの閾値電圧の予測を正確に行うことが可能である。
メモリセル１１の書き換え動作については、ＷＬドライバ２５１をＷＬＥＮを“Ｈ”で選択したときに、制御信号ＷＬＭＥＮ０及びＷＬＭＥＮ１を“Ｌ”とする。書き込み時セルトランジスタ能力測定セル１２ａ及び消去時セルトランジスタ能力測定セル１２ｂのそれぞれのＭＯＳトランジスタＭＴＣはカットオフ状態とすることを除き、第１の実施形態の書き込み、消去動作と同様である。
以上の構成、書き換え動作を行うことで、製造工程中のセルトランジスタの閾値電圧のばらつきによらず、書き換え動作時に抵抗変化素子に印加される電圧を一定とすることができる。このことにより、低抵抗状態及び高抵抗状態の抵抗値を安定化することができるため、読み出し動作特性及び信頼性特性を向上することが可能である。
《第３の実施形態》
図１４は、本発明の第３の実施形態に係る不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の外部に設けられた電流測定装置を示す図である。以下、第１及び第２の実施形態との相違点を中心に説明する。
メモリアレイ１０には、第１の実施形態で説明した複数のワード線ＷＬ０〜ｍ、ビット線ＢＬ０〜ＢＬｍ、ソース線ＳＬ０〜ＳＬｍ及びセルトランジスタ能力測定ワード線ＷＬＭ０，ＷＬＭ１を備えているのに加え、リファレンスワード線ＲＷＬ、リファレンスビット線ＲＢＬ及びリファレンスソース線ＲＳＬを備えている。
カラムゲート２１は、ビット線ＢＬ、ソース線ＳＬを選択し、センスアンプ２２又は、ライトドライバ２３に接続するのに加え、図示しない制御信号を受けて、リファレンスビット線ＲＢＬ及びリファレンスソース線ＲＳＬを選択し、センスアンプ２２又はライトドライバ２３に接続する回路である。
ワード線ドライバ２５は、ワード線ＷＬ、セルトランジスタ能力測定ワード線ＷＬＭを選択して駆動するのに加え、図示しない制御信号を受けてリファレンスワード線ＲＷＬを駆動する回路である。
図１５は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の主要部であるメモリアレイ１０の詳細構成を示す図である。メモリアレイ１０には、行列状に配置された複数のメモリセル１１の他に、メモリセル１１のデータを読み出す時の参照電流を生成するリファレンスセル１３が、書き込み時セルトランジスタ能力測定セル１２ａ及び消去時セルトランジスタ能力測定セル１２ｂとともに配置されている。
リファレンスセル１３は例えばＭＯＳトランジスタと固定抵抗素子とが直列に接続された構成であり、ＭＯＳトランジスタのゲートがリファレンスワード線ＲＷＬに接続され、固定抵抗素子の一端に、リファレンスビット線ＲＢＬが接続され、ＭＯＳトランジスタの一端にリファレンスソース線ＲＳＬが接続されている。
書き込み時セルトランジスタ能力測定セル１２ａは、固定抵抗素子Ｒ０の一端にリファレンスビット線ＲＢＬが接続され、ＭＯＳトランジスタＭＴＣの一端にリファレンスソース線ＲＳＬが接続されていることを除き、第２の実施形態における書き込み時セルトランジスタ能力測定セル１２ａと同様である。
消去時セルトランジスタ能力測定セル１２ｂは、固定抵抗素子Ｒ１の一端にリファレンスビット線ＲＢＬが接続され、ＭＯＳトランジスタＭＴＣの一端にリファレンスソース線ＲＳＬが接続されていることを除き、第２の実施形態における消去時セルトランジスタ能力測定セル１２ｂと同様である。
次に、本実施形態に係る不揮発性半導体記憶装置の動作について図１４、図１６を用いて説明する。
図１６は、図１４の不揮発性半導体記憶装置の全体構成のうち、本発明の動作を説明するために必要な回路を抽出して表した図である。図１６では、図１４からセンスアンプ２２、制御回路２８を省略している。また、図１５のメモリアレイ１０に設けられた、複数のワード線、ビット線、ソース線、セルトランジスタ能力測定ワード線については、代表的なものとして、１つのワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ、セルトランジスタ能力測定ワード線ＷＬＭ０，ＷＬＭ１として示している。リファレンスセル１３、リファレンスワード線ＲＷＬを省略している。
図１６において、メモリセル１１のビット線ＢＬ及びソース線ＳＬはそれぞれカラムゲート２１内に設けられたゲート２１１及びゲート２１２に接続されている。また、リファレンスビット線ＲＢＬ及びリファレンスソース線ＲＳＬは、それぞれカラムゲート２１内に設けられたゲート２１３及びゲート２１４に接続されている。
ゲート２１１とゲート２１３を構成するトランジスタのゲート長、ゲート幅、及びゲート酸化膜の厚さは同じであることが望ましい。また、ゲート２１２とゲート２１４を構成するトランジスタのゲート長、ゲート幅、及びゲート酸化膜の厚さは同じであることが望ましい。
リファレンスビット線ＲＢＬ及びリファレンスソース線ＲＳＬは、それぞれゲート２１３、ゲート２１４の制御回路２８からの制御信号ＥＮＲＢＬ，ＥＮＲＳＬが“Ｈ”となることで、ＢＬドライバ２３１及びＳＬドライバ２３２に接続される。
本構成を用いた書き換え動作の概要は、第２の実施形態と同様であり、まず、セルトランジスタ能力測定モードで、セルトランジスタ能力測定セル１２ａ，１２ｂに対して一定バイアスを印加し、電流測定を行う。その結果に応じて書き換え動作時のワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬに印加する電圧値を決定、記憶する。書き換え動作は、記憶した電圧値にＢＬレギュレータ２６１、ＳＬレギュレータ２６２、ワード線レギュレータ２７の出力を調整した電圧で書き換え動作を行うことで実施する。以下、詳細な動作について、図１０を参照しながら説明する。
高抵抗化を行う書き込み動作時の電圧決定は、セルトランジスタ能力測定モード時、第１の実施形態と同様、ワード線レギュレータ２７の出力を、制御信号ＣＷＬＲＥＧにより、書き込み電圧設定時のＷＬＭ電圧Ｖｇ＿ｒｅｓｅｔｍ（例えば２．４Ｖ）に調整、出力する。電流測定装置２９は、書き込み電圧設定時のＢＬ電圧Ｖｒｅｓｅｔｍ（例えば２．４Ｖ）を出力する。
次に、ＷＬＭドライバ２５２への制御信号ＷＬＭＥＮ０を“Ｈ”とすることで、セルトランジスタ能力測定ワード線ＷＬＭ０をＶｇ＿ｒｅｓｅｔｍにし、書き込み時セルトランジスタ能力測定セル１２ａのＭＯＳトランジスタＭＴＣを導通状態とする。このとき、制御信号ＷＬＥＮを“Ｌ”、ＷＬＭＥＮ１を“Ｌ”とし、セルトランジスタＴＣ及び消去時セルトランジスタ能力測定セル１２ｂのＭＯＳトランジスタＭＴＣはカットオフ状態である。
ゲート２１３への制御信号ＥＮＲＢＬを“Ｈ”、ゲート２１４への制御信号ＥＮＲＳＬを“Ｈ”にすることで、リファレンスビット線ＲＢＬをＢＬドライバ２３１の出力に、リファレンスソース線ＲＳＬをＳＬドライバ２３２の出力にそれぞれ接続する。このとき、ゲート２１１への制御信号ＥＮＢＬを“Ｌ”、ゲート２１２への制御信号ＥＮＳＬを“Ｌ”とすることで、ビット線ＢＬ及びソース線ＳＬはＢＬドライバ２３１及びＳＬドライバ２３２と接続しない。
ＢＬスイッチ２４１、ＢＬドライバ２３１、ＳＬドライバ２３２の制御は、第２の実施形態での書き込み時の電圧決定時と同様であるため、説明を省略する。
以上述べた動作により、書き込み時セルトランジスタ能力測定セル１２ａの各端子には、図１０の「書き込み電圧設定時」に示す電圧が印加され、電流が流れる。
この電流を電流測定装置２９により測定し、電流値の大小により、最適電圧値Ｖｇ＿ｒｅｓｅｔａ及びＶｒｅｓｅｔａを決定し、調整値記憶領域２０に格納する方法は、第１の実施形態と同様である。
低抵抗化を行う消去動作時の電圧決定は、第１の実施形態と同様、セルトランジスタ能力測定モード時、ワード線レギュレータ２７の出力を、制御信号ＣＷＬＲＥＧにより、消去電圧設定時のＷＬＭ電圧Ｖｇ＿ｓｅｔｍ（例えば２．４Ｖ）に調整、出力する。電流測定装置２９は、消去電圧設定時のＳＬ電圧Ｖｓｅｔｍ（例えば２．４Ｖ）を出力する。
次に、ＷＬＭドライバ２５３への制御信号ＷＬＭＥＮ１を“Ｈ”とすることで、セルトランジスタ能力測定ワード線ＷＬＭ１をＶｇ＿ｓｅｔｍにし、消去時セルトランジスタ能力測定セル１２ｂのＭＯＳトランジスタＭＴＣを導通状態とする。
このとき、制御信号ＷＬＥＮを“Ｌ”、ＷＬＭＥＮ０を“Ｌ”とし、セルトランジスタＴＣ及び書き込み時セルトランジスタ能力測定セル１２ａのＭＯＳトランジスタＭＴＣはカットオフ状態である。
ゲート２１３への制御信号ＥＮＲＢＬを“Ｈ”、ゲート２１４への制御信号ＥＮＲＳＬを“Ｈ”にすることで、リファレンスビット線ＲＢＬをＢＬドライバ２３１の出力に、リファレンスソース線ＲＳＬをＳＬドライバ２３２の出力にそれぞれ接続する。
このとき、ゲート２１１への制御信号ＥＮＢＬを“Ｌ”、ゲート２１２への制御信号ＥＮＳＬを“Ｌ”とすることで、ビット線ＢＬ及びソース線ＳＬはＢＬドライバ２３１及びＳＬドライバ２３２と接続しない。
ＢＬスイッチ２４１、ＢＬドライバ２３１、ＳＬドライバ２３２の制御は、第２の実施形態での消去時の電圧決定時と同様であるため、説明を省略する。
以上述べた動作により、消去時セルトランジスタ能力測定セル１２ｂの各端子には、図１０の「消去電圧設定時」に示す電圧が印加され、電流が流れる。
この電流を電流測定装置２９により測定し、電流値の大小により、最適電圧値Ｖｇ＿ｓｅｔａ及びＶｓｅｔａを決定し、調整値記憶領域２０に格納する方法は、第１の実施形態と同様である。
メモリセル１１の書き換え動作については、第２の実施形態の書き込み、消去動作と同様であるため、説明を省略する。
なお、本実施形態では、セルトランジスタ能力測定セル１２ａ，１２ｂとして、第２の実施形態で搭載している、ＭＯＳトランジスタと固定抵抗素子とを直列に接続したものを用いているが、第１の実施形態で搭載しているＭＯＳトランジスタで構成したものを用いてもよい。
第１及び第２の実施形態では、メモリアレイ１０内のメモリセル１１の近傍にセルトランジスタ能力測定セル１２，１２ａ，１２ｂを配置している。この場合、抵抗変化素子ＲＲや金属配線のパターンの均一性を確保するため、メモリセル１１とセルトランジスタ能力測定セル１２，１２ａ，１２ｂとの境界部にダミーパターンを配置する必要があり、メモリアレイ面積が増大してしまう。しかし、第３の実施形態では、セルトランジスタ能力測定セル１２ａ，１２ｂをメモリアレイ１０内のリファレンスセル１３が配置された領域に配置することで、メモリアレイ１０の面積増大の抑制が可能である。
以上の構成及び書き換え動作を行うことで、製造工程中のセルトランジスタの閾値電圧のばらつきによらず、書き換え動作時に抵抗変化素子に印加される電圧を一定とすることができる。このことにより、低抵抗状態及び高抵抗状態の抵抗値を安定化することができるため、読み出し動作特性及び信頼性特性を向上することが可能である。
以上、本発明の実施形態を説明したが、本発明の不揮発性半導体記憶装置は、上述の例示にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において、変更等を加えることが可能である。
例えば、第１〜第３の実施形態では、ワード線電圧及びビット線電圧の双方を調整する例で説明しているが、いずれか一方でもよい。また、セルトランジスタ能力測定セル１２，１２ａ，１２ｂの電流測定を一定バイアスで、一度だけ測定し、最適電圧値を決定する例で説明したが、一度決定した電圧で、再度電流測定を行い、電圧値を微調整し、最終最適電圧値を決定してもよい。
また、書き込み及び消去動作の双方について、最適電圧値を設定する例で説明しているが、検査工程の複雑さを低減するため、書き込み又は消去動作のいずれか一方のみ最適電圧値を設定し、他方を一定電圧としてもよい。その場合、抵抗変化素子ＲＲに、セルトランジスタＴＣを介して、ソース線ＳＬから電圧を印加する消去動作が、セルトランジスタＴＣの閾値電圧のばらつきによる影響が大きいため、消去動作のみとするのが望ましい。
なお、本実施形態では、抵抗変化型メモリ（ＲｅＲＡＭ）を用いた構成について説明したが、これ以外に、磁気抵抗変化型メモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）、相変化型不揮発性メモリ（ＰＲＡＭ：Phase Change Random Access Memory）等にも本発明は適用可能である。
本発明に係る不揮発性半導体記憶装置は、セルトランジスタの閾値電圧によらず、書き換え動作時に抵抗変化素子に印加される電圧を一定とすることができ、低抵抗状態及び高抵抗状態の抵抗値を安定化することで、読み出し動作特性と信頼性特性を両立することができるため、抵抗変化によりデータを記憶するメモリに有用である。
１０ メモリアレイ
１１ メモリセル
１２ セルトランジスタ能力測定セル
１３ リファレンスセル
２０ 調整値記憶領域
２１ カラムゲート
２２ センスアンプ
２３ ライトドライバ
２４ スイッチ
２５ ワード線ドライバ
２６ ビット線／ソース線レギュレータ
２７ ワード線レギュレータ
２８ 制御回路
２９ 電流測定装置
ＢＬ０〜ＢＬｍ ビット線
ＭＴＣ ＭＯＳトランジスタ
Ｒ０，Ｒ１ 固定抵抗素子
ＲＢＬ リファレンスビット線
ＲＲ 抵抗変化素子
ＲＳＬ リファレンスソース線
ＲＷＬ リファレンスワード線
ＳＬ０〜ＳＬｍ ソース線
ＴＣ セルトランジスタ
ＷＬ０〜ＷＬｎ ワード線
ＷＬＭ０，ＷＬＭ１ セルトランジスタ能力測定ワード線

Claims (12)

  1. 行列状に配置され、セルトランジスタと前記セルトランジスタの一端に接続された抵抗変化素子とをそれぞれ含む複数のメモリセルと、
    前記複数のメモリセルの各行にそれぞれ対応して設けられ、当該行に配置された複数のメモリセルに含まれるセルトランジスタのゲートに共通に接続された複数のワード線と、
    前記複数のメモリセルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された複数のメモリセルに含まれる抵抗変化素子に共通に接続された複数の第１のデータ線と、
    前記複数のメモリセルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された複数のメモリセルに含まれるセルトランジスタの他端に共通に接続された複数の第２のデータ線と、
    行列状に配置され、トランジスタで構成された１つ以上のセルトランジスタ能力測定セルと、
    前記１つ以上のセルトランジスタ能力測定セルの各行にそれぞれ対応して設けられ、当該行に配置された１つ以上のトランジスタのゲートに共通に接続された１つ以上のセルトランジスタ能力測定ワード線とを備え、
    前記１つ以上のセルトランジスタ能力測定セルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された１つ以上のセルトランジスタ能力測定セルのトランジスタのドレインあるいはソースは、それぞれ前記複数の第１のデータ線の一部あるいは全てに対応して接続され、
    前記１つ以上のセルトランジスタ能力測定セルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された１つ以上のセルトランジスタ能力測定セルのトランジスタのドレインあるいはソースのうち、前記第１のデータ線が接続されていない端子は、それぞれ前記複数の第２のデータ線の一部あるいは全てに対応して接続され、
    前記第１のデータ線に電圧を印加して駆動するビット線ドライバと、
    前記第２のデータ線に電圧を印加して駆動するソース線ドライバと、
    前記ワード線に電圧を印加して駆動するワード線ドライバと、
    複数の前記第１のデータ線及び第２のデータ線のそれぞれ１本を選択して、前記ビット線ドライバ及びソース線ドライバに接続するカラムゲートと、
    前記ビット線ドライバで駆動する電圧を供給するビット線レギュレータと、
    前記ソース線ドライバで駆動する電圧を供給するソース線レギュレータと、
    前記ワード線ドライバで駆動する電圧を供給するワード線レギュレータと、
    前記ビット線ドライバと前記ビット線レギュレータとの間に配置されたビット線スイッチと、
    前記ソース線ドライバと前記ソース線レギュレータとの間に配置されたソース線スイッチとを更に備え、
    前記ビット線スイッチは、前記ビット線レギュレータで供給する電圧と、電流測定装置で供給する電圧とのいずれを前記ビット線ドライバに供給するかを選択し、
    前記ソース線スイッチは、前記ソース線レギュレータで供給する電圧と、前記電流測定装置で供給する電圧とのいずれを前記ソース線ドライバに供給するかを選択し、
    前記メモリセルの書き換え時に前記ワード線、前記第１のデータ線、及び前記第２のデータ線の少なくともいずれか１つに印加する電圧値は、前記セルトランジスタ能力測定セルに接続された前記セルトランジスタ能力測定ワード線、前記第１のデータ線、前記第２のデータ線にそれぞれ、所定の電圧値を印加したときに流れる電流値を前記電流測定装置で、少なくとも１つの前記セルトランジスタ能力測定セルに対して測定した結果に基づき決定することを特徴とする不揮発性半導体記憶装置。
  2. 請求項１の不揮発性半導体記憶装置において、
    前記トランジスタ及び前記セルトランジスタのゲートチャネル長及びゲートチャネル幅及びゲート酸化膜のうちの少なくとも１つが実質的に同一であることを特徴とする不揮発性半導体記憶装置。
  3. 行列状に配置され、セルトランジスタと前記セルトランジスタの一端に接続された抵抗変化素子とをそれぞれ含む複数のメモリセルと、
    前記複数のメモリセルの各行にそれぞれ対応して設けられ、当該行に配置された複数のメモリセルに含まれるセルトランジスタのゲートに共通に接続された複数のワード線と、
    前記複数のメモリセルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された複数のメモリセルに含まれる抵抗変化素子に共通に接続された複数の第１のデータ線と、
    前記複数のメモリセルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された複数のメモリセルに含まれるセルトランジスタの他端に共通に接続された複数の第２のデータ線と、
    行列状に配置され、トランジスタと前記トランジスタの一端に接続された固定抵抗素子とをそれぞれ含む１つ以上のセルトランジスタ能力測定セルと、
    前記１つ以上のセルトランジスタ能力測定セルの各行にそれぞれ対応して設けられ、当該行に配置された１つ以上のトランジスタのゲートに共通に接続された１つ以上のセルトランジスタ能力測定ワード線とを備え、
    前記１つ以上のセルトランジスタ能力測定セルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された１つ以上のセルトランジスタ能力測定セルに含まれる固定抵抗素子は、それぞれ前記複数の第１のデータ線の一部あるいは全てに対応して接続され、
    前記１つ以上のセルトランジスタ能力測定セルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された１つ以上のセルトランジスタ能力測定セルに含まれるトランジスタの他端は、それぞれ前記複数の第２のデータ線の一部あるいは全てに対応して接続され、
    前記第１のデータ線に電圧を印加して駆動するビット線ドライバと、
    前記第２のデータ線に電圧を印加して駆動するソース線ドライバと、
    前記ワード線に電圧を印加して駆動するワード線ドライバと、
    複数の前記第１のデータ線及び第２のデータ線のそれぞれ１本を選択して、前記ビット線ドライバ及びソース線ドライバに接続するカラムゲートと、
    前記ビット線ドライバで駆動する電圧を供給するビット線レギュレータと、
    前記ソース線ドライバで駆動する電圧を供給するソース線レギュレータと、
    前記ワード線ドライバで駆動する電圧を供給するワード線レギュレータと、
    前記ビット線ドライバと前記ビット線レギュレータとの間に配置されたビット線スイッチと、
    前記ソース線ドライバと前記ソース線レギュレータとの間に配置されたソース線スイッチとを更に備え、
    前記ビット線スイッチは、前記ビット線レギュレータで供給する電圧と、電流測定装置で供給する電圧とのいずれを前記ビット線ドライバに供給するかを選択し、
    前記ソース線スイッチは、前記ソース線レギュレータで供給する電圧と、前記電流測定装置で供給する電圧とのいずれを前記ソース線ドライバに供給するかを選択し、
    前記メモリセルの書き換え時に前記ワード線、前記第１のデータ線、及び前記第２のデータ線の少なくともいずれか１つに印加する電圧値は、前記セルトランジスタ能力測定セルに接続された前記セルトランジスタ能力測定ワード線、前記第１のデータ線、前記第２のデータ線にそれぞれ、所定の電圧値を印加したときに流れる電流値を前記電流測定装置で、少なくとも１つの前記セルトランジスタ能力測定セルに対して測定した結果に基づき決定することを特徴とする不揮発性半導体記憶装置。
  4. 請求項３の不揮発性半導体記憶装置において、
    前記固定抵抗素子の抵抗値は、前記抵抗変化素子の低抵抗状態又は高抵抗状態の抵抗値と実質的に同一であることを特徴とする不揮発性半導体記憶装置。
  5. 請求項３の不揮発性半導体記憶装置において、
    前記セルトランジスタ能力測定セルを２つ以上配置し、１つ以上の固定抵抗素子を第１の抵抗値とし、他の１つ以上の固定抵抗素子を前記第１の抵抗値と異なる第２の抵抗値としたことを特徴とする不揮発性半導体記憶装置。
  6. 請求項５の不揮発性半導体記憶装置において、
    前記第１の抵抗値が抵抗変化素子の高抵抗状態の抵抗値であり、
    前記第２の抵抗値が抵抗変化素子の低抵抗状態の抵抗値であることを特徴とする不揮発性半導体記憶装置。
  7. 行列状に配置され、セルトランジスタと前記セルトランジスタの一端に接続された抵抗変化素子とをそれぞれ含む複数のメモリセルと、
    前記複数のメモリセルの各行にそれぞれ対応して設けられ、当該行に配置された複数のメモリセルに含まれるセルトランジスタのゲートに共通に接続された複数のワード線と、
    前記複数のメモリセルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された複数のメモリセルに含まれる抵抗変化素子に共通に接続された複数の第１のデータ線と、
    前記複数のメモリセルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された複数のメモリセルに含まれるセルトランジスタの他端に共通に接続された複数の第２のデータ線と、
    読み出し動作時の参照電流あるいは参照電圧を生成する１つ以上のリファレンスセルと、
    前記リファレンスセルに接続された１つ以上の第１のリファレンスデータ線と、１つ以上の第２のリファレンスデータ線と、
    トランジスタで構成された１つ以上のセルトランジスタ能力測定セルと、
    前記トランジスタのゲートに共通に接続された１つ以上のセルトランジスタ能力測定ワード線とを備え、
    前記セルトランジスタ能力測定セルのトランジスタのドレイン又はソースは、それぞれ前記第１のリファレンスデータ線の一部あるいは全てに接続され、
    前記セルトランジスタ能力測定セルのトランジスタのドレイン又はソースのうち、前記第１のリファレンスデータ線が接続されていない端子は、それぞれ前記第２のリファレンスデータ線の一部あるいは全てに接続され、
    前記第１のデータ線又は第１のリファレンスデータ線に電圧を印加して駆動するビット線ドライバと、
    前記第２のデータ線又は第２のリファレンスデータ線に電圧を印加して駆動するソース線ドライバと、
    前記ワード線に電圧を印加して駆動するワード線ドライバと、
    複数の前記第１のデータ線及び第２のデータ線のそれぞれ１本又は前記第１のリファレンスデータ線及び前記第２のリファレンスデータ線を選択して、前記ビット線ドライバ及びソース線ドライバに接続するカラムゲートと、
    前記ビット線ドライバで駆動する電圧を供給するビット線レギュレータと、
    前記ソース線ドライバで駆動する電圧を供給するソース線レギュレータと、
    前記ワード線ドライバで駆動する電圧を供給するワード線レギュレータと、
    前記ビット線ドライバと前記ビット線レギュレータとの間に配置されたビット線スイッチと、
    前記ソース線ドライバと前記ソース線レギュレータとの間に配置されたソース線スイッチとを更に備え、
    前記ビット線スイッチは、前記ビット線レギュレータで供給する電圧と、電流測定装置で供給する電圧とのいずれを前記ビット線ドライバに供給するかを選択し、
    前記ソース線スイッチは、前記ソース線レギュレータで供給する電圧と、前記電流測定装置で供給する電圧とのいずれを前記ソース線ドライバに供給するかを選択し、
    前記メモリセルの書き換え時に前記ワード線、前記第１のデータ線、及び前記第２のデータ線の少なくともいずれか１つに印加する電圧値は、前記セルトランジスタ能力測定セルに接続された前記セルトランジスタ能力測定ワード線、前記第１のリファレンスデータ線、前記第２のリファレンスデータ線にそれぞれ、所定の電圧値を印加したときに流れる電流値を前記電流測定装置で、少なくとも１つの前記セルトランジスタ能力測定セルに対して測定した結果に基づき決定することを特徴とする不揮発性半導体記憶装置。
  8. 請求項７の不揮発性半導体記憶装置において、
    前記トランジスタ及び前記セルトランジスタのゲートチャネル長及びゲートチャネル幅及びゲート酸化膜のうちの少なくとも１つが実質的に同一であることを特徴とする不揮発性半導体記憶装置。
  9. 行列状に配置され、セルトランジスタと前記セルトランジスタの一端に接続された抵抗変化素子とをそれぞれ含む複数のメモリセルと、
    前記複数のメモリセルの各行にそれぞれ対応して設けられ、当該行に配置された複数のメモリセルに含まれるセルトランジスタのゲートに共通に接続された複数のワード線と、
    前記複数のメモリセルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された複数のメモリセルに含まれる抵抗変化素子に共通に接続された複数の第１のデータ線と、
    前記複数のメモリセルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された複数のメモリセルに含まれるセルトランジスタの他端に共通に接続された複数の第２のデータ線と、
    読み出し動作時の参照電流あるいは参照電圧を生成する１つ以上のリファレンスセルと、
    前記リファレンスセルに接続された１つ以上の第１のリファレンスデータ線と、１つ以上の第２のリファレンスデータ線と、
    トランジスタと前記トランジスタの一端に接続された固定抵抗素子とをそれぞれ含む１つ以上のセルトランジスタ能力測定セルと、
    前記トランジスタのゲートに接続された１つ以上のセルトランジスタ能力測定ワード線とを備え、
    前記１つ以上のセルトランジスタ能力測定セルに含まれる固定抵抗素子は、それぞれ前記１つ以上の第１のリファレンスデータ線の一部又は全てに接続され、
    前記１つ以上のセルトランジスタ能力測定セルに含まれるトランジスタの他端は、それぞれ前記１つ以上の第２のリファレンスデータ線の一部又は全てに接続され、
    前記第１のデータ線又は第１のリファレンスデータ線に電圧を印加して駆動するビット線ドライバと、
    前記第２のデータ線又は第２のリファレンスデータ線に電圧を印加して駆動するソース線ドライバと、
    前記ワード線に電圧を印加して駆動するワード線ドライバと、
    複数の前記第１のデータ線及び第２のデータ線のそれぞれ１本又は前記第１のリファレンスデータ線及び前記第２のリファレンスデータ線を選択して、前記ビット線ドライバ及びソース線ドライバに接続するカラムゲートと、
    前記ビット線ドライバで駆動する電圧を供給するビット線レギュレータと、
    前記ソース線ドライバで駆動する電圧を供給するソース線レギュレータと、
    前記ワード線ドライバで駆動する電圧を供給するワード線レギュレータと、
    前記ビット線ドライバと前記ビット線レギュレータとの間に配置されたビット線スイッチと、
    前記ソース線ドライバと前記ソース線レギュレータとの間に配置されたソース線スイッチとを更に備え、
    前記ビット線スイッチは、前記ビット線レギュレータで供給する電圧と、電流測定装置で供給する電圧とのいずれを前記ビット線ドライバに供給するかを選択し、
    前記ソース線スイッチは、前記ソース線レギュレータで供給する電圧と、前記電流測定装置で供給する電圧とのいずれを前記ソース線ドライバに供給するかを選択し、
    前記メモリセルの書き換え時に前記ワード線、前記第１のデータ線、及び前記第２のデータ線の少なくともいずれか１つに印加する電圧値は、前記セルトランジスタ能力測定セルに接続された前記セルトランジスタ能力測定ワード線、前記第１のリファレンスデータ線、前記第２のリファレンスデータ線にそれぞれ、所定の電圧値を印加したときに流れる電流値を前記電流測定装置で、少なくとも１つの前記セルトランジスタ能力測定セルに対して測定した結果に基づき決定することを特徴とする不揮発性半導体記憶装置。
  10. 請求項９の不揮発性半導体記憶装置において、
    前記固定抵抗素子の抵抗値は、前記抵抗変化素子の低抵抗状態又は高抵抗状態の抵抗値と実質的に同一であることを特徴とする不揮発性半導体記憶装置。
  11. 請求項９の不揮発性半導体記憶装置において、
    前記セルトランジスタ能力測定セルを２つ以上配置し、１つ以上の固定抵抗素子を第１の抵抗値とし、他の１つ以上の固定抵抗素子を前記第１の抵抗値と異なる第２の抵抗値としたことを特徴とする不揮発性半導体記憶装置。
  12. 請求項１１の不揮発性半導体記憶装置において、
    前記第１の抵抗値が抵抗変化素子の高抵抗状態の抵抗値であり、
    前記第２の抵抗値が抵抗変化素子の低抵抗状態の抵抗値であることを特徴とする不揮発性半導体記憶装置。
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