CN107886985B - 非易失性半导体存储装置 - Google Patents

非易失性半导体存储装置 Download PDF

Info

Publication number
CN107886985B
CN107886985B CN201711272694.4A CN201711272694A CN107886985B CN 107886985 B CN107886985 B CN 107886985B CN 201711272694 A CN201711272694 A CN 201711272694A CN 107886985 B CN107886985 B CN 107886985B
Authority
CN
China
Prior art keywords
voltage
cell transistor
cell
driver
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711272694.4A
Other languages
English (en)
Other versions
CN107886985A (zh
Inventor
中山雅义
河野和幸
持田礼司
高桥桂太
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp Japan
Original Assignee
Panasonic Semiconductor Solutions Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Semiconductor Solutions Co Ltd filed Critical Panasonic Semiconductor Solutions Co Ltd
Publication of CN107886985A publication Critical patent/CN107886985A/zh
Application granted granted Critical
Publication of CN107886985B publication Critical patent/CN107886985B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0071—Write using write potential applied to access device gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

本发明提供一种非易失性半导体存储装置。存储器阵列(10)除了分别包含单元晶体管(TC)和与该单元晶体管(TC)的一端连接的变阻元件(RR)的多个存储器单元(11)呈矩阵状配置之外，还具备具有MOS晶体管(MTC)的单元晶体管能力测定单元(12)。利用单元晶体管能力测定单元(12)，使变阻元件(RR)的低电阻状态以及高电阻状态的电阻值与单元晶体管(TC)的偏差无关地稳定化，从而非易失性半导体存储装置的读出特性以及可靠性特性得以提升。

Description

非易失性半导体存储装置
技术领域
本发明涉及搭载有变阻元件和用于选择该变阻元件的单元晶体管被串联连接而成的变阻型存储器单元的非易失性半导体存储装置，尤其涉及与单元晶体管的偏差无关地使低电阻状态以及高电阻状态的电阻值稳定化来提升读出特性以及可靠性特性的技术。
背景技术
近年来，伴随着电子设备、尤其是移动电话(智能手机)、便携式音乐播放器、数码相机、平板终端等的需求增加，非易失性半导体存储装置的需求不断提高，实现大容量化、小型化、快速改写、快速读出、低耗电动作的技术开发正在积极开展。
目前主打的非易失性存储器为闪存，但闪存的改写时间为微秒或毫秒级，为低速，故成为阻碍搭载有非易失性存储器的成套设备的性能提升的要因。
近年来，与闪存相比可实现快速且低耗电的改写的新的非易失性存储器的开发正在积极开展。例如有将变阻型元件用于存储元件的变阻型存储器(ReRAM：ResistiveRandom Access Memory)等。变阻型存储器可以实现改写时间为纳秒级这样的快速改写，而且改写时所需的电压在闪存中需要10V以上，但在变阻型存储器中可以实现1.6V左右的改写，因此可以实现非易失性存储器的低耗电化。
在专利文献1中公开了变阻型存储器的存储器阵列构成。变阻型存储器的存储器单元通过变阻元件和单元晶体管的串联连接来构成。变阻元件根据保存数据(“0”数据或者“1”数据)而在例如1kΩ～1MΩ的电阻值的范围内被设定为低电阻值或高电阻值，由此来存储数据。利用在变阻元件的电阻值为低电阻的情况下存储器单元电流变大、在变阻元件的电阻值为高电阻的情况下存储器单元电流变小的特性，由读出放大器电路在读出动作时探测该存储器单元电流的差异，从而读出被保存在存储器单元中的数据。
在专利文献2中公开了变阻型存储器的写入电路构成。根据在变阻元件的两端被施加的电压的极性而可逆地变化为低电阻状态和高电阻状态。
在先技术文献
专利文献
专利文献1：日本特开2004-234707号公报
专利文献2：日本特开2008-052781号公报
发明内容
发明要解决的课题
然而，在前述的现有的变阻型非易失性存储器中存在以下所示的课题。
即，高电阻化以及低电阻化后的电阻值虽然依赖于在写入、擦除动作时施加给变阻元件的电压，但该电压会受到单元晶体管的阈值电压的较大程度的影响。因此，低电阻状态以及高电阻状态的电阻值会根据在单元晶体管制造工序中的阈值电压的偏差而发生变化。
利用图1～图4来说明上述课题。
图1示出将变阻元件RR和单元晶体管TC进行串联连接而构成的变阻型存储器单元。
图2示出搭载有将变阻元件RR和单元晶体管TC进行串联连接而构成的变阻型存储器单元的现有的非易失性半导体存储装置在写入动作、擦除动作以及读出动作时向变阻型存储器单元的各端子施加的电压值。
所述存储器单元将单元晶体管的栅极与字线WL连接，将变阻元件侧的端子与位线BL连接，将单元晶体管侧与源极线SL连接。
在存储器单元的写入动作下，向字线WL施加写入字线电压Vg_reset(例如2.4V)而成为导通状态，向位线BL施加写入位线电压Vreset(例如2.4V)，向源极线SL施加接地电压VSS，由此通过施加给变阻元件RR的电压VR来使存储器单元高电阻化。
在擦除动作下，向字线WL施加擦除字线电压Vg_set(例如2.4V)而成为导通状态，向位线BL施加接地电压VSS，向源极线SL施加擦除电压Vset(例如2.4V)，由此通过施加给变阻元件RR的电压VR来使存储器单元低电阻化。
此外，在读出动作下，向字线WL施加读出字线电压Vg_read(例如1.8V)，使单元晶体管成为导通状态。然后，向位线BL施加读出位线电压Vread(例如0.4V)，向源极线SL施加接地电压VSS，由此根据在变阻元件RR为高电阻状态下存储器单元中流动的电流变小、在变阻元件RR为低电阻状态下存储器单元中流动的电流变大来判定数据状态。
图3示出变阻型存储器单元在写入、擦除动作时的电流-电压特性。电压(VR)表示在写入、擦除动作时施加给变阻元件RR的电压，电流表示此时流动的电流值。
在此，在进行低电阻化的擦除动作时，施加给变阻元件RR的电压VR根据单元晶体管TC的阈值电压而发生变化，成为比擦除源极线电压Vset低的电压。由此，在单元晶体管TC的阈值电压低的情况下，电压VR被施加较高的电压，擦除动作后的电阻值变低(电流-电压特性40)。此外，在单元晶体管TC的阈值电压高的情况下，电压VR被施加较低的电压，擦除动作后的电阻值变高(电流-电压特性41)。
在进行高电阻化的写入动作时，当单元晶体管TC的阈值电压低的情况下，写入动作后的电阻值变高，当阈值电压高的情况下，写入动作后的电阻值变低。但是，与擦除动作时相比，施加给变阻元件RR的电压VR相对于写入位线电压Vreset的电压降小，影响较小。
图4是针对搭载有多个变阻型存储器单元的非易失性半导体存储装置进行了所述写入、擦除动作之后的读出动作时存储器单元中流动的电流的分布。读出时单元电流高的一侧的分布是擦除动作后的位电流分布，读出时单元电流低的一侧的分布表示写入动作后的位电流分布。在读出动作下，与规定的读出参考电流(Iref)进行比较来判定数据。
由于如前所示的单元晶体管TC的阈值电压给改写动作后的电阻值带来的影响，在单元晶体管TC的阈值电压低的情况下，擦除动作后的电阻值变低，位电流分布将分布在高的电流侧，写入动作后的电阻值变高，位电流分布将分布在低的电流侧(位电流分布50)。
另一方面，在单元晶体管TC的阈值电压高的情况下，擦除动作后的电阻值变高，位电流分布与所述位电流分布50相比较将分布在低的电流侧，而写入动作后的电阻值变低，位电流分布与所述位电流分布50相比较将分布在高的电流侧(位电流分布51)。
这样的单元晶体管TC的阈值电压给改写动作后的位电流分布带来的影响将影响到读出动作特性、反复改写特性等的可靠性特性。
例如，相对于位电流分布51下的改写后的位电流分布和参考电流(Iref)的电流差53，位电流分布50下的电流差52能确保得较大，因此为了提升读出动作特性，需要将改写动作时的施加给变阻元件RR的电压VR设为一定以上的电压。然而，并非只要是高电压即可，在被施加了一定以上的高电压的情况下，有时会变得无法实现从高电阻状态的低电阻化、无法实现从低电阻状态的高电阻化、无法实现改写动作等而给反复改写特性带来不良影响，因此需要抑制在一定以下的电压。
鉴于以上内容，在搭载有变阻型存储器单元的非易失性半导体存储装置的改写动作下，为了兼顾读出动作特性和反复改写特性，改写动作时的施加给变阻元件RR的电压需要设为最佳值。
然而，在现有的非易失性半导体存储装置中，在改写动作时施加了恒定电压，因此当单元晶体管TC在制造工序中阈值电压出现偏差的情况下，在改写动作时施加给变阻元件RR的电压VR将发生变化，难以施加最佳的电压。
本发明正是鉴于上述课题而完成的，其目的在于，提供一种能够与单元晶体管的阈值电压无关地使在改写动作时施加给变阻元件的电压为恒定，使低电阻状态以及高电阻状态的电阻值稳定化，从而能够提升读出动作特性以及可靠性特性的非易失性半导体存储装置。
用于解决课题的手段
为了解决上述课题，根据本发明而采用了如下的解决手段。
具体来说，本发明的构成的非易失性半导体存储装置的特征在于，具备：多个存储器单元，被配置为矩阵状，分别包含单元晶体管和与所述单元晶体管的一端连接的变阻元件；多个字线，与所述多个存储器单元的各行分别对应设置，被共同地连接至配置于该行的多个存储器单元所包含的单元晶体管的栅极；多个第1数据线，与所述多个存储器单元的各行或各列分别对应设置，被共同地连接至配置于该行或该列的多个存储器单元所包含的变阻元件；多个第2数据线，与所述多个存储器单元的各行或各列分别对应设置，被共同地连接至配置于该行或该列的多个存储器单元所包含的单元晶体管的另一端；一个以上的单元晶体管能力测定单元，被配置为矩阵状，由晶体管构成；和一个以上的单元晶体管能力测定字线，与所述一个以上的单元晶体管能力测定单元的各行分别对应设置，被共同地连接至配置于该行的一个以上的晶体管的栅极，与所述一个以上的单元晶体管能力测定单元的各行或各列分别对应设置、且配置于该行或该列的一个以上的单元晶体管能力测定单元的晶体管的漏极或源极，分别被对应连接至所述多个第1数据线的一部分或全部，与所述一个以上的单元晶体管能力测定单元的各行或各列分别对应设置、且配置于该行或该列的一个以上的单元晶体管能力测定单元的晶体管的漏极或源极之中未连接所述第1数据线的端子，分别被对应连接至所述多个第2数据线的一部分或全部。
发明效果
根据本发明，能够与单元晶体管的阈值电压无关地使在改写动作时施加给变阻元件的电压为恒定。由此，能够使低电阻状态以及高电阻状态的电阻值稳定化，因此可提供能够提升读出动作特性以及高可靠性化的非易失性半导体存储装置。
附图说明
图1是表示将现有的变阻元件和单元晶体管进行串联连接而构成的变阻型存储器单元的图。
图2是表示现有的非易失性半导体存储装置在各动作时向存储器单元施加的施加电压值的图。
图3是表示现有的非易失性半导体存储装置在写入、擦除动作时的电流电压特性的图。
图4是表示现有的非易失性半导体存储装置在写入、擦除动作后的读出动作时的单元电流的位分布的图。
图5是表示本发明的第1实施方式所涉及的非易失性半导体存储装置的整体构成的图。
图6是表示本发明的第1实施方式所涉及的非易失性半导体存储装置的存储器阵列的详细构成的图。
图7(a)是本发明的实施方式所涉及的非易失性半导体存储装置的存储器单元的剖视图，图7(b)是其电路图。
图8(a)是本发明的实施方式所涉及的非易失性半导体存储装置的单元晶体管能力测定单元的剖视图，图8(b)是其电路图。
图9是表示本发明的第1实施方式所涉及的非易失性半导体存储装置的简要构成的电路图。
图10是表示本发明的实施方式所涉及的非易失性半导体存储装置在单元晶体管能力测定时向单元晶体管能力测定单元施加的施加电压值的图。
图11是表示本发明的实施方式所涉及的非易失性半导体存储装置在改写动作时向存储器单元施加的施加电压值的图。
图12是表示本发明的第2实施方式所涉及的非易失性半导体存储装置的主要部分即存储器阵列的详细构成的图。
图13是表示本发明的第2实施方式所涉及的非易失性半导体存储装置的简要构成的电路图。
图14是表示本发明的第3实施方式所涉及的非易失性半导体存储装置的整体构成的图。
图15是表示本发明的第3实施方式所涉及的非易失性半导体存储装置的主要部分即存储器阵列的详细构成的图。
图16是表示本发明的第3实施方式所涉及的非易失性半导体存储装置的简要构成的电路图。
具体实施方式
以下，参照附图来说明本发明的实施方式。其中，以下的实施方式内的表示相同意思的表现(同一、相同形状等)设为包含制造上的偏差范围。
《第1实施方式》
图5是表示本发明的第1实施方式所涉及的非易失性半导体存储装置、和设置在该非易失性半导体存储装置的外部的电流测定装置的图。
如图5所示，非易失性半导体存储装置具备：存储器阵列10、设置在存储器阵列10内的调整值存储区域20、列选通器21、读出放大器22、写驱动器23、开关24、字线驱动器25、位线/源极线调整器26、字线调整器27、控制电路28、多个字线WL0～WLn(适当简记为WL)、作为第1数据线的多个位线BL0～BLm(适当简记为BL)、作为第2数据线的多个源极线SL0～SLm(适当简记为SL)、和单元晶体管能力测定字线WLM0、WLM1(适当简记为WLM)。其中，字线WL的后缀即n、和源极线SL以及位线BL的后缀即m分别为自然数。
进而，非易失性半导体存储装置连接有电流测定装置29。电流测定装置29既可以位于外部也可以内置。
在存储器阵列10中，不仅配置有保存数据的多个存储器单元和调整值存储区域20，还配置有后述的单元晶体管能力测定单元。存储器阵列10的详细情形将在后面描述。
列选通器21是接受未图示的控制信号而选择根据该控制信号所确定的位线BL以及源极线SL来与读出放大器22或者写驱动器23连接的电路。
读出放大器22是判定从存储器阵列10内的存储器单元读出的数据是“0”数据还是“1”数据的电路。通过列选通器21来选择位线BL0～BLm之中的一根，将存储器单元中流动的电流与参考电流进行比较，由此从存储器单元中读出数据。
写驱动器23是在对存储器阵列10内的存储器单元进行数据的改写动作时向该存储器单元施加改写电压、或者、向后述的单元晶体管能力测定单元施加电流测定电压的电路。具体而言，在向由列选通器选择的位线BL或源极线SL施加正电压的情况下，写驱动器23施加由开关24供给的正电压，在向由列选通器选择的位线BL或源极线SL施加接地电压的情况下，写驱动器23施加接地电压。
开关24是选择供给到写驱动器23的正电压的电路，在进行改写动作的情况下，将位线/源极线调整器26的输出电压作为向位线BL或源极线SL施加的电压而供给到写驱动器23。在单元晶体管能力测定单元进行电流测定的情况下，将由电流测定装置29供给的电压供给到写驱动器23。
字线驱动器25是接受未图示的控制信号而选择根据该控制信号所确定的字线WL或单元晶体管能力测定字线WLM来驱动为由后述的字线调整器27施加的电压的电路。
位线/源极线调整器26是在对存储器单元进行数据的改写动作时将向位线BL或源极线SL施加的电压经由开关24而供给到写驱动器23的电压生成电路，根据来自控制电路28的控制信号来调整所供给的电压并输出。
字线调整器27是在对存储器单元进行数据的改写或读出动作时将向字线WL施加的电压供给到字线驱动器25的电压生成电路，根据来自控制电路28的控制信号来调整所供给的电压并输出。
控制电路28是控制对于存储器阵列10的数据的读出或改写动作、或后述的单元晶体管能力测定动作等的各种动作模式的电路，对列选通器21、读出放大器22、写驱动器23、开关24、字线驱动器25、位线/源极线调整器26和字线调整器27进行控制。
电流测定装置29是在单元晶体管能力测定时经由开关24而向位线BL或者源极线SL供给电压、且经由开关24来测定电流的装置。
图6是表示本发明的第1实施方式所涉及的非易失性半导体存储装置的主要部分即存储器阵列10的详细构成的图。在图6的存储器阵列10中，除了多个存储器单元11呈矩阵状配置之外，还配置有单元晶体管能力测定单元12。
存储器单元11是变阻元件RR和单元晶体管TC被串联连接而构成的。在此，变阻元件RR是能够利用电阻值的变化来存储数据的元件。
字线WL与各行的存储器单元11对应地配置，被连接至各行的存储器单元11中包含的单元晶体管TC的栅极。位线BL与各列的存储器单元11对应地配置，被连接至同一列的存储器单元11中包含的变阻元件RR的一端。源极线SL与各列的存储器单元11对应地配置，被连接至同一列的存储器单元11中包含的单元晶体管TC的一端。
在位线BL、源极线SL的各列，连接有2行由MOS晶体管MTC构成的单元晶体管能力测定单元12。各行的单元晶体管能力测定单元12的栅极与单元晶体管能力测定字线WLM0、WLM1连接，漏极与各列的位线BL连接，源极与各列的源极线SL连接。
另外，在本实施方式中，单元晶体管能力测定单元12在各列配置了2行，但只要配置一个以上即可，例如也可以为1行或1列。
图7(a)是表示本实施方式所涉及的存储器单元11的剖面的图。图7(b)是存储器单元11的电路图。在本实施方式中，将利用了变阻元件RR的变阻型存储器(ReRAM)作为一例来进行了说明。
存储器单元11是变阻元件RR和单元晶体管TC被串联连接而构成的。字线WL与单元晶体管TC的栅极连接，位线BL与变阻元件RR连接，源极线SL与单元晶体管TC的源极端子连接。
在本实施方式中，说明了位线BL连接着变阻元件RR、源极线SL连接着单元晶体管TC的构成，但也可以是位线SL连接着单元晶体管TC、源极线SL连接着变阻元件RR。即，本实施方式所涉及的存储器单元是由一个单元晶体管TC和一个变阻元件RR构成的所谓的“1T1R”型的变阻型存储器。
在存储器单元11中，在半导体基板60上形成有扩散区域61a、61b，一个扩散区域61a作为单元晶体管TC的源极端子起作用，另一个扩散区域61b作为漏极端子起作用。扩散区域61a、61b间成为单元晶体管TC的沟道区域，在该沟道区域上氧化膜62和例如作为多晶硅的栅极电极63作为字线WL来动作，从而形成了单元晶体管TC。
作为单元晶体管TC的源极端子的扩散区域61a经由过孔64a而与第1布线层65a即源极线SL连接。作为漏极端子的扩散区域61b经由过孔64b而与第1布线层65b连接。第1布线层65b经由过孔66而与第2布线层67连接，第2布线层67经由过孔68而与变阻元件RR连接。
变阻元件RR由下部电极69、变阻层70和上部电极71构成。变阻元件RR经由过孔72而与第3布线层73即位线BL连接。
图8(a)是表示本实施方式所涉及的单元晶体管能力测定单元12的剖面的图。图8(b)是单元晶体管能力测定单元12的电路图。
单元晶体管能力测定单元12由MOS晶体管MTC构成。单元晶体管能力测定字线WLM与MOS晶体管MTC的栅极连接，位线BL与漏极连接，源极线SL与源极连接。
在单元晶体管能力测定单元12中，形成在半导体基板60上的MOS晶体管MTC的栅极电极63作为单元晶体管能力测定字线WLM来动作，从而形成了单元晶体管能力测定单元12，第2布线层67经由过孔74而与第3布线层73即位线BL连接。其他构成与利用图7(a)以及图7(b)所说明的存储器单元11相同。
另外，期望MOS晶体管MTC的栅极长度、栅极宽度是与单元晶体管TC相同的尺寸。此外，期望氧化膜62的厚度也相同。
接下来，利用图5以及图9来说明本实施方式所涉及的非易失性半导体存储装置的动作。
图9是提取图5的非易失性半导体存储装置的整体构成之中说明本发明的动作所需的电路来表征的图。在图9中，从图5中省略了读出放大器22和控制电路28。此外，针对图6的存储器阵列10中设置的多个字线、位线、源极线、单元晶体管能力测定字线，作为代表例而示出为一根字线WL、位线BL、源极线SL、单元晶体管能力测定字线WLM。
在图9中，存储器单元11以及单元晶体管能力测定单元12的位线BL以及源极线SL分别与列选通器21内设置的选通器211以及选通器212连接。通过来自控制电路28的控制信号ENBL、ENSL为“H”，从而写驱动器23内设置的BL驱动器231、SL驱动器232与选通器211以及选通器212连接。此外，字线WL以及单元晶体管能力测定字线WLM与字线驱动器25内设置的WL驱动器251以及WLM驱动器252连接。
BL驱动器231被供给从开关24内设置的BL开关241供给的电压来作为电源，在来自控制电路28的控制信号PENBL为“H”时，输出来自BL开关241的供给电压，在来自控制电路28的控制信号PENBL为“L”时，输出接地电压。
SL驱动器232被供给从开关24内设置的SL开关242供给来的电压来作为电源，在来自控制电路28的控制信号PENSL为“H”时，输出来自SL开关242的供给电压，在来自控制电路28的控制信号PENSL为“L”时，输出接地电压。
BL开关241是在改写动作时将位线/源极线调整器26内设置的BL调整器261的输出电压供给到BL驱动器231、在单元晶体管能力测定动作时将来自电流测定装置29的输出电压供给到BL驱动器231的开关电路。
SL开关242是在改写动作时将位线/源极线调整器26内设置的SL调整器262的输出电压供给到SL驱动器232、在单元晶体管能力测定动作时将来自电流测定装置29的输出电压供给到SL驱动器232的开关电路。
WL驱动器251被供给从字线调整器27供给的电压来作为电源，在来自控制电路28的控制信号WLEN为“H”时，输出来自字线调整器27的供给电压，在来自控制电路28的控制信号WLEN为“L”时，输出接地电压，由此来驱动字线WL。
WLM驱动器252被供给从字线调整器27供给的电压来作为电源，在来自控制电路28的控制信号WLMEN为“H”时，从字线调整器27输出供给电压，在来自控制电路28的控制信号WLMEN为“L”时，输出接地电压，来驱动单元晶体管能力测定字线WLM。
BL调整器261根据来自控制电路28的控制信号CBLREG，对改写时的位线电压值进行调整，并输出至BL开关241。
SL调整器262根据来自控制电路28的控制信号CSLREG，对改写时的源极线电压值进行调整，并输出至SL开关242。
字线调整器27根据来自控制电路28的控制信号CWLREG，对改写时的字线电压值进行调整，并供给到WL驱动器251以及WLM驱动器252。
利用了本构成的改写动作的概要是，首先在单元晶体管能力测定模式下对单元晶体管能力测定单元12施加一定偏压来进行电流测定。根据其结果来决定并存储改写动作时的施加给字线WL、位线BL、源极线SL的电压值。改写动作通过将BL调整器261、SL调整器262、字线调整器27的输出调整为所存储的电压值并以该电压进行改写动作来实施。以下，参照图10来说明详细动作。
图10示出单元晶体管能力测定单元12在电流测定时的偏压状态。
基于单元晶体管能力测定模式的电流测定，例如在图5的非易失性半导体存储装置完成了制造工序之后的晶片状态的检查中实施。
关于进行高电阻化的写入动作时的电压决定，在单元晶体管能力测定模式时，将字线调整器27的输出根据控制信号CWLREG而调整为写入电压设定时的WLM电压Vg_resetm(例如2.4V)并输出。例如检查工序中利用的半导体试验装置即电流测定装置29输出写入电压设定时的位线电压Vresetm(例如2.4V)。
接下来，将送往WLM驱动器252的控制信号WLMEN设为“H”，从而使单元晶体管能力测定字线WLM为Vg_resetm，使单元晶体管能力测定单元12的MOS晶体管MTC为导通状态。此时，使控制信号WLEN为“L”，向字线WL施加0V，因此单元晶体管TC为截止状态。
通过BL开关241而将电流测定装置29的输出电压Vresetm作为BL驱动器231的电源来供给。
使送往选通器211的控制信号ENBL为“H”，使送往选通器212的控制信号ENSL为“H”，从而使位线BL与BL驱动器231的输出连接，使源极线SL与SL驱动器232的输出连接。
使送往BL驱动器231的控制信号PENBL为“H”，使送往SL驱动器232的控制信号PENSL为“L”，由此向位线BL施加Vresetm，向源极线SL施加接地电压VSS(＝0V)。
根据以上描述的动作，在单元晶体管能力测定单元12的各端子被施加了图10的“写入电压设定时”所示的电压，从而流动电流。
由电流测定装置29来测定该电流，在电流为一定以上的情况下，能够判断为单元晶体管能力测定单元12的阈值电压由于制造工序中的偏差而变低。在此，在构成存储器单元11的单元晶体管TC和单元晶体管能力测定单元12的MOS晶体管MTC为同一特性的情况下，能够判断为单元晶体管TC的阈值电压也变低。在此情况下，能够判定为将写入时的施加给字线WL以及位线BL的电压设定为比Vg_resetm以及Vresetm低的电压是最佳的，分别决定Vg_reseta以及Vreseta来作为最佳电压值。反之，在电流为一定以下的情况下，能够判断为单元晶体管能力测定单元12的阈值电压由于制造工序中的偏差而变高。在此情况下，判断为单元晶体管TC的阈值电压也变高，从而能够判定为将写入时的施加给字线WL以及位线BL的电压设定为高些的电压是最佳的，决定Vg_reseta以及Vreseta作为最佳电压值。
在此，在存储器阵列10内设置的调整值存储区域20中保存表征所决定的电压值的数据。调整值存储区域20由存储器阵列10内的保存数据的多个存储器单元之中的一部分存储器单元来构成。
关于进行低电阻化的擦除动作时的电压决定，在单元晶体管能力测定模式时，将字线调整器27的输出根据控制信号CWLREG而调整为擦除电压设定时的WLM电压Vg_setm(例如2.4V)并输出，电流测定装置29输出擦除电压设定时的源极线电压Vsetm(例如2.4V)。
接下来，使送往WLM驱动器252的控制信号WLMEN为“H”，从而使单元晶体管能力测定字线WLM为Vg_setm，使单元晶体管能力测定单元12的MOS晶体管MTC为导通状态。此时，使控制信号WLEN为“L”，向字线WL施加0V，从而单元晶体管TC为截止状态。
通过SL开关242而将电流测定装置29的输出电压Vsetm作为SL驱动器232的电源来供给。
使送往选通器211的控制信号ENBL为“H”，使送往选通器212的控制信号ENSL为“H”，从而使位线BL与BL驱动器231的输出连接，使源极线SL与SL驱动器232的输出连接。
使送往BL驱动器231的控制信号PENBL为“L”，使送往SL驱动器232的控制信号PENSL为“H”，由此向位线BL施加接地电压VSS，向源极线SL施加Vsetm。
根据以上描述的动作，在单元晶体管能力测定单元12的各端子被施加了图10的“擦除电压设定时”所示的电压，从而流动电流。
由电流测定装置29来测定该电流，在电流为一定以上的情况下，能够判断为单元晶体管能力测定单元12的阈值电压由于制造工序中的偏差而变低。与写入动作时同样地，能够判断为单元晶体管的阈值电压也变低。在此情况下，能够判定为将擦除时的施加给字线WL以及源极线SL的电压设定为低些的电压是最佳的，分别决定Vg_seta以及Vseta作为最佳电压值。反之，在电流为一定以下的情况下，能够判断为单元晶体管能力测定单元12的阈值电压由于制造工序中的偏差而变高。在此情况下，判断为单元晶体管TC的阈值电压也变高，从而能够判定为将擦除时的施加给字线WL以及源极线SL的电压设定为高些的电压是最佳的，决定Vg_seta以及Vseta作为最佳擦除电压值。
在此，在存储器阵列10内设置的调整值存储区域20中保存所决定的电压值。
图11示出利用前述方法所决定的写入、擦除动作时的最佳电压值。本电压值按照每个非易失性半导体存储装置而设定单独的电压值。以后的改写动作以本电压条件来实施。
以下说明存储器单元11的改写动作。
在写入动作下，读出保存在调整值存储区域20中的最佳写入电压值Vg_reseta、Vreseta，根据其结果，控制电路28设定控制信号CWLREG而使得字线调整器27输出Vg_reseta，从而字线调整器27输出Vg_reseta。
此外，控制电路28设定控制信号CBLREG而使得BL调整器261输出Vreseta，从而BL调整器261输出Vreseta。
接下来，使送往WL驱动器251的控制信号WLEN为“H”，从而使字线WL为Vg_reseta，使单元晶体管TC为导通状态。此时，使控制信号WLMEN为“L”，向单元晶体管能力测定字线WLM施加0V，单元晶体管能力测定单元12的MOS晶体管MTC为截止状态。BL开关241将BL调整器261的输出电压Vreseta供给到BL驱动器231的电源。
使送往选通器211的控制信号ENBL为“H”，使送往选通器212的控制信号ENSL为“H”，从而使位线BL与BL驱动器231的输出连接，使源极线SL与SL驱动器232的输出连接。
使送往BL驱动器231的控制信号PENBL仅在一定的期间例如10ns的期间内为“H”，使送往SL驱动器232的控制信号PENSL为“L”，从而在源极线SL被施加了接地电压VSS的状态下，写入位线电压Vreseta呈脉冲状施加给位线BL，变阻元件RR被高电阻化。
在擦除动作下，读出保存在调整值存储区域20中的最佳擦除电压值Vg_seta、Vseta，控制电路28设定控制信号CWLREG而使得字线调整器27输出Vg_seta，从而字线调整器27输出Vg_seta。
此外，控制电路28设定控制信号CSLREG而使得SL调整器262输出Vseta，从而SL调整器262输出Vseta。
接下来，使送往WL驱动器251的控制信号WLEN为“H”，从而使字线WL为Vg_seta，使单元晶体管为导通状态。此时，使控制信号WLMEN为“L”，向单元晶体管能力测定字线WLM施加0V，单元晶体管能力测定单元12的MOS晶体管MTC为截止状态。
SL开关242将SL调整器262的输出电压Vseta供给到SL驱动器232的电源。
使送往选通器211的控制信号ENBL为“H”，使送往选通器212的控制信号ENSL为“H”，从而使位线BL与BL驱动器231的输出连接，使源极线SL与SL驱动器232的输出连接。
使送往SL驱动器232的控制信号PENBL仅在一定的期间例如10ns的期间内为“H”，使送往BL驱动器231的控制信号PENSL为“L”，从而在位线BL被施加了接地电压VSS的状态下，擦除源极线电压Vseta呈脉冲状施加给源极线SL，变阻元件RR被低电阻化。
通过执行以上的构成以及改写动作，从而能够与制造工序中的单元晶体管TC的阈值电压的偏差无关地使在改写动作时施加给变阻元件RR的电压为恒定。由此，能够使低电阻状态以及高电阻状态的电阻值稳定化，能够提升读出动作特性以及可靠性特性。
《第2实施方式》
图12是表示本发明的第2实施方式所涉及的非易失性半导体存储装置的主要部分即存储器阵列的详细构成的图。以下，以与第1实施方式的差异点为中心来进行说明。
在存储器阵列10中，作为单元晶体管能力测定单元而配置有写入时单元晶体管能力测定单元12a和擦除时单元晶体管能力测定单元12b。
写入时单元晶体管能力测定单元12a将MOS晶体管MTC和例如由多晶硅形成的固定电阻元件R0进行了串联连接。MOS晶体管MTC的栅极与单元晶体管能力测定字线WLM0连接，在固定电阻元件R0的一端连接着位线BL，在MOS晶体管MTC的一端连接着源极线SL。固定电阻元件R0为存储器单元在写入动作后的电阻值(例如100kΩ)。
擦除时单元晶体管能力测定单元12b将MOS晶体管MTC和固定电阻元件R1进行了串联连接。MOS晶体管MTC的栅极与单元晶体管能力测定字线WLM1连接，在固定电阻元件R1的一端连接着位线BL，在MOS晶体管MTC的一端连接着源极线SL。固定电阻元件R1为存储器单元在擦除动作后的电阻值(例如10kΩ)。
期望MOS晶体管MTC的栅极长度、栅极宽度、以及氧化膜的厚度与单元晶体管TC相同。
接下来，利用图5以及图13来说明本实施方式所涉及的非易失性半导体存储装置的动作。
图13是提取图5的非易失性半导体存储装置的整体构成之中说明本发明的动作所需的电路来表征的图。在图13中，从图5中省略了读出放大器22和控制电路28。此外，针对图12的存储器阵列10中设置的多个字线、位线、源极线、单元晶体管能力测定字线，作为代表例而示出为一根字线WL、位线BL、源极线SL、单元晶体管能力测定字线WLM0、WLM1。
在图13中，存储器单元11、写入时单元晶体管能力测定单元12a以及擦除时单元晶体管能力测定单元12b的位线BL以及源极线SL分别与列选通器21内设置的选通器211以及选通器212连接。此外，单元晶体管能力测定字线WLM0、WLM1分别与字线驱动器25内设置的WLM驱动器252、WLM驱动器253连接。
WLM驱动器252被供给从字线调整器27供给的电压来作为电源，在来自控制电路28的控制信号WLMEN0为“H”时，从字线调整器27输出供给电压，在来自控制电路28的控制信号WLMEN0为“L”时，输出接地电压，由此来驱动单元晶体管能力测定字线WLM0。
WLM驱动器253也被供给从字线调整器27供给的电压来作为电源，在来自控制电路28的控制信号WLMEN1为“H”时，输出来自字线调整器27的供给电压，在来自控制电路28的控制信号WLMEN1为“L”时，输出接地电压，由此来驱动单元晶体管能力测定字线WLM1。
利用了本构成的改写动作的概要与第1实施方式同样地，首先在单元晶体管能力测定模式下对单元晶体管能力测定单元12a、12b施加一定偏压来进行电流测定。根据其结果来决定并存储改写动作时的施加给字线WL、位线BL、源极线SL的电压值。改写动作通过将BL调整器261、SL调整器262、字线调整器27的输出调整为所存储的电压值并以该电压来进行改写动作来实施。以下，参照图10来说明详细动作。
关于进行高电阻化的写入动作时的电压决定，在单元晶体管能力测定模式时，与第1实施方式同样地，使字线调整器27的输出根据控制信号CWLREG而调整为写入电压设定时的WLM电压Vg_resetm(例如2.4V)并输出。电流测定装置29输出写入电压设定时的BL电压Vresetm(例如2.4V)。
接下来，使送往WLM驱动器252的控制信号WLMEN0为“H”，从而使单元晶体管能力测定字线WLM0为Vg_resetm，使写入时单元晶体管能力测定单元12a的MOS晶体管MTC为导通状态。
此时，使控制信号WLEN为“L”，使WLMEN1为“L”，单元晶体管TC以及擦除时单元晶体管能力测定单元12b的MOS晶体管MTC为截止状态。
由于BL开关241、选通器211、选通器212、BL驱动器231和SL驱动器232的控制与第1实施方式中的写入时的电压决定时相同，因此省略说明。
根据以上描述的动作，在写入时单元晶体管能力测定单元12a的各端子被施加了图10的“写入电压设定时”所示的电压，从而流动电流。
由电流测定装置29来测定该电流，根据电流值的大小来决定最佳电压值Vg_reseta以及Vreseta并保存至调整值存储区域20中的方法与第1实施方式相同。
在本实施方式中，在写入时单元晶体管能力测定单元12a内设置有设定为存储器单元在写入动作后的电阻值的固定电阻元件R0，能够使MOS晶体管MTC的漏极源极间的电压与存储器单元11在写入动作时的单元晶体管TC为同等的电压。由此，与第1实施方式相比，实际写入动作时的单元晶体管的阈值电压的特性的预测变得更准确，能够提升电压值的最佳化精度。
进行低电阻化的擦除动作时的电压决定与第1实施方式同样地，在单元晶体管能力测定模式时，使字线调整器27的输出根据控制信号CWLREG而调整为擦除电压设定时的WLM电压Vg_setm(例如2.4V)并输出，电流测定装置29输出擦除电压设定时的SL电压Vsetm(例如2.4V)。
接下来，使送往WLM驱动器253的控制信号WLMEN1为“H”，从而使单元晶体管能力测定字线WLM1变为Vg_resetm，使擦除时单元晶体管能力测定单元12b的MOS晶体管MTC为导通状态。
此时，使控制信号WLEN为“L”，使WLMEN0为“L”，单元晶体管TC以及写入时单元晶体管能力测定单元12a的MOS晶体管MTC为截止状态。
由于BL开关241、选通器211、选通器212、BL驱动器231和SL驱动器232的控制与第1实施方式中的擦除时的电压决定时相同，因此省略说明。
根据以上描述的动作，在擦除时单元晶体管能力测定单元12b的各端子被施加了图10的“擦除电压设定时”所示的电压，从而流动电流。
由电流测定装置29来测定该电流，根据电流值的大小来决定最适电压值Vg_seta以及Vseta并保存至调整值存储区域20中的方法与第1实施方式相同。
在本实施方式中，在擦除时单元晶体管能力测定单元12b内设置有设定为存储器单元在擦除动作后的电阻值的固定电阻元件R1。根据固定电阻元件R1，能够使MOS晶体管MTC的漏极·源极间以及栅极·源极间(在此，源极是指晶体管MTC的漏极、源极之中电压值低的一侧)的电压与存储器单元11在擦除动作时的单元晶体管TC为同等的电压。由此，与第1实施方式相比，单元晶体管的阈值电压的特性的预测变得更准确，能够提升电压值的最佳化精度。
尤其是，在擦除动作时，单元晶体管TC的源极由于变阻元件RR的电阻中流动的电流所致的电压降而成为比0V高的电压。由此，根据基板偏压效应，单元晶体管TC的阈值电压会发生变化，但通过利用本实施方式，能够准确地预测包含基板偏压效应的单元晶体管的阈值电压。
关于存储器单元11的改写动作，在使WLEN为“H”而选择了WL驱动器251时，使控制信号WLMEN0以及WLMEN1为“L”。除了写入时单元晶体管能力测定单元12a以及擦除时单元晶体管能力测定单元12b各自的MOS晶体管MTC为截止状态之外，与第1实施方式的写入、擦除动作相同。
通过执行以上的构成以及改写动作，从而能够与制造工序中的单元晶体管的阈值电压的偏差无关地使在改写动作时施加给变阻元件的电压为恒定。由此，能够使低电阻状态以及高电阻状态的电阻值稳定化，因此能够提升读出动作特性以及可靠性特性。
《第3实施方式》
图14是表示本发明的第3实施方式所涉及的非易失性半导体存储装置、以及设置在非易失性半导体存储装置的外部的电流测定装置的图。以下，以与第1以及第2实施方式的差异点为中心来进行说明。
在存储器阵列10中，除了具备在第1实施方式中所说明的多个字线WL0～m、位线BL0～BLm、源极线SL0～SLm以及单元晶体管能力测定字线WLM0、WLM1之外，还具备参考字线RWL、参考位线RBL以及参考源极线RSL。
列选通器21是除了选择位线BL以及源极线SL来与读出放大器22或者写驱动器23连接之外，还接受未图示的控制信号而选择参考位线RBL以及参考源极线RSL来与读出放大器22或者写驱动器23连接的电路。
字线驱动器25是除了选择并驱动字线WL以及单元晶体管能力测定字线WLM之外，还接受未图示的控制信号来驱动参考字线RWL的电路。
图15是表示本发明的第3实施方式所涉及的非易失性半导体存储装置的主要部分即存储器阵列10的详细构成的图。在存储器阵列10中，除了呈矩阵状配置的多个存储器单元11之外，而且生成存储器单元11读出数据时的参考电流的参考单元13还与写入时单元晶体管能力测定单元12a以及擦除时单元晶体管能力测定单元12b一起进行配置。
参考单元13例如是MOS晶体管和固定电阻元件被串联地连接的构成，MOS晶体管的栅极与参考字线RWL连接，在固定电阻元件的一端连接着参考位线RBL，在MOS晶体管的一端连接着参考源极线RSL。
写入时单元晶体管能力测定单元12a除了在固定电阻元件R0的一端连接着参考位线RBL且在MOS晶体管MTC的一端连接着参考源极线RSL之外，与第2实施方式中的写入时单元晶体管能力测定单元12a相同。
擦除时单元晶体管能力测定单元12b除了在固定电阻元件R1的一端连接着参考位线RBL且在MOS晶体管MTC的一端连接着参考源极线RSL之外，与第2实施方式中的擦除时单元晶体管能力测定单元12b相同。
接下来，利用图14以及图16来说明本实施方式所涉及的非易失性半导体存储装置的动作。
图16是提取图14的非易失性半导体存储装置的整体构成之中说明本发明的动作所需的必要来表征的图。在图16中，从图14中省略了读出放大器22以及控制电路28。此外，针对图15的存储器阵列10中设置的多个字线、位线、源极线、单元晶体管能力测定字线，作为代表例而示出为一根字线WL、位线BL、源极线SL、单元晶体管能力测定字线WLM0、WLM1。省略了参考单元13和参考字线RWL。
在图16中，存储器单元11的位线BL以及源极线SL分别与列选通器21内设置的选通器211以及选通器212连接。此外，参考位线RBL以及参考源极线RSL分别与列选通器21内设置的选通器213以及选通器214连接。
期望构成选通器211和选通器213的晶体管的栅极长度、栅极宽度以及栅极氧化膜的厚度相同。此外，期望构成选通器212和选通器214的晶体管的栅极长度、栅极宽度以及栅极氧化膜的厚度相同。
参考位线RBL以及参考源极线RSL分别由于选通器213、选通器214的来自控制电路28的控制信号ENRBL、ENRSL成为“H”而与BL驱动器231以及SL驱动器232连接。
利用了本构成的改写动作的概要与第2实施方式同样地，首先在单元晶体管能力测定模式下对单元晶体管能力测定单元12a、12b施加一定偏压来进行电流测定。根据其结果来决定并存储改写动作时的施加给字线WL、位线BL、源极线SL的电压值。改写动作通过将BL调整器261、SL调整器262、字线调整器27的输出调整为所存储的电压值并以该电压来进行改写动作来实施。以下，参照图10来说明详细动作。
关于进行高电阻化的写入动作时的电压决定，在单元晶体管能力测定模式时，与第1实施方式同样地，使字线调整器27的输出根据控制信号CWLREG而调整为写入电压设定时的WLM电压Vg_resetm(例如2.4V)并输出。电流测定装置29输出写入电压设定时的BL电压Vresetm(例如2.4V)。
接下来，使送往WLM驱动器252的控制信号WLMEN0为“H”，从而使单元晶体管能力测定字线WLM0为Vg_resetm，使写入时单元晶体管能力测定单元12a的MOS晶体管MTC为导通状态。此时，使控制信号WLEN为“L”，使WLMEN1为“L”，单元晶体管TC以及擦除时单元晶体管能力测定单元12b的MOS晶体管MTC为截止状态。
使送往选通器213的控制信号ENRBL为“H”，使送往选通器214的控制信号ENRSL为“H”，从而使参考位线RBL与BL驱动器231的输出连接，使参考源极线RSL与SL驱动器232的输出连接。此时，使送往选通器211的控制信号ENBL为“L”，使送往选通器212的控制信号ENSL为“L”，从而位线BL以及源极线SL不与BL驱动器231以及SL驱动器232连接。
由于BL开关241、BL驱动器231和SL驱动器232的控制与第2实施方式中的写入时的电压决定时相同，因此省略说明。
根据以上描述的动作，在写入时单元晶体管能力测定单元12a的各端子被施加了图10的“写入电压设定时”所示的电压，从而流动电流。
由电流测定装置29来测定该电流，根据电流值的大小来决定最佳电压值Vg_reseta以及Vreseta并保存至调整值存储区域20中的方法与第1实施方式相同。
关于进行低电阻化的擦除动作时的电压决定，与第1实施方式同样地，在单元晶体管能力测定模式时，使字线调整器27的输出根据控制信号CWLREG而调整为擦除电压设定时的WLM电压Vg_setm(例如2.4V)并输出。电流测定装置29输出擦除电压设定时的SL电压Vsetm(例如2.4V)。
接下来，使送往WLM驱动器253的控制信号WLMEN1为“H”，从而使单元晶体管能力测定字线WLM1为Vg_setm，使擦除时单元晶体管能力测定单元12b的MOS晶体管MTC为导通状态。
此时，使控制信号WLEN为“L”，使WLMEN0为“L”，单元晶体管TC以及写入时单元晶体管能力测定单元12a的MOS晶体管MTC为截止状态。
使送往选通器213的控制信号ENRBL为“H”，使送往选通器214的控制信号ENRSL为“H”，从而使参考位线RBL与BL驱动器231的输出连接，使参考源极线RSL与SL驱动器232的输出连接。
此时，使送往选通器211的控制信号ENBL为“L”，使送往选通器212的控制信号ENSL为“L”，从而位线BL以及源极线SL不与BL驱动器231以及SL驱动器232连接。
由于BL开关241、BL驱动器231和SL驱动器232的控制与第2实施方式中的擦除时的电压决定时相同，因此省略说明。
根据以上描述的动作，在擦除时单元晶体管能力测定单元12b的各端子被施加了图10的“擦除电压设定时”所示的电压，从而流动电流。
由电流测定装置29来测定该电流，根据电流值的大小来决定最佳电压值Vg_seta以及Vseta并保存至调整值存储区域20中的方法与第1实施方式相同。
关于存储器单元11的改写动作，由于与第2实施方式的写入、擦除动作相同，因此省略说明。
另外，在本实施方式中，作为单元晶体管能力测定单元12a、12b，利用的是在第2实施方式中所搭载的将MOS晶体管和固定电阻元件进行串联连接而成的单元，但也可以利用在第1实施方式中所搭载的由MOS晶体管构成的单元。
在第1以及第2实施方式中，在存储器阵列10内的存储器单元11的附近配置了单元晶体管能力测定单元12、12a、12b。在此情况下，为了确保变阻元件RR、金属布线的图案的均匀性，需要在存储器单元11和单元晶体管能力测定单元12、12a、12b的边界部配置虚拟图案，会导致存储器阵列面积增大。但是，在第3实施方式中，通过将单元晶体管能力测定单元12a、12b配置在存储器阵列10内的配置有参考单元13的区域，从而可以抑制存储器阵列10的面积增大。
通过执行以上的构成以及改写动作，能够与制造工序中的单元晶体管的阈值电压的偏差无关地使在改写动作时施加给变阻元件的电压为恒定。由此，能够使低电阻状态以及高电阻状态的电阻值稳定化，因此能够提升读出动作特性以及可靠性特性。
以上，虽然说明了本发明的实施方式，但本发明的非易失性半导体存储装置并不仅限定为上述的例示，在不脱离本发明的主旨的范围内可以施加变更等。
例如，在第1～第3实施方式中，以调整字线电压以及位线电压的双方为例来进行了说明，但也可以调整任意一方。此外，针对单元晶体管能力测定单元12、12a、12b的电流测定而说明了以一定偏压仅测定一次来决定最佳电压值的示例，但也可以是以一次决定出的电压再次进行电流测定来对电压值进行微调整而决定最终的最佳电压值。
此外，以对写入以及擦除动作的双方设定最佳电压值的例子进行了说明，但是为了降低检查工序的复杂度，也可以只对写入或者擦除动作的任意一方设定最佳电压值，将另一方设为恒定电压。在此情况下，经由单元晶体管TC而从源极线SL向变阻元件RR施加电压的擦除动作中，单元晶体管TC的阈值电压的偏差所带来的影响大，因此期望设为仅对擦除动作设定最佳电压值。
另外，在本实施方式中，说明了利用变阻型存储器(ReRAM)的构成，但除此之外本发明也可以应用于磁变阻型存储器(MRAM：Magnetoresistive Random Access Memory)、相变型非易失性存储器(PRAM：Phase Change Random Access Memory)等。
产业上的可用性
本发明所涉及的非易失性半导体存储装置能够与单元晶体管的阈值电压无关地使在改写动作时施加给变阻元件的电压为恒定，使低电阻状态以及高电阻状态的电阻值稳定化，从而能够兼顾读出动作特性和可靠性特性，因此对于通过变阻来存储数据的存储器而言是有用的。
符号说明
10 存储器阵列
11 存储器单元
12 单元晶体管能力测定单元
13 参考单元
20 调整值存储区域
21 列选通器
22 读出放大器
23 写驱动器
24 开关
25 字线驱动器
26 位线/源极线调整器
27 字线调整器
28 控制电路
29 电流测定装置
BL0～BLm 位线
MTC MOS晶体管
R0、R1 固定电阻元件
RBL 参考位线
RR 变阻元件
RSL 参考源极线
RWL 参考字线
SL0～SLm 源极线
TC 单元晶体管
WL0～WLn 字线
WLM0、WLM1 单元晶体管能力测定字线

Claims (6)

1.一种非易失性半导体存储装置，其特征在于，具备：
存储器单元，包括第1晶体管和与所述第1晶体管连接的变阻元件；
第1数据线，与所述变阻元件连接；
第2数据线，与所述第1晶体管连接；
单元晶体管能力测定单元，与所述第1数据线和所述第2数据线连接，并且包括第2晶体管；
位线驱动器，对所述第1数据线进行驱动；
源极线驱动器，对所述第2数据线进行驱动；
位线调整器，供给第1电压；
源极线调整器，供给第2电压；
位线开关，被配置在所述位线驱动器与所述位线调整器之间；和
源极线开关，被配置在所述源极线驱动器与所述源极线调整器之间，
所述位线开关选择将所述第1电压或第3电压供给到所述位线驱动器，
所述位线驱动器将所述第1电压或所述第3电压施加到所述第1数据线，
所述源极线开关选择将所述第2电压或第4电压供给到所述源极线驱动器，
所述源极线驱动器将所述第2电压或所述第4电压施加到所述第2数据线，
所述单元晶体管能力测定单元包括固定电阻元件，
所述固定电阻元件的电阻值与所述变阻元件的低电阻状态或者高电阻状态的电阻值实质上相同。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
所述第1晶体管和所述第2晶体管的栅极沟道长度、栅极沟道宽度以及栅极氧化膜之中的至少一者实质上相同。
3.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
所述第3电压和所述第4电压由电流测定装置供给。
4.一种非易失性半导体存储装置，其特征在于，具备：
存储器单元，包括第1晶体管和与所述第1晶体管连接的变阻元件；
第1数据线，与所述变阻元件连接；
第2数据线，与所述第1晶体管连接；
参考单元，生成读出动作时的参考电流或参考电压，所述参考单元连接在第3数据线和第4数据线之间；
单元晶体管能力测定单元，与所述第3数据线和所述第4数据线连接，并且包括第2晶体管；
位线驱动器，对所述第3数据线进行驱动；
源极线驱动器，对所述第4数据线进行驱动；
位线调整器，供给第1电压；
源极线调整器，供给第2电压；
位线开关，被配置在所述位线驱动器与所述位线调整器之间；和
源极线开关，被配置在所述源极线驱动器与所述源极线调整器之间，
所述位线开关选择将所述第1电压或第3电压供给到所述位线驱动器，
所述位线驱动器将所述第1电压或所述第3电压施加到所述第3数据线，
所述源极线开关选择将所述第2电压或第4电压供给到所述源极线驱动器，
所述源极线驱动器将所述第2电压或所述第4电压施加到所述第4数据线，
所述单元晶体管能力测定单元包括固定电阻元件，
所述固定电阻元件的电阻值与所述变阻元件的低电阻状态或者高电阻状态的电阻值实质上相同。
5.根据权利要求4所述的非易失性半导体存储装置，其特征在于，
所述第1晶体管和所述第2晶体管的栅极沟道长度、栅极沟道宽度以及栅极氧化膜之中的至少一者实质上相同。
6.根据权利要求4所述的非易失性半导体存储装置，其特征在于，
所述第3电压和所述第4电压由电流测定装置供给。
CN201711272694.4A 2013-02-19 2014-02-17 非易失性半导体存储装置 Active CN107886985B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013-030228 2013-02-19
JP2013030228 2013-02-19
CN201480006420.9A CN104956481B (zh) 2013-02-19 2014-02-17 非易失性半导体存储装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201480006420.9A Division CN104956481B (zh) 2013-02-19 2014-02-17 非易失性半导体存储装置

Publications (2)

Publication Number Publication Date
CN107886985A CN107886985A (zh) 2018-04-06
CN107886985B true CN107886985B (zh) 2021-02-19

Family

ID=51390970

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201711272694.4A Active CN107886985B (zh) 2013-02-19 2014-02-17 非易失性半导体存储装置
CN201480006420.9A Active CN104956481B (zh) 2013-02-19 2014-02-17 非易失性半导体存储装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201480006420.9A Active CN104956481B (zh) 2013-02-19 2014-02-17 非易失性半导体存储装置

Country Status (4)

Country Link
US (1) US9747979B2 (zh)
JP (1) JP6256718B2 (zh)
CN (2) CN107886985B (zh)
WO (1) WO2014129172A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8730745B2 (en) * 2012-03-23 2014-05-20 Kabushiki Kaisha Toshiba Semiconductor device and method for controlling the same
US9747966B2 (en) * 2015-08-25 2017-08-29 Toshiba Memory Corporation Semiconductor memory device for sensing memory cell with variable resistance
TWI608485B (zh) * 2016-06-07 2017-12-11 來揚科技股份有限公司 電阻式記憶體的讀寫控制裝置
US10269426B2 (en) * 2017-06-15 2019-04-23 Intel Corporation Integrated circuits with complementary non-volatile resistive memory elements
US10580491B2 (en) * 2018-03-23 2020-03-03 Silicon Storage Technology, Inc. System and method for managing peak power demand and noise in non-volatile memory array
US10861546B2 (en) * 2018-12-17 2020-12-08 SK Hynix Inc. Semiconductor memory device capable of adjusting a wordline voltage for a write operation
US11910723B2 (en) * 2019-10-31 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with electrically parallel source lines
JP7028372B2 (ja) * 2020-03-05 2022-03-02 Tdk株式会社 磁気記録アレイ及び磁気抵抗効果ユニット

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101110267A (zh) * 2006-07-21 2008-01-23 奇梦达股份公司 用于操作电阻存储单元的方法和存储电路
JP2011023046A (ja) * 2009-07-13 2011-02-03 Sony Corp 抵抗変化型メモリデバイス
CN102197434A (zh) * 2009-10-15 2011-09-21 松下电器产业株式会社 电阻变化型非易失性存储装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004079033A (ja) * 2002-08-12 2004-03-11 Renesas Technology Corp 不揮発性半導体記憶装置
JP4249992B2 (ja) 2002-12-04 2009-04-08 シャープ株式会社 半導体記憶装置及びメモリセルの書き込み並びに消去方法
JP4129170B2 (ja) 2002-12-05 2008-08-06 シャープ株式会社 半導体記憶装置及びメモリセルの記憶データ補正方法
KR100626385B1 (ko) * 2004-09-13 2006-09-20 삼성전자주식회사 반도체 메모리 장치 및 그것을 포함하는 멀티칩 패키지
US8000127B2 (en) * 2009-08-12 2011-08-16 Nantero, Inc. Method for resetting a resistive change memory element
JP4883982B2 (ja) * 2005-10-19 2012-02-22 ルネサスエレクトロニクス株式会社 不揮発性記憶装置
EP1881503A1 (de) * 2006-07-21 2008-01-23 Qimonda AG Verfahren und Speicherschaltung zum Betreiben einer Widerstandsspeicherzelle
JP4344372B2 (ja) 2006-08-22 2009-10-14 シャープ株式会社 半導体記憶装置及びその駆動方法
JP5426069B2 (ja) * 2006-08-31 2014-02-26 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP2008192916A (ja) * 2007-02-06 2008-08-21 Toshiba Corp 磁気ランダムアクセスメモリ及びその書き込み方法
JP5056847B2 (ja) * 2007-03-09 2012-10-24 富士通株式会社 不揮発性半導体記憶装置及びその読み出し方法
JP4896830B2 (ja) * 2007-07-03 2012-03-14 株式会社東芝 磁気ランダムアクセスメモリ
US7688634B2 (en) * 2007-08-06 2010-03-30 Qimonda Ag Method of operating an integrated circuit having at least one memory cell
JP2009117006A (ja) * 2007-11-09 2009-05-28 Toshiba Corp 抵抗変化メモリ装置
JP5019223B2 (ja) * 2007-11-21 2012-09-05 株式会社東芝 半導体記憶装置
WO2009072297A1 (ja) * 2007-12-06 2009-06-11 Panasonic Corporation 記録再生装置、記録再生方法および情報記録媒体
CN102822901B (zh) * 2011-03-25 2014-09-24 松下电器产业株式会社 电阻变化型非易失性元件的写入方法及存储装置
JPWO2012176452A1 (ja) 2011-06-24 2015-02-23 パナソニック株式会社 半導体記憶装置
SG2013077375A (en) * 2012-10-18 2014-05-29 Agency Science Tech & Res Circuit arrangement and method of forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101110267A (zh) * 2006-07-21 2008-01-23 奇梦达股份公司 用于操作电阻存储单元的方法和存储电路
JP2011023046A (ja) * 2009-07-13 2011-02-03 Sony Corp 抵抗変化型メモリデバイス
CN102197434A (zh) * 2009-10-15 2011-09-21 松下电器产业株式会社 电阻变化型非易失性存储装置

Also Published As

Publication number Publication date
US20150348626A1 (en) 2015-12-03
CN104956481B (zh) 2018-01-09
CN104956481A (zh) 2015-09-30
JP6256718B2 (ja) 2018-01-10
US9747979B2 (en) 2017-08-29
WO2014129172A1 (ja) 2014-08-28
CN107886985A (zh) 2018-04-06
JPWO2014129172A1 (ja) 2017-02-02

Similar Documents

Publication Publication Date Title
CN107886985B (zh) 非易失性半导体存储装置
KR100547969B1 (ko) 비휘발성 반도체 기억장치 및 그 제어방법
US11004510B2 (en) Cross-point memory compensation
US9318533B2 (en) Methods and systems to reduce location-based variations in switching characteristics of 3D ReRAM arrays
US8885401B2 (en) Load and short current measurement by current summation technique
TW201503127A (zh) 感測電阻式切換記憶體裝置中之資料
WO2013084412A1 (ja) クロスポイント型不揮発性記憶装置とそのフォーミング方法
US9153625B2 (en) Non-volatile semiconductor memory device
US9224466B1 (en) Dual capacitor sense amplifier and methods therefor
CN104685572A (zh) 非易失性半导体存储装置
US7310261B2 (en) Nitride read-only memory (NROM) device and method for reading the same
CN106601291B (zh) 闪存的参考电流产生电路和方法
WO2016133661A1 (en) Resistive switching memory with cell access by analog signal controlled transmission gate
JP2006294135A (ja) 半導体記憶装置
US9190117B2 (en) Nonvolatile semiconductor memory device
JP2010027162A (ja) 不揮発性半導体メモリおよび不揮発性半導体メモリのデータ書込み方法
US10553644B2 (en) Test circuit block, variable resistance memory device including the same, and method of forming the variable resistance memory device
US8064262B2 (en) Semiconductor device and method using stress information
TWI797281B (zh) 具有改善讀取效能的分離閘快閃記憶體單元
JP2006216196A (ja) 不揮発性半導体記憶装置
JP2006294123A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20200601

Address after: Kyoto Japan

Applicant after: Panasonic semiconductor solutions Co.,Ltd.

Address before: Osaka Prefecture, Japan

Applicant before: PANASONIC INTELLECTUAL PROPERTY MANAGEMENT Co.,Ltd.

GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Kyoto Japan

Patentee after: Nuvoton Technology Corporation Japan

Address before: Kyoto Japan

Patentee before: Panasonic semiconductor solutions Co.,Ltd.