JP2011023046A - 抵抗変化型メモリデバイス - Google Patents

Abstract

【課題】可変抵抗素子の抵抗値が製造過程や使用中に大きなばらつきをもっても、簡易で速やかな制御でこのばらつきの影響を排除する。
【解決手段】センサ線ＳＬ１がＳＬ駆動トランジスタＳLＤＴを介して接地された状態で、駆動回路がビット線ＢＬ１を駆動することで、トンネル磁気抵抗素子ＴＭＲの抵抗変化が生じる。駆動回路は、第１駆動トランジスタＤＴ１と、リファレンス回路６Ｒを有する。リファレンス回路６Ｒに、トンネル磁気抵抗素子ＴＭＲを模して形成された抵抗素子部６０が設けられ、それを電流駆動して基準電圧Ｖｒｅｆを発生制御し、この基準電圧Ｖｒｅｆで第１駆動トランジスタＤＴ１を制御する。このため、一定電圧ＶＷをノードＮＤ１に印加し駆動する場合に比べると、ＴＲＭ変動やその他のセル電流経路トランジスタの影響が排除される。
【選択図】図５

Description

本発明は、抵抗値が可逆変化する可変抵抗素子とアクセストランジスタとが第１配線と第２配線との間に直列接続されているメモリセルを有する抵抗変化型メモリデバイスに関する。

不揮発性半導体メモリの一種である抵抗変化型メモリデバイスは、十分な抵抗変化が得られ、現在主流のＦＧ（フローティングゲート）型メモリデバイスと比べ書き込み速度が高いという利点がある。

抵抗変化型メモリデバイスは、高抵抗と低抵抗との可逆的状態遷移に際し、印加電圧の極性を一定とする、いわゆる単極電圧印加方式のメモリデバイスと、印加電圧の極性を双方向に切り替える、いわゆる双極電圧印加方式のメモリデバイスとに大別される。

代表的な単極電圧印加方式メモリとしては、印加磁界の向きに応じて素子内をトンネル電流が流れるときの抵抗値の違いが生じるように磁性多層膜内で各層の磁化の向きが設定されたＭＲＡＭ（Magnetic Random Access Memory）が知られている。ＭＲＡＭは、いわゆるトンネル磁気抵抗効果を利用して抵抗変化を発生する。
これとは異なる物理現象を利用するメモリとして、相変化メモリが知られている。相変化メモリも異なる大きさの電圧を同じ向きで印加して抵抗変化を得ることから、単極性電圧印加方式の抵抗変化型メモリデバイスの一種である。

一方、双極性電圧印加方式の抵抗変化型メモリとしては、ＭＲＡＭよりも小さい電流で磁化反転が可能な、スピントランスファによる磁化反転を利用するメモリ（以下、スピン注入メモリと呼ぶ）が知られている（例えば、特許文献１参照）。
スピン注入メモリも、電流の向きで磁化反転を制御することから、双極性電圧印加方式で駆動される。

他の双極性電圧印加方式の抵抗変化型メモリとして、記憶素子内の絶縁層に導電性イオンを可逆的に出し入れすることにより大きな抵抗変化を得る、いわゆるＲｅＲＡＭが知られる。例えば銅イオンなどの導電性イオンが絶縁層内に十分に注入されると、導電性イオンによるリーク電流パス（イオンストリング）が発生するため絶縁層が導電性をもつようになる。導電性イオン注入時と逆向きの電界印加によって導電性イオンが抜き取られ、元の絶縁層に戻される。ＲｅＲＡＭは、抵抗変化を可逆的に行うときの電圧印加の向きが異なるため、双極電圧印加方式で駆動される。
ただし、ＲｅＲＡＭは書き換え回数に応じて書き込み状態または消去状態の抵抗値がばらつくことが課題として残されている。

これらの抵抗変化型メモリは、基本的に電流制御であるため、データの書き込み、消去および読み出し時に、記憶素子（可変抵抗素子）に一定の駆動電圧を印加する制御が重要となる。

例えば、特許文献１には、データの読み出し時に可変抵抗素子を含むメモリセルの共通線に一定電圧を印加するための駆動回路として、当該共通線にソースが接続されたトランジスタのゲートを、ソース電位に応じてフィードバック制御する回路が記載されている。読み出し時には、一定電圧の印加時に可変抵抗素子の抵抗状態に応じた大きさの電流が流れ、その電流値を電圧値に変換してセンスアンプで参照電圧と比較する構成も、特許文献１に記載されている。

データの読み出し時に印加電圧を一定とするのは、印加電圧がばらつくと電流を電圧変換した後の電圧に誤差が生じ、参照電圧とのマージン確保が困難になるからである。

一方、データの書き込みや消去について、特許文献１には、遮断と接続の制御の機能をもつバッファ回路を介して一定の書き込み電圧や消去電圧を印加する構成が記載されている。

特開２００８−１９２２７４号公報

しかしながら、データの記憶状態遷移のためには、読み出し時より大きな電圧を印加する必要があり、このときメモリセルに流す電流も比較的大きい。そのため、メモリセルを含む電流経路に抵抗としてばらつく要素があると、メモリセルの記憶状態遷移が十分に行われない、あるいは、遷移後の可変抵抗素子の抵抗値もばらつきやすくなるという不具合が生じる。電流経路内で抵抗としてばらつく要素としては、まず可変抵抗素子自身が挙げられる。さらに、メモリセルごとに設けたアクセストランジスタ、ビット線やソース線（あるいはプレート線）といったメモリセルに電流を流す配線の経路に挿入されたカラム選択スイッチ等のばらつきの影響も無視できない。

特に、スピン注入メモリでは、流す電流がＭＲＡＭ等より小さくてすむため、より低消費での駆動が可能であるが、その一方で電流経路の抵抗ばらつきの影響を受けやすいというマイナス面を有している。

他の抵抗変化型メモリデバイスでも、多少なりとも、電流経路の抵抗ばらつきの影響を受ける。

例えば、相変化型メモリでは、異なる波高値のパルス印加によりデータ記憶状態を遷移させるが、電流経路の抵抗ばらつきが大きいと、所望の波高値のパルス印加ができない。

また、ＲｅＲＡＭは、小さい電流で桁違いの抵抗変化が得られるが、何度もデータを書き換えているうちに可変抵抗素子自体の抵抗値ばらつきが大きくなる。そのため、ＲｅＲＡＭでは、データ記憶状態遷移のための電気的ストレスを少しずつ与えて、その都度、データ変化を読み出しにより検証する手法がとられる。この手法では、例えばデータの書き込み動作で、抵抗値ばらつきに起因して早くデータ遷移が終わる記憶素子から書き込み禁止を設定する。
しかし、この手法は、印加電圧の細かな制御や書き込み禁止のための制御化回路が大規模になり、また、データ書き換え時間が長い不利益を有する。

本発明は、可変抵抗素子の抵抗値が製造過程や使用中に大きなばらつきをもっても、簡易で速やかな制御でこのばらつきの影響を排除する、データ記憶状態遷移（抵抗値変化）のための駆動が可能な抵抗変化型メモリデバイスを提供するものである。

本発明の第１の観点に関わる可変抵抗型メモリデバイスは、第１配線および第２配線と、メモリセルと、駆動回路と、スイッチとを有する。
前記メモリセルは、抵抗値が可逆変化する可変抵抗素子とセレクトトランジスタとが前記第１配線と前記第２配線との間に直列接続されている。
前記駆動回路は、抵抗値を変化させるための駆動電圧を前記第１配線と前記第２配線の一方の側に印加する回路である。
前記スイッチは、前記第１配線と前記第２配線の他方の側に対し、前記駆動電圧より低いコモン電圧への接続を制御するスイッチである。

さらに前記駆動回路は、駆動電圧発生制御部と、駆動電圧発生制御部と、模擬電流経路と、基準電圧発生制御部と、を有する。
前記駆動電圧発生部は、前記第１配線と前記第２配線の一方に接続され、当該接続された箇所の配線電圧である前記駆動電圧を、入力される基準電圧に制御する。
前記模擬電流経路は、消去状態の前記可変抵抗素子と等価な抵抗値をもつ抵抗素子部を含むことで前記メモリセルを介するセル電流経路を模した経路である。
前記基準電圧発生制御部は、入力される一定電圧に基づいて前記模擬電流経路を介して前記コモン電圧に模擬電流を流し、このとき前記抵抗素子部の模擬電流供給側に出現する経路電圧に応じて前記基準電圧を発生させ、かつ制御する。

本発明では好適に、前記抵抗素子部は、前記メモリセルの可変抵抗素子と同じ可変抵抗素子を複数有する。この抵抗素子部は、消去状態の前記抵抗値と等価な総抵抗値が得られ、かつ、個々の可変抵抗素子において印加電圧が前記メモリセルへの印加電圧より低いことで抵抗値変化が起こらないように複数の可変抵抗素子をマトリクス配置したものである。

本発明によれば、可変抵抗素子の抵抗値が製造過程や使用中に大きなばらつきをもっても、このばらつきの影響を排除する。このとき簡易で速やかな制御でデータ記憶状態遷移（抵抗値変化）のための駆動が可能な抵抗変化型メモリデバイスを提供することができる。

ＴＭＲを有するスピン注入メモリのメモリセルＭＣの等価回路図である。 ＴＭＲの基本構造を模式的に示す図である。 ＴＭＲの電流−電圧特性（ヒステリシス特性）を示す図である。 第１の実施の形態に関わる半導体メモリデバイスのブロック図である。 第２の実施の形態に関わるカラム駆動回路の回路図である。 図５の一部を抜き出して示す回路図である。 メモリセルの構造例を示す平面図、断面図、４セル分のセル間接続を示す平面図である。 ＴＭＲ印加電圧（ＶＭＴＪ）の温度依存性の一例を示す図である。 メモリセルを、図６とは異なる向きでメモリドライバに接続したときの回路図である。 第３の実施の形態に関わるメモリドライバの一部を示す回路図である。 第４の実施の形態において、図５のリファレンス回路の構成を、より制御応答性がよい構成に変更したときの回路図である。 図１１の一部を抜き出して示す回路図である。 ＳＬ駆動書き込みの場合の回路図である。 ＴＭＲへの書き込み時のタイミングチャートである。 第５の実施の形態に関わり、抵抗素子部をアレイ構成としたときの等価回路である。 書き込み時に模擬ＴＭＲの各々に印加される電圧の温度依存性を示す図である。 抵抗素子部の構成の一例を示す平面図と、個々の模擬ＴＭＲの平面図と断面図である。 別の抵抗素子部の構成例を示す平面図と、個々の模擬ＴＭＲの平面図と断面図である。 第６の実施の形態に関わり、環境温度に追従して補正のために変化する動作電圧を発生する回路の構成図である。 温度選択スイッチ回路の出力と、動作電圧の温度依存特性を示す図である。

本発明の実施形態を、主にスピン注入型の抵抗変化メモリを例として、図面を参照して以下の順で説明する。
１．第１の実施の形態：セル電流経路を直接制御する駆動電圧制御部を制御する駆動回路の部分が、模擬電流経路と、その経路電圧（駆動電圧）を制御する基準電圧を発生制御する基準電圧発生制御部からなる実施の形態。
２．第２の実施の形態：上記第１の実施の形態において、上記駆動電圧制御部が、単一のトランジスタから構成されている例を示す実施の形態である。
３．第３の実施の形態：上記基準電圧発生制御部が、第１の実施の形態の駆動電圧制御部は、第１駆動トランジスタと、第１フィードバックアンプを有する。
４．第４の実施の形態：さらに制御電流経路を有し、制御電流経路の経路電圧を上記駆動電圧制御部と同様な構成により制御することで、基準電圧の発生制御の応答性を高めた実施の形態。
５．第５の実施の形態：抵抗素子部をＴＭＲアレイ構成とした実施の形態。
６．第６の実施の形態：基準電圧発生制御部に与える一定電圧（書き込み電圧や消去電圧）の温特補正の機能をもつ基準電圧発生回路をさらに有する実施の形態。
７．他の変形例

＜１．第１の実施の形態＞
［メモリセルの構成と動作］
図１に、本発明の“可変抵抗素子”としてのトンネル磁気抵抗素子ＴＭＲを有するスピン注入メモリのメモリセルＭＣの等価回路図を示す。また、図２に、トンネル磁気抵抗素子ＴＭＲの基本構造を模式的に示す。

図１に図解するメモリセルＭＣは、１つのトンネル磁気抵抗素子ＴＭＲと、１つのセレクトトランジスタＳＴとを有する。トンネル磁気抵抗素子ＴＭＲの一端がソース線ＳＬに接続され、他端がセレクトトランジスタＳＴのソースに接続され、セレクトトランジスタＳＴのドレインがビット線ＢＬに、ゲートがワード線ＷＬにそれぞれ接続されている。

ここでビット線ＢＬは、データ（ビット）の入出力線としての機能名称であり、センサ線ＳＬは、データ（ビット）の入出力時に、もう片側を例えば接地電圧ＧＮＤに接続する配線の機能名称である。
例えばデータの書き込み時には、図１に示すように、トンネル磁気抵抗素子ＴＭＲ側がビット線ＢＬとなり、セレクトトランジスタＳＴがソース線となる。
一方、当該メモリセルはスピン注入メモリ等を前提とする場合、その駆動が双極性電圧印加方式である。そのため、データの消去時には、図１とは逆にトンネル磁気抵抗素子ＴＭＲ側の配線がビット線ＢＬとなり、セレクトトランジスタＳＴの配線がソース線ＳＬとなる。

本発明では、このように動作に応じて機能が変わる２つの配線を、第１配線および第２配線と一般化した名称で呼ぶ。
したがって、メモリセルＭＣは、（抵抗値が可逆変化する）可変抵抗素子（トンネル磁気抵抗素子ＴＭＲ）とセレクトトランジスタＳＴとが第１配線と第２配線との間に直列接続している。

トンネル磁気抵抗素子ＴＭＲは、図２に示すように、トンネルバリア層１０１で隔たれた２枚の磁性体層からなる積層体が基本構造である。磁性体層は、磁化状態が変化しないように設計された磁化固定層１０２、および、磁化固定層１０２の磁化方向に対して平行もしくは非平行が安定な磁化状態となるように設計された自由層１０３を含む。

２枚の磁性体層（磁化固定層１０２および自由層１０３）を持つ積層膜は、それらの磁化のなす角度によって導電率が変化する磁気抵抗効果（ＭＲ効果）を示す。メモリデータの読み出しは、この積層体の両端子に電圧を印加し、ＭＲ効果によって自由層１０３の磁化方向に応じて変化した抵抗に依存する電流を出力することで行われる。このときトンネル磁気抵抗素子ＴＭＲ内で流れるトンネル電流によるＭＲ効果をＴＭＲ効果と言う。

次に、トンネル磁気抵抗素子ＴＭＲの電気的特性について説明する。トンネル磁気抵抗素子ＴＭＲは、トンネル電流が流れることにより磁化反転（スピン注入磁化反転という）が生じ、これにより電気的メモリ特性、即ち抵抗値のヒステリシス特性が変化する。

図３に、トンネル磁気抵抗素子ＴＭＲの電流−電圧特性（ヒステリシス特性）を示す。
図２を参照すると、磁化固定層１０２から自由層１０３に電流を流す方向が図３のセル電流の正方向である。自由層１０３の電位を基準に磁化固定層１０２に正または負の電圧を与えたのが図３の横軸に示すセル印加電圧である。
図示する電気的特性は、ゼロクロスして傾きが相対的に大きな低抵抗状態と、ゼロクロスして傾きが相対的に小さい高抵抗状態とが存在する。低抵抗状態にあるときに、セル印加電圧を増加すると、例えばセル印加電圧が＋０.５〜＋１[Ｖ]の間のある電圧で、図３に示す矢印Ａｈのように状態変化（高抵抗遷移）が生じる。
また、高抵抗状態にあるとき、セル印加電圧を減らすと、例えばセル電圧が−０.５〜−１.０[Ｖ]の間のある電圧で、図３に示す矢印Ａｌのようにもう一つの状態変化（低抵抗遷移）が生じる。セル動作では、セル印加電圧を＋１.０[Ｖ]にすることで高抵抗遷移、−１[Ｖ]にすることで低抵抗遷移を制御する。

以上の電気的特性から、２つの状態を２値データに対応させると、データ反転が可能であるため、メモリデータの書き込み動作が可能なことが分かる。具体的には、例えばセル印加電圧を＋１.０[Ｖ]にすることにより“０”データの書き込み（Write0）が可能であり、逆に、セル印加電圧を−１.０[Ｖ]にすることにより“１”データの書き込み（Write1）が可能である。データの論理を問わない書き込みを“プログラム（記録）”と呼ぶが、一般には、プログラムの初期状態を消去状態（またはリセット状態）、プログラム後の状態を書き込み状態（セット状態）と呼ぶ。

書き込み動作と消去動作は、高抵抗遷移を起こす動作と低抵抗遷移を起こす動作のいずれとするかは定義により決まり、任意である。ここでは、トンネル磁気抵抗素子ＴＭＲが接続された側の配線（図１ではビット線ＢＬ）にプラスのセル電圧を印加する動作を書き込みと呼ぶ。また、セレクトトランジスタＳＴ側の配線（図１ではソース線ＳＬ）にプラスのセル電圧を印加する動作を消去と呼ぶ。

記憶データの読み出し動作では、磁気抵抗比（ＭＲ比）がある程度大きな電位状態、例えば０.３[Ｖ]程度をメモリセルに印加する。そして、このとき、トンネル磁気抵抗素子ＴＭＲの抵抗値が書き込み状態によって違いがあるため、この抵抗値を読み出すことにより、高抵抗状態（“０”データの書き込み状態）か、低抵抗状態（“１”データの書き込み状態）かの判別が可能である。

なお、Write1（低抵抗遷移）でも同様に、例えば−０.３[Ｖ]のセル印加電圧で読み出しが可能である。その際、読み出す抵抗値の差が大きければ、それだけデータ判別の容易性が高いため、読み出し時のセル印加電圧（読み出し電圧）が絶対値で大きいほど好ましい。

［全体の回路ブロック構成］
図４に、Ｎ×Ｍ（Ｎ,Ｍは任意の数）のアレイ構成をもつ半導体メモリデバイスのブロック図を示す。
図４では、簡略化のため行方向、列方向にそれぞれ４つのメモリセルのみ示す。

図解する半導体メモリデバイスは、メモリセルＭＣをマトリクス状に配置しているメモリセルアレイ１と、その周辺回路とを有する。以下、周辺回路の配置と機能を説明する。
半導体メモリデバイスは、Ｘデコーダ（カラムデコーダとも呼ばれる）と全体の制御回路の機能をもつカラム線選択制御回路（ＸＤＥＣ＆ＣＯＮＴ）２を有する。また、Ｙデコーダ（ロウデコーダとも呼ばれる）の機能をもちメモリセルアレイ１のワード線ＷＬを選択し駆動するワード線選択駆動回路（ＹＤＥＣ＆ＷＬ.ＤＲＶ）４が、ワード線ＷＬと接続されている。
ここでカラム線とは第１および第２配線（ビット線およびソース線）の総称である。

一方、図１のビット線ＢＬとソース線ＳＬの駆動のための回路として、メモリセルアレイ１の列方向両側に、同様な構成の２つのカラム駆動回路６が配置されている。

ここで、メモリセルアレイ１は、一般のメモリと同様に、消去はメモリセルアレイ全体で、あるいは、その一部のブロック等で一括して行われることでプログラムの初期状態を整える。その場合、書き込みでは、任意数のメモリセルを選択して、例えばワード単位で書き込むことが多い。したがって、書き込み動作中に、動作対象の選択メモリセルと同じカラム方向の配線で共通接続される他の非選択のメモリセルは、電圧変化が大きいビット線ＢＬを介して書き込み最中にストレスが印加されることになる。トンネル磁気抵抗素子ＴＭＲに直接ストレスが加わらないように、オフ状態のセレクトトランジスタＳＴが存在することが望ましい。よって、書き込み動作では図１のようにセレクトトランジスタＳＴ側の配線をビット線ＢＬとし、トンネル磁気抵抗素子ＴＭＲ側の配線をソース線ＳＬとすることが望ましい。ただし、このようなストレスの影響がない場合は、その逆でも構わない。

図４において、符号３により示す回路は、２つのカラム駆動回路６に与える書き込み電圧ＶＷまたは消去電圧ＶＥを発生する回路である。以下、書き込み電圧ＶＷまたは消去電圧ＶＥの総称を“動作電圧”とよび、その発生回路を動作電圧発生回路３と呼ぶ。動作電圧発生回路３は、カラム線選択制御回路２内にその機能をもっていてもよいし、外部から与えられる電圧で動作電圧を代用することもできる。さらに、後述する他の実施形態のように温度補正機能を有するものとしてもよい。

２つのカラム駆動回路６は、一方のカラム駆動回路６に書き込み電圧ＶＷが与えられているときは、他方のカラム駆動回路６はＧＮＤ電圧等に接続するソース線駆動がなされる。また、他方のカラム駆動回路６に消去電圧ＶＥが与えられているときは、一方のカラム駆動回路６にソース線駆動がなされる。

図４において、符号７により示す回路は入出力回路（Ｉ／Ｏ）である。また、一方のカラム駆動回路６側には読み出し回路（ＲＥＡＤ＿Ｃ）５が設けられている。読み出し回路５は、カラム駆動回路６の一部機能（カラムスイッチ）により選択されて出力されるデータをセンスアンプ等で検出して増幅し、入出力回路７に送る。このとき入出力回路７から出力データ信号ＤＯＵＴが排出され、外部出力される。

なお、入力データ信号ＤＩＮは入出力回路７に入力され、入出力回路７内で必要に応じてパラレル信号に変換された後、カラム駆動回路６を介して電圧制御された後、駆動電圧としてメモリセルアレイ１のビット線に入力される。このデータ入力のためのカラム駆動回路６の構成は後述する。

２つのカラム駆動回路６の各々は、駆動電圧発生制御部６Ｄ（後述）の機能とカラムスイッチを含むメモリドライバ６Ａ、２つのリファレンス回路６Ｒ、および、ＳＬドライバ６Ｌを有する。

メモリドライバ６Ａは、メモリセル列の両端に接続される２本のカラム線（第１配線と第２配線）の一方の側に、トンネル磁気抵抗素子ＴＭＲ（図１）のデータ記憶状態遷移を起こすために抵抗値を変化させる駆動電圧（ＶＤＲＶ）を印加する回路である。そのため、メモリドライバ６Ａには本発明の“駆動電圧発生制御部”（参照符号：６Ｄ）を含んでいる。このときメモリドライバ６Ａは、これが接続された箇所のカラム線の配線電圧である駆動電圧（ＶＤＲＶ）を、入力される基準電圧（Ｖｒｅｆ）に制御する。

リファレンス回路６Ｒは、メモリドライバ６Ａに与える基準電圧（Ｖｒｅｆ）を発生し制御する回路である。リファレンス回路６Ｒは、図４では特に図示しないが、その内部に模擬電流経路をもっている。模擬電流経路とは、消去状態の可変抵抗素子（トンネル磁気抵抗素子ＴＭＲ）と等価な抵抗値をもつ抵抗素子部を含むことでメモリセルＭＣを介するセル電流経路を模したものである。また、リファレンス回路６Ｒは、この模擬電流経路を制御する部分として、基準電圧発生制御部を有する。図４の例では、基準電圧発生制御部は、一定の動作電圧（書き込み電圧ＶＷまたは消去電圧ＶＥ）を発生する動作電圧発生回路３から動作電圧の供給を受ける。

なお、図４では、カラム駆動回路６ごとにＳＬドライバ６Ｌを２つ図示しているが、ＳＬドライバ６Ｌとリファレンス回路６Ｒの何れかが選択されて動作することを示すためであり、その動作が保障されればＳＬドライバ６Ｌは１つでもよい。
また、後述の実施の形態のように、メモリドライバ６Ａ内にＳＬドライバ６Ｌの機能をもたせてもよい。

［データ読み出し、データ書き込みの基本動作］
図４の構成における、基本的な動作を説明する。
以下、カラム線や第１配線、第２配線の一般化した名称は用いないで、ビット線ＢＬとソース線ＳＬを用いる。よってソース線ＳＬ側を高電位として、そのときセレクトトランジスタＳＴのソースにビット線ＢＬが接続されることになっても、分かりやすいため、その名称はソース線ＳＬ、ビット線ＢＬのまま呼ぶ。

また、書き込みと消去の区別も煩雑であるため、ビット線ＢＬ側を相対的に高い電位とする書き込みを“ＢＬ駆動書き込み”、反対にソース線ＳＬ側を相対的に高い電位とする書き込みを“ＳＬ駆動書き込み”と呼ぶ。実際には、例えば、ＢＬ駆動書き込みがデータの書き込み動作に対応し、ＳＬ駆動書き込みがデータの消去動作に対応するが、その区別はつけない。

書き込み、読み出しのタイミングは、カラム線選択制御回路２が、制御信号（例えば、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ等）と、とアドレス信号ＡＤＲに基づいて制御する。

データ読み出しでは、カラム線選択制御回路２がアドレス信号ＡＤＲから抽出したロウアドレス信号Ｒ＿ＡＤＲと制御信号を受けて、ワード線選択駆動回路４がワード線ＷＬの駆動を行う。また、カラム線選択制御回路２は、アドレス信号ＡＤＲから抽出したカラムアドレス信号Ｃ＿ＡＤＲを、２つのカラム駆動回路６に送る。カラム駆動回路６内のメモリドライバ６Ａに有するカラムスイッチは、このカラムアドレス信号Ｃ＿ＡＤＲに基づいて、任意本数の選択されたカラム線対（ビット線ＢＬとソース線ＳＬの対）を選択する。選択状態のカラム線対のビット線ＢＬは、読み出し回路５に接続される。また、選択状態のカラム線対のソース線ＳＬは、読み出し回路５が設けられていない側の他のカラム駆動回路６内でＳＬドライバ６Ｌにより駆動されてＧＮＤ電圧に接続される。

読み出し回路５は、その内部の電源供給機能でビット線ＢＬの電位をプルアップし、メモリセルＭＣに読み出しセル電流を流し、このときのメモリセルＭＣの抵抗値に応じたビット線ＢＬの電位降下を内部のセンスアンプで検出する。これにより発生した出力データ信号ＤＯＵＴは、入出力回路７で必要に応じて蓄積され、外部に出力される。

データの書き込み（ＢＬ駆動書き込み、又は、ＳＬ駆動書き込み）では、読み出しと同様に、カラム線選択制御回路２の制御を受けて、ワード線選択駆動回路４がワード線ＷＬの駆動を行う。また、カラム線選択制御回路２はカラムアドレス信号Ｃ＿ＡＤＲを、２つのカラム駆動回路６に送る。
カラム駆動回路６内のカラムスイッチ（メモリドライバ６Ａに含む）は、このカラムアドレス信号Ｃ＿ＡＤＲに基づいて、任意本数の選択されたカラム線対（ビット線ＢＬとソース線ＳＬの対）を選択する。選択状態のカラム線対のビット線ＢＬは、その一方端に、メモリドライバ６Ａとリファレンス回路６Ｒにより制御されて発生した駆動電圧（ＶＤＲＶ）が出現する。駆動電圧（ＶＤＲＶ）の発生・制御については後述する。

駆動電圧（ＶＤＲＶ）が発生した側と反対側のカラム駆動回路６では、内部のカラムスイッチがビット線ＢＬ端を開放し、そのＳＬドライバ６Ｌがソース線ＳＬをＧＮＤ電圧に接続する。なお、２つのカラム駆動回路６でソース線ＳＬをＧＮＤ電圧に制御する構成も採りうる。

回路の基本的な動作に基づいて、図１のメモリセルＭＣへのデータの書き込みが以下のようにして行われる。
スタンバイ状態では、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬの印加電圧はそれぞれＧＮＤ（０Ｖ）である。

トンネル磁気抵抗素子ＴＭＲにデータをＢＬ線駆動で書き込むには、対応するワード線ＷＬの電位を立ち上げて、ソース線ＳＬをＧＮＤ電圧に接続した状態で、対応するビット線ＢＬに駆動電圧（ＶＤＲＶ）を印加する。駆動電圧（ＶＤＲＶ）は、メモリドライバ６Ａとリファレンス回路６Ｒによりビット線ＢＬの一方端で発生し制御される電圧である。駆動電圧（ＶＤＲＶ）の発生時に、リファレンス回路６Ｒには、動作電圧発生回路３から書き込み電圧ＶＷが与えられる。

これにより、トンネル磁気抵抗素子ＴＭＲにビット線ＢＬからソース線ＳＬへの向きに磁化反転に十分な書き込みセル電流が流れる。これによりトンネル磁気抵抗素子ＴＭＲの状態が高抵抗状態から低抵抗状態に変化する（ＢＬ駆動書き込み）。

ソース線ＳＬ側を駆動してデータを書き込むＳＬ駆動書き込みでは、ワード線活性化後、トンネル磁気抵抗素子ＴＭＲに逆のデータを書き込むために、ＢＬ電位はＧＮＤ電圧としたままソース線ＳＬに駆動電圧（ＶＤＲＶ）を印加する。ＳＬ駆動書き込みにおける駆動電圧（ＶＤＲＶ）の発生時に、リファレンス回路６Ｒには、動作電圧発生回路３から書き込み電圧ＶＷが与えられる。
トンネル磁気抵抗素子ＴＭＲにソース線ＳＬからビット線ＢＬへ向かって磁化反転に十分な消去セル電流が流れる。これによりトンネル磁気抵抗素子ＴＭＲの状態が低抵抗状態から高抵抗状態に変化する。

なお、その他の非選択のトンネル磁気抵抗素子ＴＭＲには書き込みは行われない。具体的には、ワード線ＷＬがＧＮＤ電圧のメモリセルＭＣには電流が流れず状態は変化しない。また、ワード線ＷＬが選択されてもビット線とソース線が共にＧＮＤ電圧のメモリセルＭＣにも電流が流れず状態は変化しない。

トンネル磁気抵抗素子ＴＭＲのデータの読み出しは、ワード線ＷＬの電位を立ち上げて、ソース線ＳＬもしくはビット線ＢＬに、磁化反転に必要な電流値以下の、すなわち書き込み動作を行わない微小電圧、例えば０.１[Ｖ]といった微小電圧を印加する。このときトンネル磁気抵抗素子ＴＭＲに流れる電流を、読み出し回路５内のセンスアンプで観測することにより、抵抗値の状態を判別する。
このようにして、スピン注入メモリの書き込みには、ビット線とソース線の双方向に、磁化反転に必要な電流値以上の電流を流すことで、記憶層の磁化の向きを変化させて実現する。

＜２．第２の実施の形態＞
上記第１の実施の形態では、メモリドライバ６Ａとリファレンス回路６Ｒの動作を機能的な記載にとどめたが、そのような機能を実現する回路は種々考えられる。本実施の形態では、より具体的な回路例を提案する。

図５に、第２の実施の形態に関わるカラム駆動回路６の回路図を、メモリセルアレイ１等とともに示す。以下、ビット線ＢＬに接続されたカラム駆動回路と、ソース線ＳＬに接続されたカラム駆動回路は同じ構成をもつので、ビット線ＢＬに接続されたカラム駆動回路において、その回路構成を代表して説明する。

図５に図解するカラム駆動回路６は、メモリドライバ６Ａの内部に、駆動電圧発生制御部６Ｄと、図４のＳＬドライバ６Ｌおよびカラムスイッチの機能をもつ。
具体的に、トランスファーゲート構成のカラムスイッチＣＳＷが、ビット線ＢＬ１〜ＢＬ３の各々に接続さている。カラムスイッチＣＳＷのＮＭＯＳとＰＭＯＳのゲートは、図４のカラム線選択制御回路２から出力されるカラムアドレス信号Ｃ＿ＡＤＲを入力して、これをデコードするＣＳＷドライバ６Ｓに接続されている。

ＣＳＷドライバ６Ｓからは、所定のカラムスイッチＣＳＷをオンするために所定数のカラムスイッチＣＳＷを同時駆動するＹスイッチ信号ＹＳＷとその反転信号（反転Ｙスイッチ信号）ＹＳＷｘが出力される。Ｙスイッチ信号ＹＳＷは、各カラムスイッチＣＳＷのＮＭＯＳゲートに接続され、反転Ｙスイッチ信号ＹＳＷｘは、そのＰＭＯＳゲートに接続されている。

反転Ｙスイッチ信号ＹＳＷｘは、ハイレベルでカラムスイッチＣＳＷをオフさせるため、そのオフ時に導通するＳＬ駆動トランジスタＳＬＤＴが、カラムスイッチＣＳＷのメモリセル側のノードとＧＮＤ電圧との間に接続されている。よって、当該メモリドライバ６Ａが駆動電圧（ＶＤＲＶ）をドライブしないとき（ＳＬ駆動書き込みのとき）は、ビット線ＢＬが接地電圧ＧＮＤに固定される。

一方、メモリドライバ６Ａの駆動電圧発生制御部６Ｄが駆動電圧（ＶＤＲＶ）をドライブするＢＬ駆動書き込みのときは、ＣＳＷドライバ６Ｓの制御により各カラムスイッチＣＳＷがオンするため、ＳＬ駆動トランジスタＳＬＤＴはオフする。
所定数（ここでは３本）のビット線ＢＬは、カラムスイッチＣＳＷの反メモリセル側で共通化されている。この共通ビット線ＢＬＣと、電源電圧の供給側との間に、第１駆動トランジスタＤＴ１（駆動電圧発生制御部６Ｄの具体例）とデータ入力を実質制御するＰＭＯＳトランジスタ（以下、ロジックトランジスタＰ１という）とが直列接続されている。第１駆動トランジスタＤＴ１やロジックトランジスタＰ１は、いわゆるＶｔ落ちがない（電圧降下が小さい）ＰＭＯＳ構成が望ましいが、ＮＭＯＳ構成も可能である。

第１駆動トランジスタＤＴ１（駆動電圧発生制御部６Ｄ）のゲートには、本例では、第１駆動トランジスタＤＴ１に対する主要制御部分であるリファレンス回路６Ｒが接続されている。

リファレンス回路６Ｒは、本実施の形態の特徴である、抵抗素子部６０を含む模擬電流経路６１と、基準電圧発生制御部６Ｃとを有する。
模擬電流経路６１において、その抵抗素子部６０の一方端側ノード（ノードＮＤ２）が、セル電流経路に模した模擬電流経路６１を流れる模擬電流（ＩＲＥＦ）に応じて経路電圧が発生するノードである。

ノードＮＤ２と電源電圧の供給側もメモリドライバ６Ａ側に模して形成されている。つまり、第１駆動トランジスタＤＴ１に模した第２駆動トランジスタＤＴ２と、ロジックトランジスタＰ１に模したトランジスタＰ２とが直列接続されている。ここで「模して形成」とは、同一サイズの同一導電型のトランジスタを同一プロセスで同時に形成することを意味する。したがって２つの素子を模して形成した場合は、同一特性とは限らないが、同一とみなしてよいほど近似した特性が得られる。ただし、この言葉は、多少のサイズ調整を行うことを排除する意味ではない。

基準電圧発生制御部６Ｃは、これらトランジスタＰ２と第２駆動トランジスタＤＴ２、ならびに、フィードバックアンプＦＡｒｅｆ１を有する。
フィードバックアンプＦＡｒｅｆ１は、第２駆動トランジスタＤＴ２を制御する回路であり、その非反転入力「＋」がノードＮＤ２に接続され、反転入力「−」に図４の動作電圧発生回路３で発生した書き込み電圧ＶＷ（一定電圧）が与えられる。

フィードバックアンプＦＡｒｅｆ１の出力は、第１駆動トランジスタＤＴ１および第２駆動トランジスタＤＴ２の各ゲートに接続されている。
なお、トランジスタＰ２のゲートには、ロジックトランジスタＰ１と同様に入力データ信号ＤＩＮが与えられ、そのレベルが“Ｌ”のときにメモリドライバ６Ａとリファレンス回路６Ｒが連動して動作するようになっている。

ソース線ＳＬ側のメモリドライバ６Ａおよびリファレンス回路６Ｒも上記と同様な構成であるが、そのカラムスイッチＣＳＷがソース線ＳＬ側のものとは差動的に動作する（一方がオンの時に他方がオフし、一方がオフの時に他方がオンする）。
なお、ビット線ＢＬ側のＣＳＷドライバ６Ｓとソース線ＳＬ側のＣＳＷドライバ６Ｓとを同じ信号を出力することとして、カラムスイッチＣＳＷは同期して動作する場合もある。その場合、ソース線ＳＬ側のメモリドライバ６Ａに入力される入力データ信号ＤＩＮと、ビット線ＢＬ側のメモリドライバ６Ａに入力される入力データ信号ＤＩＮとを論理が反転した信号とする。

図５のソース線ＳＬ側のメモリドライバ６ＡはＣＳＷドライバ６Ｓとその制御出力線を省略しているが、実際に、これらはビット線ＢＬ側のメモリドライバ６Ａと同様に設けられている。

以上の構成により、図示のように同時に複数の書き込み回路に共通な第１駆動トランジスタＤＴ１を駆動し、対応する複数のメモリセル列（メモリカラム）の同時駆動を行うが、メモリカラムごとに第１駆動トランジスタＤＴ１を設ける構成でも構わない。

［駆動電圧制御の詳細］
図６は、図５の一部を抜き出して示す回路図である。
ＳＬ駆動書き込み（またはＢＬ駆動書き込み）動作時に、トンネル磁気抵抗素子ＴＭＲのプロセスばらつきの影響を相殺または低減する。これを達成することが、リファレンス回路６Ｒ（基準電圧発生制御部６Ｃと抵抗素子部６０）と、第１駆動トランジスタＤＴ１（駆動電圧発生制御部６Ｄ）を設けた目的である。
なお、図６はＳＬ駆動書き込みの場合で、ソース線ＳＬに駆動電圧（ＶＤＲＶ）を発生させ制御する例を示す。ＢＬ駆動書き込みの場合も同様であるため、以下、ＳＬ駆動書き込みの例で、制御の詳細を述べる。

ここで一般に、トンネル磁気抵抗素子ＴＭＲのばらつき量は、その他のばらつき要因について、その能力がプロセスばらつき、駆動電圧、温度の変動によって変動する量に比べて大きい。その他のばらつき要因として、セレクトトランジスタＳＴ、カラムスイッチＣＳＷおよびＳＬ駆動トランジスタＳＬＤＴが挙げられる。
したがって、トンネル磁気抵抗素子ＴＭＲのばらつきを無視して、常に図５のノードＮＤ１に発生する駆動電圧（ＶＤＲＶ）を一定とすると、それらの他の素子の僅かなばらつきが書き込みセル電流のばらつき要因として拡大されて、その影響が大きくなる。つまり、セル電流が安定していると上記トランジスタ等に僅かなばらつきがあっても、その影響が小さいが、電流ばらつき量が大きくなると、トランジスタ等まで、その電流駆動能力の変動幅が拡大してしまう。

本実施の形態では、トンネル磁気抵抗素子ＴＭＲのばらつきが生じないように、駆動電圧（ＶＤＲＶ）を自動調整し、その結果、メモリセルＭＣに安定した電流が流れる。そのため、トンネル磁気抵抗素子ＴＭＲ自身のばらつきだけでなく、他の素子によるばらつきを抑制することができる。

そのためのリファレンス回路６Ｒは、トンネル磁気抵抗素子ＴＭＲと同一の特性（同一のプロセス変動を受ける）となる抵抗素子部６０を含む模擬電流経路６１を有する。模擬電流経路６１には、その他のトランジスタとしては、比較的サイズが大きいＰＭＯＳ構成の第２駆動トランジスタＤＴ２を、第１駆動トランジスタＤＴ１に模して形成している。なお、ＮＭＯＳトランジスタ（ＳＴ,ＣＳＷ,ＳＴＤＴ）も同様に模して模擬電流経路６１に設けてもよい。

この模擬電流経路６１のＧＮＤ接続されていない側のノードＮＤ２に出現する経路電圧を、フィードバックアンプＦＡｒｅｆ１の制御を受けた第２駆動トランジスタＤＴ２により制御する。これにより、抵抗素子部６０の両端には、所望のメモリセルＭＣのＴＭＲ印加電圧とほぼ等しい模擬印加電圧（ＶＭＴＪ＿ＲＥＦ）が発生し、その電圧に応じた抵抗素子部６０の電流値（模擬電流（ＩＲＥＦ））を発生する。

ここで、抵抗素子部６０の抵抗値を（ＲＭＴＪ＿ＲＥＦ）、トンネル磁気抵抗素子ＴＭＲの抵抗値を（ＲＭＴＪ）とする。第２駆動トランジスタＤＴ２、第１駆動トランジスタＤＴ１は飽和領域で動作させる。

模擬印加電圧（ＶＭＴＪ＿ＲＥＦ）が所望の印加電圧であるとすると、
（ＶＭＴＪ＿ＲＥＦ）＝（ＩＲＥＦ）×（ＲＭＴＪ＿ＲＥＦ）となる。
また、（ＩＲＥＦ）＝（ＩＭＥＭ）より、（ＲＭＴＪ＿ＲＥＦ）＝（ＲＭＴＪ）ならば、（ＶＭＴＪ＿ＲＥＦ）＝（ＶＭＴＪ）となる。
これにより、所望の電圧と等価なＴＭＲ印加電圧（ＶＭＴＪ）の特性が得られる。

第１駆動トランジスタＤＴ１のチャネル長変調が無視できるほど、ドレインコンダクタンスを高くすると（具体的にゲート長Ｌｇを大きくする）、セレクトトランジスタＳＴ、カラムスイッチＣＳＷおよびＳＬ駆動トランジスタＳＬＤＴの抵抗値の影響は見えなくなる。その結果、書き込み特性が、セレクトトランジスタＳＴ、カラムスイッチＣＳＷおよびＳＬ駆動トランジスタＳＬＤＴのプロセスばらつき、駆動電圧、温度の変動による能力変動を受けにくくなる。

また、抵抗素子部６０は、メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲは同じ構造の素子を使用する。プロセスのばらつきで半導体チップ内のトンネル磁気抵抗素子ＴＭＲの平均的な抵抗値が全体的に増加し、あるいは減少する場合がある。この場合でも、（ＲＭＴＪ＿ＲＥＦ）＝（ＲＭＴＪ）が崩れなければ、所望の印加電圧がＴＭＲ印加電圧（ＶＭＴＪ）と等価となる特性が得られ、結果として、書き込み特性が素子変動の影響を受けなくなる。

［メモリセルＭＣの平面および断面の構造］
図７に、トンネル磁気抵抗素子ＴＭＲとセレクトトランジスタＳＴを集積化したメモリセルＭＣの構造例を示す。図７（Ａ）は平面図、図７（Ｂ）は図７（Ａ）のＡ−Ａ線に沿った断面図、図７（Ｃ）は４セル分のセル間接続を示す平面図である。

シリコンからなる半導体基板１６０（実際には、例えばウェル）には、各メモリセルを選択するセレクトトランジスタＳＴが形成されている。すなわち、半導体基板１６０上にゲート絶縁膜（図示せず）を介してゲート電極１５１（ワード線ＷＬ）が形成され、そのゲート電極１５１の一方側の半導体基板１６０にドレイン領域１５７が形成され、他方側にソース領域１５８が形成されている。

ソース領域１５８は、コンタクト１５４ａを介してソース線ＳＬとしての導電層１５９ａに接続されている。ドレイン領域１５７はコンタクト１５４ａを介して、ソース線ＳＬとしての導電層１５９ａと同層の導電層１５９ｂに接続され、さらにコンタクト１５４ｂを介してトンネル磁気抵抗素子ＴＭＲに接続される。トンネル磁気抵抗素子ＴＭＲの上層にはビット線ＢＬが配線され、トンネル磁気抵抗素子ＴＭＲはコンタクト１５４ｃによってビット線ＢＬに接続されている。

この構成を図７（Ｃ）のようにアレイ配置したものがメモリセルアレイ１の基本構成である。
なお、図７（Ｃ）の符号１６０Ａは、半導体基板１６０の一部（活性領域）であり、その周囲の表面部が素子分離層によりセル分離されている。
図７（Ｃ）ではワード線ＷＬ１とＷＬ２が平行配置されているが、ビット線ＢＬについては、その図示を省略している。

［ＴＭＲ印加電圧の温度特性］
図８に、ＴＭＲ印加電圧（ＶＭＴＪ）の温度依存性の一例を示す。
図６に示すカラムスイッチＣＳＷ、セレクトトランジスタＳＴおよびＳＬ駆動トランジスタＳＬＤＴの能力が下がると、書き込みに十分なＴＭＲ印加電圧（ＶＭＴＪ）が得られない場合がある。また、カラムスイッチＣＳＷ、セレクトトランジスタＳＴおよびＳＬ駆動トランジスタＳＬＤＴの能力が上がると、過大なＴＭＲ印加電圧（ＶＭＴＪ）により、トンネル磁気抵抗素子ＴＭＲを破壊してしまう場合がある。トンネル磁気抵抗素子ＴＭＲに書き込みを行う際は、駆動電圧（ＶＤＲＶ）、プロセスばらつき、温度の変動がある場合にＴＭＲ印加電圧（ＶＭＴＪ）をコントロールする必要がある。このコントロールでは、図８に示すように、ＴＭＲ印加電圧（ＶＭＴＪ）が、書き込みに十分なＴＭＲ印加電圧（下限電圧値ＶＬ）と、トンネル磁気抵抗素子ＴＭＲを破壊しないＴＭＲ印加電圧（素子破壊電圧ＶＨ）との間に収まるようにする。

本実施の形態では、図６に示し既に説明したように、トンネル磁気抵抗素子ＴＭＲを模して形成した抵抗素子部６０に流れる模擬電流（ＩＲＥＦ）に基いて基準電圧（Ｖｒｅｆ）がフィードバックアンプＦＡｒｅｆ１の出力に発生する。この基準電圧（Ｖｒｅｆ）により第２駆動トランジスタＤＴ２と第１駆動トランジスタＤＴ１を同様に駆動する。その結果、メモリセルＭＣにおけるＴＭＲ印加電圧（ＶＭＴＪ）が、抵抗素子部６０の模擬印加電圧（ＶＭＴＪ＿ＲＥＦ）とほぼ等しくなる。よって、トンネル磁気抵抗素子ＴＭＲのばらつきがあっても、その他の要因の影響を抑制し、書き込み特性が安定化する。

［変形例１］
図９に、メモリセルＭＣを、図６とは異なる向きでメモリドライバ６Ａに接続したときの回路図を示す。
図９に図解するリファレンス回路６Ｒおよび第１駆動トランジスタＤＴ１から駆動されるメモリセルＭＣにおいて、トンネル磁気抵抗素子ＴＭＲとセレクトトランジスタＳＴの接続関係を図６の場合と入れ替えている。この場合でも、同様に模擬電流（ＩＲＥＦ）をＴＭＲ電流値（ＩＭＥＭ）にカレントコピーして発生させる。このため、トンネル磁気抵抗素子ＴＭＲ両端の電圧（ＴＭＲ印加電圧（ＶＭＴＪ））が所望の印加電圧と等しくなる。

＜３．第３の実施の形態＞
図１０に、第３の実施の形態に関わるメモリドライバ６Ａの一部を示す。
図５のメモリドライバ６Ａは、その駆動電圧発生制御部６Ｄが１つの第１駆動トランジスタＤＴ１であったが、図１０では、さらにフィードバックアンプＦＡ１が追加されている。
フィードバックアンプＦＡ１の非反転入力「＋」が、駆動電圧（ＶＤＲＶ）を発生し制御するノードＮＤ１に接続されている。フィードバックアンプＦＡ１の反転入力「−」に、図５と同様なリファレンス回路６Ｒ（図１０では不図示）から基準電圧（Ｖｒｅｆ）が印加される。フィードバックアンプＦＡ１の出力は、第１駆動トランジスタＤＴ１のゲートに接続されている。

本実施の形態におけるメモリドライバ６Ａは、フィードバックアンプＦＡ１を有することから、より速やかで確実な制御が行えるという利点がある。

＜４．第４の実施の形態＞
図１１に、図５のリファレンス回路６Ｒの構成を、より制御応答性がよい構成に変更した回路図を示す。
図１１に図解するリファレンス回路６Ｒは、その基準電圧発生制御部６Ｃが、フィードバックアンプＦＡｒｅｆ１、第２駆動トランジスタＤＴ２およびトランジスタＰ２といった既存の構成に、第３駆動トランジスタＤＴ３、制御抵抗素子部６２および（ＰＭＯＳ）トランジスタＰ３を付加している。制御抵抗素子部６２は、抵抗素子部６０と同様にトンネル磁気抵抗素子ＴＭＲを模して形成されている。制御抵抗素子部６２は、制御電流経路６３に接続され、制御電流経路６３の一方端は接地されている。制御電流経路６３の他方端と、電源電圧の供給線側との間に第３駆動トランジスタＤＴ３とトランジスタＰ３とが直列接続されている。

本例のフィードバックアンプＦＡｒｅｆ１は、この第３駆動トランジスタＤＴ３のドレイン（ノードＮＤ３）に制御電流の供給電圧を発生せる。フィードバックアンプＦＡｒｅｆ１の非反転入力「＋」がノードＮＤ３に接続され、反転入力「−」に動作電圧（書き込み電圧ＶＷまたは消去電圧ＶＥ）が動作電圧発生回路３（図４）から与えられる。フィードバックアンプＦＡｒｅｆ１の出力によって、第３駆動トランジスタＤＴ３と第２駆動トランジスタＤＴ２のゲートが制御される。

なお、模擬電流経路６１には、抵抗素子部６０以外に、各種トランジスタスイッチを模して形成された３つのトランジスタが接続されている。すなわち、カラムスイッチＣＳＷを模して形成されたスイッチＣＳＷｒ、セレクトトランジスタＳＴとＳＬ駆動トランジスタＳＬＤＴをそれぞれ模して形成された２つのトランジスタＳＴｒ,ＳＬＤＴｒが、対応する素子の接続位置と同じ位置に形成されている。

図１２は、図１１の一部を抜き出して示す回路図である。
この回路は、ＴＭＲ印加電圧（ＶＭＴＪ）の立ち上がりを高速化するための回路実施例となる。
第２駆動トランジスタＤＴ２の出力が（模擬カラム）スイッチＣＳＷｒ、（模擬）セレクトトランジスタＳＴｒ、抵抗素子部６０を介し、さらにＧＮＤ電圧放電の（模擬）ソース線駆動スイッチＳＬＤＴｒを介して接地される。制御抵抗素子部６２の電流値（制御電流（ＩＲＥＦ１））をカレントコピーして、抵抗素子部６０の電流値（模擬電流（ＩＲＥＦ２））が発生する。さらに、模擬電流（ＩＲＥＦ２）がカレントコピーされて、メモリセルＭＣにＴＭＲ電流値（ＩＭＥＭ）が発生する。このため、トンネル磁気抵抗素子ＴＭＲ両端の電圧が所望のメモリセル印加電圧となる。第２駆動トランジスタＤＴ２と（模擬カラム）スイッチＣＳＷｒとの間のノードＮＤ２の電圧（Ｖ１）が、基準電圧（Ｖｒｅｆ）としてフィードバックアンプＦＡ１の反転入力「−」に出力される。

図１２のリファレンス回路６Ｒの出力から駆動される駆動電圧発生制御部６Ｄは、図１１と同じであり、ここでの説明は省略する。
（模擬カラム）スイッチＣＳＷｒとカラムスイッチＣＳＷ、第２駆動トランジスタＤＴ２と第１駆動トランジスタＤＴ１のサイズは同じとなる。また、トランジスタＳＴｒとセレクトトランジスタＳＴ、トランジスタＳＬＤＴｒとＳＬ駆動トランジスタＳＬＤＴのサイズも同じである。

本実施の形態では、駆動電圧発生制御部６ＤのフィードバックアンプＦＡ１の入力電圧（基準電圧（Ｖｒｅｆ））が駆動電圧（ＶＤＲＶ）に等しくなる制御が働く。このため、トンネル磁気抵抗素子ＴＭＲ両端の電圧が、抵抗素子部６０の両端の電圧と等しくなり、トンネル磁気抵抗素子ＴＭＲ両端の電圧が所望の電圧となる。

図１３は、ＳＬ駆動書き込みの場合であり、ソース線ＳＬ側がカラムスイッチＣＳＷを介して、調整された駆動電圧（ＶＤＲＶ）の制御を受ける。

制御抵抗素子部６２の抵抗値を（ＲＭＴＪ＿ＲＥＦ１）、抵抗素子部６０の抵抗値を（ＭＴＪ＿ＲＥＦ２）、トンネル磁気抵抗素子ＴＭＲの抵抗値を（ＲＭＴＪ）とする。第１〜第３駆動トランジスタＤＴ１〜ＤＴ３はすべて飽和領域で動作させる。

図６での説明から、制御電流（ＩＲＥＦ１）＝（ＩＲＥＦ２）となることは容易類推できる。
駆動電圧発生制御部６ＤのフィードバックアンプＦＡ１により、Ｖ１（Ｖｒｅｆ）＝ＶＤＲＶとなる。ゆえに、（ＩＲＥＦ２）＝（ＩＭＥＭ）となる。
ここで（ＲＭＴＪ＿ＲＥＦ１）＝（ＲＭＴＪ＿ＲＥＦ２）＝（ＲＭＴＪ）ならば、（ＶＭＴＪ＿ＲＥＦ１）＝（ＶＭＴＪ＿ＲＥＦ２）＝（ＶＭＴＪ）となる。
以上より、所望の電圧がＴＭＲ印加電圧（ＶＭＴＪ）となる特性を得られる。

図１４に、トンネル磁気抵抗素子ＴＭＲへの書き込み時のタイミングチャートの一例を示す。図１４（Ａ）に、セレクトトランジスタＳＴをオンさせるワード線ＷＬの電位の立ち上がりタイミングを示し、それより遅れてカラムスイッチＣＳＷをオンする（図１４（Ｂ））。すると、図１４（Ｃ）に示すようにＴＭＲ印加電圧（ＶＭＴＪ）が上昇し始める。
図１４（Ｃ）には、図６の回路構成のＴＭＲ印加電圧（ＶＭＴＪ）の立ち上がり時間と、図１３の回路構成のＴＭＲ印加電圧（ＶＭＴＪ）の立ち上がり時間との比較を示す。

セレクトトランジスタＳＴが０ＶからＶＷＬに立ち上がり、その後、カラムスイッチＣＳＷが０ＶからＶＤＤに立ち上がる。図６の回路構成の場合、ＴＭＲ電流値（ＩＭＥＭ）が一定なのでＴＭＲ印加電圧（ＶＭＴＪ）の立ち上がりはＴＭＲ電流値（ＩＭＥＭ）の電流値に追従する。
一方、図１３の回路構成の場合、駆動電圧発生制御部６Ｄ内のフィードバックアンプＦＡ１により、Ｖ１（ＶＲＥＦ）＞Ｖ２（ＶＤＲＶ）の期間はドライバＭＯＳの能力を上げる。また、ＴＭＲ電流値（ＩＭＥＭ）は模擬電流（ＩＲＥＦ２）以上の電流を一時的に供給し、高速にＶ１（ＶＲＥＦ）＝Ｖ２（ＶＤＲＶ）とする制御が働く。その結果、ＴＭＲ印加電圧（ＶＭＴＪ）も高速に所望の電圧まで上昇し、高速なＴＭＲ印加電圧（ＶＭＴＪ）の立ち上がりを得ることができ、高速書き込みが可能となる。

＜５．第５の実施の形態＞
第５の実施の形態では、上述した他の実施の形態で説明した抵抗素子部６０および制御抵抗素子部６２の、より望ましい具体的構成を述べる。

図１５に、抵抗素子部６０で代表させて、抵抗素子部６０または６２の等価回路を示す。
図１５に図解する抵抗素子部６０は、トンネル磁気抵抗素子ＴＭＲと同じもの（以下、模擬ＴＭＲ６０Ａと呼ぶ）をアレイ構成にして使用する。例では、模擬ＴＭＲ６０Ａをｎ行、ｍ列でマトリクス配置させて抵抗素子部６０を構成している。抵抗素子部６０とトンネル磁気抵抗素子ＴＭＲの抵抗値を合わせるために、基本的にはｎ＝ｍとするが、トンネル磁気抵抗素子ＴＭＲの特性と模擬ＴＭＲ６０Ａの特性が一致しない場合は、ＮとＭを異なる値として能力を調整してもよい。

図１６に、書き込み時に模擬ＴＭＲ６０Ａの各々に印加される電圧の温度依存性を示す。
抵抗素子部６０には、所望の電圧が印加されるが、ｎ行×ｍ列に模擬ＴＭＲ６０Ａを配置した構成では、模擬ＴＭＲ６０Ａの各々には所望の電圧の１／ｎの電圧しか印加されない。このため、その１／ｎの電圧（Ｖ６０Ａ）は、書き込み下限電圧ＶＬを大きく下回り、平均的なＴＭＲ印加電圧より遥かに小さい値をとる。その結果、抵抗素子部６０に誤書き込みは行われない。

また、アレイ構成とすることで、抵抗素子部６０全体の抵抗値のばらつきも小さくなる。これは単体で構成される模擬ＴＭＲ６０Ａに対して、製造によるばらつきの幅が１／√（ｎ×ｍ）倍にすることができるためである。
以上より、何度でも使用でき、かつ高精度なリファレンス回路６Ｒを実現できる。

図１７に、抵抗素子部６０の構成の一例を示す。図１７（Ａ）はｍ＝２、ｎ＝３の模擬ＴＭＲ６０Ａを配置した抵抗素子部６０の平面図である。図１７（Ｂ）と図１７（Ｃ）に、１つの模擬ＴＭＲ６０Ａ＿５の平面図と断面図を示す。なお、図１７（Ｃ）は、図１７（Ｂ）のＢ−Ｂ線に沿った断面図であり、図１７（Ａ）には等価回路図を付している。参照符号は回路図、断面図およびレイアウト図（平面図）で一致する。

模擬ＴＭＲ６０Ａ＿１〜６０Ａ＿６の各々は、トンネル磁気抵抗素子ＴＭＲと同一のものを使用する。模擬ＴＭＲ６０Ａ＿１〜６０Ａ＿６のアレイ接続は図７に示した接続構成を変形することで容易に達成することができる。

リファレンス素子アレイを構成する上で大事なことはメモリセルアレイ１で使用している素子と同一の形状を形成するために、トンネル磁気抵抗素子ＴＭＲ間のスペース、上下の構造を同一とすることである。

シリコン基板からなる半導体基板１６０には各メモリセルを選択するセレクトトランジスタＳＴが形成されているが、図７で使用したコンタクト１５４ａを取り除き、抵抗素子部６０では電気的に接続しない。
ソース線ＳＬを形成していた導電層１５９ａを延長し、これをコンタクト１５４ｂを介してトンネル磁気抵抗素子ＴＭＲに接続する。
トンネル磁気抵抗素子ＴＭＲの最上の構成層はコンタクト１５４ｃによってビット線ＢＬに接続される。また、導電層１５９ａはコンタクト１５４ｄを介してビット線ＢＬと同相の導電層１５６にまで接続されている。

図１７（Ａ）に示すように、６個の模擬ＴＭＲ６０Ａをアレイ配置したときに、隣接するメモリセルＭＣのビット線ＢＬやワード線ＷＬと共通に接続できる構成となる。メモリセルＭＣのビット線ＢＬやワード線ＷＬと接続でき、その制御を受けないと実際のメモリセルＭＣ内の抵抗特性と厳密に一致しないため、そのような駆動が必要となる。

このような構成でＴＭＲアレイ（メモリセルアレイ１）と抵抗素子部６０の模擬ＴＭＲ６０Ａ同士のスペース、上下の構造を同一とすることが可能となる。

図１８に、別の抵抗素子部６０の構成例を示す。
図１８に示すように、図１７のコンタクト１５４ｄを模擬ＴＭＲ素子アレイの外に配置し、隣接するセルのビット線ＢＬとの接続をアレイ外で行ってもよい。

＜６．第６の実施の形態＞
図８に示すＴＭＲ印加電圧（ＶＭＴＪ）は、ＶＨ（素子破壊電圧）、ＶＬ（書き込みの下限電圧）は高温になると若干低下する特性を持っている。
言い換えると、負の温度特性を持っている。ＶＨ（素子破壊電圧）とＶＬ（書き込みの下限電圧）の差（ウインドウ）が十分である場合、動作電圧（ＶＷ、ＶＥ）は常に一定の値で問題ない。

しかしながら、ウインドウが十分でない場合は、動作電圧（ＶＷ、ＶＥ）をＶＨ（素子破壊電圧）とＶＬ（書き込みの下限電圧）の中点に調整することで、広範囲の温度で書き込み動作を保証することができ、記憶装置の信頼性を向上させることが可能となる。

図１９に、環境温度に追従して補正のために変化する動作電圧を発生する回路の一例を示す。図１９の回路は、図４において動作電圧発生回路３として半導体メモリデバイス内に設けられる。
図１９の回路は、負の温度特性をもつ動作電圧を発生するために、バンドギャップリファレンス回路３１と、温度選択スイッチ回路３２と、温特微調整回路３３を有する。
温度選択スイッチ回路３２は、バンドギャップリファレンス回路３１の多段抵抗Ｒ２０〜Ｒ２ｎのタップ選択を行い、異なる電圧Ｖ０〜Ｖｎをスイッチで選択する回路である。
温特微調整回路３３は、負帰還アンプの出力負荷を多段抵抗ｍ０〜ｍｎの何れかにより変化させることで、温特微調整を行う回路である。

温度選択スイッチ回路３２および温特微調整回路３３のスイッチの制御信号は、後段回路の温度特性を調べた結果等に応じて適正値をレジスタ回路等に保持するか、その都度、温度検出を不図示の制御回路が行って制御信号として与える構成が可能である。レジスタ回路を設けず、フューズメモリ（ｅ−ＦＵＳＥ）、ＥＥＰＲＯＭ、スピン注入メモリで温度特性を調べた結果を保持し、これを読み出して制御信号として用いることもできる。また、これらのメモリから保持データをレジスタに転送して制御信号として用いてもよい。

バンドギャップリファレンスの原理は公知なので説明を省略する。
バンドギャップリファレンス回路３１は、温度、電源電圧によらず一定の基準電圧を生成する回路である。バンドギャップリファレンス回路３１の出力を（ＶＢＧＲ）とする。出力段はＰＭＯＳの第１駆動トランジスタＤＴ１を想定したＰＭＯＳトランジスタＰ１３と、抵抗段（Ｒ２０〜Ｒ２ｎ）とバイポーラトランジスタＱ３で構成される。

バンドギャップリファレンス回路３１の出力（ＶＢＧＲ）は以下の式で求められる。

［数１］
ＶＢＧＲ＝ＶＢＥ３＋Ｖｔ＋Ｌｎ(ｎ)×（Ｒ２ｔｏｔａｌ／Ｒ１）

ここで“ＶＢＥ３”は、バイポーラトランジスタＱ３のベース・エミッタ間電圧、“Ｖｔ”は（Ｋｔ／ｑ）で表される温度係数の一種を示す。また、“ｎ”はバイポーラトランジスタＱ２のエミッタ面積を、バイポーラトランジスタＱ１のエミッタ面積で割った比率であり、その比率はバイポーラトランジスタＱ２とバイポーラトランジスタＱ３で同一とする。

バンドギャップリファレンス回路３１の出力（ＶＢＧＲ）が温度、電源電圧によらずほぼ一定に設計を行うと、抵抗段（Ｒ２０〜Ｒ２ｎ）から引き出した出力（Ｖ０〜Ｖｎ）の温度特性は、図２０のような特性をとる。
温度選択スイッチ回路３２により、望ましい温度特性を取り出す。取り出した特性を温特微調整回路３３により、所望の動作電圧（ＶＷ、ＶＥ）を取り出す。
図２０（Ａ）と図２０（Ｂ）には、温度選択スイッチ回路３２の出力電圧（Ｖ３２）の温度依存特性と、動作電圧（ＶＷ，ＶＥ）の温度依存特性を示す。

図１９の温特微調整回路３３から出力される電圧を、書き込み電圧ＶＷと消去電圧ＶＥに用いることで、図４の回路は、環境温度等によっても左右されない、さらに精密な所望の書き込み特性を実現することができる。

以上のような第１〜第６の実施の形態によれば、書き込み動作時、トンネル磁気抵抗素子ＴＭＲのプロセスばらつきの影響を吸収して、所望の書き込み特性が得られる。このとき、書き込み特性は、セレクトトランジスタＳＴ、カラムスイッチＣＳＷおよびＳＬ駆動トランジスタＳＬＤＴのプロセスばらつき、駆動電圧、温度の変動による能力変動を受にくい。そのため、トンネル磁気抵抗素子ＴＭＲ印加電圧（ＶＭＴＪ）を所望の電圧に設定することができる。

また、所望の電圧を、書き込みに十分なＴＭＲ印加電圧（下限電圧値）と、トンネル磁気抵抗素子ＴＭＲを破壊しないＴＭＲ印加電圧（素子破壊電圧）との間に収まるように、ＴＭＲ印加電圧（ＶＭＴＪ）をコントロールすることができる。

さらに、書き込み電圧を調整するリファレンス素子にトンネル磁気抵抗素子ＴＭＲと同じものをｎ行×ｍ列のアレイ構成で使用することが望ましい。この場合、リファレンス素子アレイには所望のメモリセル印加電圧が印加されるが、リファレンス素子単体には充分に引く電圧しか印加されず、リファレンス素子の誤書き込みを防ぐことができる。

書き込みに十分なＴＭＲ印加電圧（下限電圧値）、トンネル磁気抵抗素子ＴＭＲを破壊しないＴＭＲ印加電圧（素子破壊電圧）が温度特性を持つ場合、書き込み電圧を素子破壊電圧と書き込み下限電圧の中点に調整する。これにより、広範囲の温度で書き込み動作を保証することができ、メモリデバイスの信頼性を向上させることが可能となる。

＜７．その他の変形例＞
以上は、スピン注入メモリにおける実施の形態であるが、本発明は、これに限らず、ＭＲＡＭ、ＲｅＲＡＭあるいは相変化メモリなど、種々の抵抗変化型メモリへの応用が可能である。単極性電圧駆動の場合、ビット線ＢＬとソース線ＳＬで電圧印加方向をきりかえる回路が不要であり、より小規模の回路で本発明の実施が可能となる。

１…メモリセルアレイ、３…動作電圧発生回路、６…カラム駆動回路、６Ａ…メモリドライバ、６Ｃ…基準電圧発生制御部、６Ｄ…駆動電圧発生制御部、６Ｌ…ＳＬドライバ、６Ｒ…リファレンス回路、６０…抵抗素子部、６０Ａ…模擬ＴＭＲ、６１…模擬電流経路、６２…制御抵抗素子部、６３…制御電流経路、ＦＡ１,Ｆｒｅｆ１…フィードバックアンプ、ＤＴ１…第１駆動トランジスタ、ＤＴ２…第２駆動トランジスタ、ＤＴ３…第３駆動トランジスタ、ＣＳＷ…カラムスイッチ、ＳＬＤＴ…ＳＬ駆動トランジスタ、ＭＣ…メモリセル、ＴＭＲ…トンネル磁気抵抗素子、ＳＴ…セレクトトランジスタ、ＢＬ…ビット線、ＳＬ…ソース線、ＶＤＲＶ…駆動電圧、Ｖｒｅｆ…基準電圧

Claims (11)

1. 第１配線および第２配線と、
   抵抗値が可逆変化する可変抵抗素子とセレクトトランジスタとが前記第１配線と前記第２配線との間に直列接続されているメモリセルと、
   前記抵抗値を変化させるための駆動電圧を前記第１配線と前記第２配線の一方の側に印加する駆動回路と、
   前記第１配線と前記第２配線の他方の側に対し、前記駆動電圧より低いコモン電圧への接続を制御するスイッチと、
   を有し、
   前記駆動回路は、
   前記第１配線と前記第２配線の一方に接続され、当該接続された箇所の配線電圧である前記駆動電圧を、入力される基準電圧に制御する駆動電圧発生制御部と、
   消去状態の前記可変抵抗素子と等価な抵抗値をもつ抵抗素子部を含むことで前記メモリセルを介するセル電流経路を模した模擬電流経路と、
   入力される一定電圧に基づいて前記模擬電流経路を介して前記コモン電圧に模擬電流を流し、このとき前記抵抗素子部の模擬電流供給側に出現する経路電圧に応じて前記基準電圧を発生させ、かつ制御する基準電圧発生制御部と、
   を有する抵抗変化型メモリデバイス。
2. 前記抵抗素子部は、前記メモリセルの可変抵抗素子と同じ可変抵抗素子を複数有し、消去状態の前記抵抗値と等価な総抵抗値が得られ、かつ、個々の可変抵抗素子において印加電圧が前記メモリセルへの印加電圧より低いことで抵抗値変化が起こらないように複数の可変抵抗素子をマトリクス配置したものである
   請求項１に記載の抵抗変化型メモリデバイス。
3. 前記駆動電圧発生制御部は、
   制御端子を除く２つの端子のうち、前記メモリセルと反対側の一方端子の側に電源電圧供給線が接続される第１駆動トランジスタと、
   前記２つの端子の他方端子に出現する前記駆動電圧をフィードバックして、当該フィードバックされた駆動電圧の値が前記入力される基準電圧と同じとなるように、前記セル経路駆動トランジスタの制御端子の電圧を制御する第１フィードバックアンプと、
   を有する請求項１に記載の抵抗変化型メモリデバイス。
4. 前記基準電圧発生制御部は、
   制御端子を除く２つの端子のうち、前記抵抗素子部と反対側の一方端子の側に電源電圧供給線が接続される第２駆動トランジスタと、
   前記第２駆動トランジスタの２つの端子の他方端子に出現する模擬電流供給電圧をフィードバックして、当該フィードバックされた模擬電流供給電圧の値が前記入力される一定電圧と同じとなるように、前記第２駆動トランジスタの制御端子の電圧を制御する第２フィードバックアンプと、
   を有する請求項３に記載の抵抗変化型メモリデバイス。
5. 前記基準電圧発生制御部は、
   前記セル電流経路の駆動トランジスタであって、制御端子を除く２つの端子のうち、前記抵抗素子部と反対側の一方端子の側に電源電圧供給線が接続される第２駆動トランジスタと、
   消去状態の前記可変抵抗素子と等価な抵抗値をもつ制御抵抗素子部を含む制御電流経路と、
   当該制御電流経路の駆動トランジスタであって、制御端子を除く２つの端子のうち、前記制御抵抗素子部と反対側の一方端子の側に電源電圧供給線が接続される第３駆動トランジスタと、
   前記第３駆動トランジスタの２つの端子の他方端子に出現する制御電流の供給電圧をフィードバックして、当該フィードバックされた制御電流の供給電圧の値が前記入力される一定電圧と同じとなるように、前記第２駆動トランジスタと前記第３トランジスタの２つの制御端子に与えられる２つの制御電圧を同時制御する第２フィードバックアンプと、
   を有する請求項３に記載の抵抗変化型メモリデバイス。
6. 前記抵抗素子部および前記制御抵抗素子部の各々は、前記メモリセルの可変抵抗素子と同じ可変抵抗素子を複数有し、消去状態の前記抵抗値と等価な総抵抗値が得られ、かつ、個々の可変抵抗素子において印加電圧が前記メモリセルへの印加電圧より低いことで抵抗値変化が起こらないように複数の抵抗変化素子をマトリクス配置したものである
   請求項５に記載の抵抗変化型メモリデバイス。
7. 前記駆動電圧発生制御部が、単一の駆動トランジスタから構成されている
   請求項１に記載の抵抗変化型メモリデバイス。
8. 前記模擬電流経路に、
   前記メモリセルと前記アクセストランジスタの接続関係と同じ接続関係で前記抵抗素子部と接続された擬似アクセストランジスタと、
   前記メモリセルと前記スイッチの接続関係と同じ接続関係で、前記抵抗素子部または前記擬似アクセストランジスタと接続された擬似スイッチと、
   を有し、
   前記アクセストランジスタと前記擬似アクセストランジスタ、前記スイッチと前記擬似スイッチが、それぞれ同時制御される
   請求項１に記載の抵抗変化型メモリデバイス。
9. 前記メモリセルがマトリクス配置されたメモリセルアレイを有し、
   前記メモリセルアレイ内で前記第１配線と前記第２配線の各々が、複数のメモリセルに共通に接続され、
   前記メモリセルを介するセル電流経路には、前記メモリセルの前記スイッチと反対の側に、前記第１配線または前記第２配線の供給電圧の前記メモリセルへの供給と遮断を制御するカラムスイッチが接続され、
   前記模擬電流経路に、前記メモリセルと前記カラムスイッチの接続関係と同じ接続関係で、前記抵抗素子部または前記擬似アクセストランジスタと接続された擬似カラムスイッチを有し、
   前記カラムスイッチと前記擬似カラムスイッチが同時制御される
   請求項８に記載の抵抗変化型メモリデバイス。
10. 前記基準電圧発生制御部の、前記一定電圧が入力される電圧入力ノードに接続され、前記一定電圧を、環境温度変化に追従して補正のために変化させて前記電圧入力ノードに与える一定電圧発生回路を、
    有する請求項１に記載の抵抗変化型メモリデバイス。
11. 前記駆動回路は、その構成要素のうち、少なくとも前記駆動電圧発生制御部と前記基準電圧発生制御部との制御回路部分が、前記第１配線と前記第２配線のそれぞれに対して設けられ、
    前記スイッチが、前記第１配線と前記第２配線のそれぞれに対して設けられ、
    第１配線側の前記制御回路部分を起動するときは、第２配線側の前記制御回路部分の動作を停止するとともに、前記第２配線側の前記スイッチをオンし、第１配線側の前記スイッチをオフする
    請求項１に記載の抵抗変化型メモリデバイス。

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