JP2012123885A - 非揮発性メモリ装置 - Google Patents

Abstract

【課題】本発明の実施形態は、非揮発性メモリ装置に関するものであって、読出し動作で発生し得る誤動作を防止し、動作の信頼性を高めることができるようにする技術を開示する。
【解決手段】このような本発明の実施形態は、抵抗値の変化に伴い単位セルにデータの読出し又は書込みが行われるセルアレイと、単位セルに流れる電流とグローバル基準電流を比べてデータを感知する感知増幅器と、アクセスされる単位セルの位置に従いグローバル基準電流のレベルを異に制御するグローバル基準電流生成回路とを含む。
【選択図】図６

Description

本発明の実施形態は非揮発性メモリ装置に関するものであり、単位セルに格納されたデータを外部に出力する読出し動作中にデータの感知及び伝達が安定的に行われ得るよう、非揮発性メモリ装置の動作安定性を高める技術である。

半導体メモリ装置は、データを一時的又は永久に格納できるように発展してきた。このような半導体メモリ装置は、多様な電子装置或いは電子装備に用いられるか、個人用携帯型機器にも広範に用いられている。一般的な半導体メモリ装置は、データを自在に読み出すか書き込むことができ、既存のデータを更新することも容易にできる。

半導体メモリ装置は、より多量のデータを格納することができるとともに、動作に必要な消費電力が小さく、動作速度は速くなるように開発されている。非揮発性メモリには、ＮＯＲフラッシュメモリ装置又はＮＡＮＤフラッシュメモリ装置が主に用いられてきたが、既存のフラッシュメモリ装置は動作速度が緩いとの欠点がある。これの克服のため、マグネチックラム（Magnetic RAM）又は磁気メモリと呼ばれる磁性体素子を利用した非揮発性固体メモリが提案された。

磁性体素子を利用した非揮発性メモリは、資料処理速度が速いだけでなく、集積度が高く消費電力の少ないＤＲＡＭの特性と、電源が消えても資料が消滅しないフラッシュメモリの特性とを全て有する。電気充填方式で情報を格納するＤＲＡＭとは異なり、磁性体素子を利用した非揮発性メモリは、磁気抵抗効果を利用して情報を格納し、巨大磁気抵抗（Gaint Magneto Resistive、ＧＭＲ）素子とトンネリング磁気抵抗（Tunneling Magneto Resistance、ＴＭＲ）素子をと利用することができる。

図１は、一般的な非揮発性メモリ装置の読出し動作を説明するための回路図である。
一般的な非揮発性メモリ装置は、単位セル１１０、ビットライン１２０、ソースライン１３０、感知増幅器１４０、第１スイッチング部１５０、第２スイッチング部１６０、第３スイッチング部１７０及び第４スイッチング部１８０を含む。

ここで、単位セル１１０は、ＭＴＪ（Magnetic Tunneling Junction）素子１１２及びセルトランジスタ１１４を含む。ＭＴＪ素子１１２は抵抗ＲＭＴＪ値を有し、セルトランジスタ１１４はワードラインＷＬにより制御される。

ビットライン１２０は、ＭＴＪ素子１１２と連結されビットライン抵抗ＲＢＬ値を有する。ソースライン１３０は、セルトランジスタ１１４の一端と第２スイッチング部１６０との間に連結され、ソースライン抵抗ＲＳＬ値を有する。

感知増幅器１４０は、電流源ＩＲＥＦ、スイッチング素子及び増幅器を含み、単位セル１１０に格納されたデータを感知及び増幅する。ここで、電流源ＩＲＥＦは、コア電圧（ＶＣＯＲＥ）に従いビットライン電流ＩＢＩＴを生成する。そして、増幅器は、電流源ＩＲＥＦにより生成された電圧と基準電圧ＶＲＥＦとを比べて出力電圧ＶＯＵＴを出力する。スイッチング素子は、電圧抑制信号ＶＣＭＰにより制御され、電流源ＩＲＥＦにより生成されたビットライン電流ＩＢＩＴのレベルを制限する。

通常、メモリは構造的に単一セル状態でない多数のセルで構成されたアレイ形態を有することになる。これに伴い、特定単位セル１１０の情報を得るためには、特定単位セル１１０を選択するための第１スイッチング部１５０、第２スイッチング部１６０、第３スイッチング部１７０及び第４スイッチング部１８０と、共通信号線１２０、１３０の寄生抵抗を通らなければならない。

第１スイッチング部１５０は、デコーダの出力である選択信号ＳＥＬに対応して単位セル１１０を選択するとき、ビットライン１２０と感知増幅器１４０の連結を制御する。さらに、第２スイッチング部１６０は、デコーダの出力である選択信号ＳＥＬに対応して単位セル１１０を選択するとき、ソースライン１３０と第４スイッチング部１８０の連結を制御する。第３及び第４スイッチング部１７０、１８０は、外部から入力された読出し制御信号ＲＤＥに対応して読出し動作を制御する。

図１では、非揮発性メモリ装置における読出し動作時に単位セル１１０を含む経路に流れる電流ＩＢＩＴを説明するため、全ての構成要素が有する抵抗値の観点で示している。

磁気メモリのような非揮発性メモリ装置で、データはＭＴＪ素子１１２に抵抗値で格納される。一般に、ＭＴＪ素子１１２は２つの強磁性層の間に１つの絶縁層が含まれた３層構造で形成される。このような非揮発性メモリ装置は、ＭＴＪ素子１１２に印加される電流方向に沿って強磁性層の磁化方向が決定され、これに伴い別の抵抗値を有するのが特徴である。

このような磁気メモリに格納された情報を得ようとする場合、ＭＴＪ素子１１２の両端に一定の電圧を印加したあと流れる電流を測定し、ＭＴＪ素子１１２の状態が高い抵抗ＲＨなのか、低い抵抗ＲＬなのかを判別すればいい。

一例として、「０」又は「１」のデジタルデータは、ＭＴＪ素子１１２の抵抗値に従い決定され、ＭＴＪ素子１１２の抵抗値が一定の基準抵抗より大きい場合と小さい場合とに区分し、格納されたデータが何なのかを認知することができる。

即ち、ＭＴＪ素子１１２の抵抗ＲＭＴＪ値が大きい場合は、ＭＴＪ素子１１２を構成する２つの磁性体の磁気方向が互いに正反対の状態である。一方、ＭＴＪ素子１１２の抵抗ＲＭＴＪ値が小さい場合は、ＭＴＪ素子１１２を構成する２つの磁性体の磁気方向が互いに平行の状態である。

ここで、単位セル１１０に含まれたＭＴＪ素子１１２の抵抗ＲＭＴＪはデータに応じて変化するが、抵抗ＲＭＴＪを除いた他の構成要素等の抵抗値はデータに応じて変化しない。即ち、単位セル１１０を選択するか、読出し動作を行うための第１〜第４スイッチング部１５０〜１８０の抵抗、ビットライン１２０及びソースライン１３０の抵抗ＲＢＬ、ＲＳＬは、データに従い変化しない固定値である。

読出し動作を行うと、単位セル１１０の一端にデータを感知するためのセンシング電圧ＶＲＤを印加し、他の一端に接地電圧を印加し、単位セル１１０に流れる電流ＩＢＩＴを測定する。このとき、感知増幅器１４０は、測定された電流ＩＢＩＴにより生成された電圧を基準電圧ＶＲＥＦと比べ、ＭＴＪ素子１１２の抵抗値が一定の基準より大きい状態なのか小さい状態なのかを判別する。

通常、非揮発性メモリ装置は、１つの単位セル１１０に個別的に感知増幅器１４０が連結されていず、多数の単位セル１１０を含むセルアレイの形態に感知増幅器１４０が連結されている。

さらに、読出し動作時にセンシング電圧ＶＲＤは、単位セル１１０の１つだけを通過するのではなく、それぞれ固有の抵抗値を有する多数の構成要素を経るため、読出し動作時に単位セル１１０に流れる電流ＩＢＩＴの値は非常に小さい。

電流ＩＢＩＴの値が小さいということは、データに対応して出力される信号の強度が非常に小さいとのことであるが、このような信号の強度を定義する数値としてＴＭＲとの値を用いる。

ＴＭＲは、ＭＴＪ素子１１２の２つの状態の抵抗値の差を小さい状態の抵抗値で分けたものと定義される。即ち、数式ではＴＭＲ＝ＲＨ−ＲＬ／ＲＬ*１００[％]に示すことができる。

しかし、非揮発性メモリ装置では１つのＭＴＪ素子１１２のＴＭＲが大凡１００％程度であるとき、図１に示す通り、実際の非揮発性メモリ装置内に含まれたセルアレイで読出し経路に沿ってＴＭＲを測定すれば、他の構成要素等の寄生抵抗による効果により３０％水準まで低下することになる。

感知増幅器１４０で、電圧抑制信号（clamping control signal、ＶＣＭＰ）に対応してコア電圧（ＶＣＯＲＥ）を読出し経路に印加することができる。これはセンシング電圧ＶＲＤを一定のレベル以下に制限するためのものであるが、ＭＴＪ素子１１２に過度な電流が流れることになり、物性が破壊されるか劣化することを防止することができる。

図２は、図１に示した非揮発性メモリ装置の読出し動作時に流れる電流ＩＢＩＴを説明するためのグラフである。
読出し動作を検討してみれば、電圧抑制信号ＶＣＭＰに対応してセンシング電圧ＶＲＤが一定のレベル以下に制御される。そして、読出し制御信号ＲＤＥ及び単位セルを選択するための選択信号ＳＥＬ、ワードラインＷＬが活性化されると、データに対応して電流ＩＢＩＴが読出し経路に沿って流れることになる。

そうすると、ＭＴＪ素子１１２に格納された情報に従い電流量が変わることになる。即ち、ＭＴＪ素子１１２の抵抗が大きい場合、データに対応して流れる電流ＩＢＩＴは、基準電流ＩＲＥＦより小さい電流ＩＨが流れることになる。そして、ＭＴＪ素子１１２の抵抗が小さい場合、データに対応して流れる電流ＩＢＩＴは、基準電流ＩＲＥＦより大きい電流ＩＬが流れることになる。ここで、小さい電流ＩＨと大きい電流ＩＬは、常に一定の値ではなく、動作環境に伴い変化する。

図２に示したグラフの横軸はデータ電流ＩＢＩＴの値を示し、縦軸はデータ電流ＩＢＩＴの値を有するセルの相対度数であるＰ（Ｉ）を示す。

図２に示す通り、感知増幅器１４０は電流ＩＢＩＴが基準電流ＩＲＥＦより大きい値なのか小さい値なのかを比べ、単位セル１１０に格納されたデータを認識する。このとき、読出し動作に誤謬が発生しなくするためには、基準電流ＩＲＥＦが常に小さい電流ＩＨと大きい電流ＩＬとの間の範囲を維持しなければならない。そして、感知増幅器１４０の動作マージンが最も大きいためには、基準電流ＩＲＥＦが小さい電流ＩＨと大きい電流ＩＬの中間値を有しなければならない。

図２に示す通り、絶対基準電流方式を用いることになれば、基準電流ＩＲＥＦは常に一定の値を維持している。これに伴い、基準電流ＩＲＥＦを生成する回路を簡単に具現することができるようになる。このとき、感知増幅器１４０の動作マージンを最も大きくするためには、電流ＩＢＩＴの相対度数（relative frequency）であるＰ（Ｉ）の分布が最大の場合になるようセルアレイを設計しなければならない。

しかし、Ｐ（Ｉ）の分布形態は常に一定の形態を維持するものではない。データ電流分布、即ち、Ｐ（Ｉ）の位置及び形態の変化を起こす要因中１つは、図１で説明された読出し経路上に存在する抵抗の変化である。

具体的に、読出し動作時に選択された特定単位セル１１０がセルアレイ内の何れの位置にあるのかに従い影響を受けることがある。即ち、ビットライン抵抗ＲＢＬ及びソースライン抵抗ＲＳＬや、各種のスィッチの役割を果たす第１ないし第４スイッチング部１５０〜１８０でトランジスタの抵抗、及びセンシング電圧ＶＲＤの供給から発生する抵抗などがその例になる。さらに、非揮発性メモリ装置の製造過程で、ＭＴＪ素子１１２の工程変動に伴う抵抗値の変化もＰ（Ｉ）の位置及び形態の変化をもたらすことがある。

前述の要因等により、Ｐ（Ｉ）の位置及び形態の変化が発生するにも拘わらず、一定値の基準電流ＩＲＥＦを利用してデータを感知／増幅する場合、感知増幅器１４０の動作マージンが減少することがある。最悪の場合、データを正確に感知することができない誤動作が起きることもある。

図３は、図２の問題点を改善するための非揮発性メモリ装置の読出し動作時に流れる電流ＩＢＩＴを説明するためのグラフである。
読出し動作時、単位セル１１０に流れる電流ＩＢＩＴを感知／増幅する感知増幅器１４０の動作マージンを大きくするため、基準電流ＩＲＥＦが一定値を有する絶対基準電流方式を用いるのではなく、相対基準電流方式を用いることになる。相対基準電流方式は、電流ＩＢＩＴの相対度数であるＰ（Ｉ）の変動に対応して基準電流ＩＲＥＦの電流値も変動させることになる。

このような相対基準電流方式はセンシングマージンを維持することができるので、小さい強度の単位セル１１０情報を読み出すことができるとの利点がある。しかし、基準電流ＩＲＥＦを変動させるため、基準電流ＩＲＥＦを生成する回路の面積がさらに増加することになり、電力消耗も大きくなるとの欠点がある。

図４は、図３で説明された相対基準電流方式を具現した非揮発性メモリ装置を説明するための回路図である。
従来の非揮発性メモリ装置は、単位セル４１０、ビットライン４２０、ソースライン４３０、感知増幅器４４０、第１スイッチング部４５０、第２スイッチング部４６０、第３スイッチング部４７０、第４スイッチング部４８０及び基準電流生成部４９０を含む。

ここで、単位セル４１０はＭＴＪ（Magnetic Tunneling Junction）素子４１２及びセルトランジスタ４１４を含む。ＭＴＪ素子４１２は抵抗ＲＭＴＪ値を有し、セルトランジスタ４１４はワードラインＷＬにより制御される。ここで、抵抗ＲＭＴＪは抵抗ＲＨ又は抵抗ＲＬ値を有することができる。

ビットライン４２０は、ＭＴＪ素子４１２と連結されビットライン抵抗ＲＢＬ値を有する。ソースライン４３０は、セルトランジスタ４１４の一端と第２スイッチング部４６０との間に連結されソースライン抵抗ＲＳＬ値を有する。

感知増幅器４４０は、電流供給素子、スイッチング素子及び増幅器を含んで単位セル４１０に格納されたデータを感知及び増幅する。ここで、電流供給素子はコア電圧（ＶＣＯＲＥ）に応じて基準電流ＩＲＥＦを生成する。そして、増幅器は基準電流ＩＲＥＦにより生成された電圧と基準電圧ＶＲＥＦを比べて出力電圧ＶＯＵＴを出力する。スイッチング素子は、電圧抑制信号ＶＣＭＰにより制御され、基準電流ＩＲＥＦにより生成されたビットライン電流ＩＢＩＴのレベルを制御する。

さらに、第１スイッチング部４５０は、デコーダの出力である選択信号ＳＥＬに対応して単位セル４１０を選択するとき、ビットライン４２０と感知増幅器４４０の連結を制御する。さらに、第２スイッチング部４６０は、デコーダの出力である選択信号ＳＥＬに対応して単位セル１１０を選択するとき、ソースライン４３０と第４スイッチング部４８０の連結を制御する。第３及び第４スイッチング部４７０、４８０は、外部から入力された読出し制御信号ＲＤＥに対応して読出し動作を制御する。

図１に示されている非揮発性メモリ装置の感知増幅器１４０は、図２で説明したところのように、一定値の基準電流ＩＲＥＦを用いる絶対基準電流方式でデータを感知した。

しかし、図３に示すように相対基準電流方式を具現した非揮発性メモリ装置は、図４に示すように基準電流生成部４９０をさらに備える。

基準電流生成部４９０は、読出し動作が起こる経路を複製して形成する。読出し経路に含まれた多数の構成要素を複製したので、実際の読出し動作時に読出し経路で電流ＩＢＩＴの相対度数であるＰ（Ｉ）の変動が誘発されても、基準電流生成部４９０内にも同様に適用され基準電流ＩＲＥＦを変動させることができる。

基準電流生成部４９０には読出し経路を複製した２つの経路を含んでおり、デジタルデータに対応してその中１つに含まれたＭＴＪ素子は抵抗（ＲＬ）が高く、他の１つに含まれたＭＴＪ素子の抵抗（ＲＨ）は低いことが特徴である。

２つの経路でデータが「０」又は「１」の時に対応して流れる大きい電流（ＩＬ）と小さい電流（ＩＨ）を具現することができ、電圧抑制信号ＶＣＭＰをゲート電圧で受ける２つのＮＭＯＳトランジスタのソース（Source）端子を短絡させることになる。したがって、基準電流生成部４９０は、感知増幅器４４０の動作マージンを最大にするため、小さい電流（ＩＨ）と大きい電流（ＩＬ）の中間値を基準電流ＩＲＥＦで出力することができる。

図５は、図３で説明された相対基準電流方式を具現した非揮発性メモリ装置の他の例を説明するための構成を示す図である。
従来の非揮発性メモリ装置は、セルアレイ５１０、基準セルアレイ５２０、カラム選択回路５３０、感知増幅器５４０、基準電流生成器５５０及び書込みドライバ５６０を含む。

ここで、セルアレイ５１０は、複数個のワードラインＷＬ１〜ＷＬｎと、複数個のソースラインＳＬ１〜ＳＬｎ及び複数個のビットラインＢＬ１〜ＢＬｎが交差する領域に多数の単位セルを含む。

基準セルアレイ５２０は、複数個のワードラインＷＬ１〜ＷＬｎと、複数個の基準ソースラインＲＦＳＬ１、ＲＦＳＬ２及び複数個の基準ビットラインＲＦＢＬ１、ＲＦＢＬ２が交差する領域に多数の基準セルを含み、セルアレイ５１０を複製して形成する。カラム選択回路５３０は、セルアレイ５１０及び基準セルアレイ５２０を選択的にアクセスする。

感知増幅器５４０は、ノーマル読出し動作時又は基準セルの書込み／検証動作時に、セルアレイ５１０及び基準セルアレイ５２０内の選択された単位セルからデータを感知及び増幅する。基準電流生成器５５０は、基準セルアレイ５２０と連結されノーマル読出し動作時に感知増幅器５４０に基準電流ＩＲＥＦを供給する。

書込みドライバ５６０は、ノーマル書込み動作時又は基準セルの書込み動作時にセルアレイ５１０及び基準セルアレイ５２０に書込み電圧を供給する。このとき、書込みドライバ５６０は、ノーマルセルの書込み動作時にスイッチング手段（Normal ＷＴ）を利用してセルアレイ５１０にデータを書き込むことができるようにする。

このような相対基準電流方式を採用した非揮発性メモリ装置で単位セルに格納されたデータを読み出すためには、基準電流ＩＲＥＦが明らかでなければならない。そして、基準電流ＩＲＥＦを生成するための基準セルアレイ５２０に含まれた多数のＭＴＪ素子には、データ「０」又はデータ「１」に対応して低い抵抗（ＲＨ）又は高い抵抗（ＲＬ）値が正確に格納されていなければならない。

このとき、セルアレイ５１０内にデータを読み出すために基準セルアレイ５２０にデータ「０」又はデータ「１」のデータを格納するとき、書込みドライバ５６０は、スイッチング手段（ＲＥＦ ＷＴ）を用いてセルアレイ５１０でない基準セルアレイ５２０にデータを書き込むことができる。

ところが、基準セルアレイ５２０に書込み動作が完了した以後、基準セルアレイ５２０の単位セルに格納されたデータが正確な抵抗（ＲＨ又はＲＬ）値を有しているのか否かを検証することができる方法がない。

感知増幅器５４０は、基準セルアレイ５２０に書込み動作が完了した以後、基準セルアレイ５２０の基準セルにデータが正常に書き込まれたか否かを検証するためスイッチング手段（ＲＥＦ ＷＴ／Verify）がターンオンされる。このとき、基準セルアレイ５２０の検証動作時にスイッチング手段（ＲＥＦ ＷＴ／Verify）がターンオンされると、感知増幅器５４０は基準セルアレイ５２０の電流と基準電流ＩＲＥＦを比べることになる。

即ち、セルアレイ５１０に格納されたデータの場合、実際の読出し動作で発生する変数に対応し、基準セルアレイ５２０と基準電流生成器５５０を介し生成される基準電流ＩＲＥＦが変動し得る。

しかし、非揮発性メモリ装置の動作環境により基準セルアレイ５２０に格納されたデータ等を明らかに判断しにくくなるとの問題が発生し得る。即ち、基準セルの位置に従いライン抵抗及び工程に変動が生じることになり、このような動作環境の変動に伴い基準セルアレイ５２０に格納されたデータの特性が変動される。しかし、このようなデータの特性を考慮せず、動作環境に対応して変化する変数を考慮しない場合、基準セルアレイ５２０に格納されたデータを明らかに判断することができなくなる。

もし、基準セルアレイ５２０に格納されたデータを明らかに認識することができなければ、非揮発性メモリ装置の読出し動作に信頼性が低下することになる。

本発明の実施形態は、単位セルのデータを判別するため、読出し動作時に用いられる基準電流を生成する基準セルアレイに格納されたデータが、既に設定されたところのように格納されているのかを明らかに検証することができるようにすることにその特徴がある。

さらに、本発明の実施形態は、基準セルを用いる磁気メモリで、基準セルの書込み検証回路を付加して安定的なグローバル基準電流を生成できるようにすることにその特徴がある。

さらに、本発明の実施形態は、単位セルアレイの動作環境に対応してグローバル基準電流を異に発生し、非揮発性メモリ装置の動作マージンを向上させることができるようにすることにその特徴がある。

このような本発明の実施形態は、非揮発性メモリ装置の読出し動作で発生し得る誤動作を防止し、動作信頼性を高めることができるようにする。

本発明の実施形態に係る非揮発性メモリ装置は、抵抗値の変化に伴い単位セルにデータの読出し又は書込みが行われるセルアレイと、単位セルに流れる電流とグローバル基準電流を比べてデータを感知する感知増幅器と、アクセスされる単位セルの位置に従いグローバル基準電流のレベルを異に制御するグローバル基準電流生成回路とを含むことを特徴とする。

さらに、本発明の他の実施形態は、抵抗値の変化に伴いデータの読出し又は書込みが行われる多数の単位セルを含むセルアレイと、単位セルと同じ構造を有する多数の基準セルを含む基準セルアレイと、基準セルアレイに格納されたデータを検証するため、基準セルの位置に対応するグローバル基準電流を生成するグローバル基準電流生成回路と、基準セルアレイの書込み検証動作時に基準セルアレイに流れる電流とグローバル基準電流を比べてデータを感知する感知増幅器とを含むことを特徴とする。

本発明の実施形態は次のような効果を有する。
第一、単位セル内に含まれた抵抗素子にデータを格納する非揮発性メモリ装置で、セルアレイの位置及び動作環境に従い変動される抵抗値を補正し、基準電流を生成する基準セルアレイ内に格納されたデータの値を明らかに判別できるようにすることにより、非揮発性メモリ装置の動作信頼性を高めることができるとの利点がある。
第二、基準電流を生成するための基準セルアレイの位置に従い変化する抵抗値を補正できるようにし、多数の基準セルアレイの位置と係りなく１つのグローバル基準電流生成回路を具現することにより、非揮発性メモリ装置内で占める面積を縮小できるようにする。
第三、単位セルアレイの動作環境に対応してグローバル基準電流を異に発生し、非揮発性メモリ装置の動作マージンを向上させることができるようにする。
第四、非揮発性メモリ装置の読出し動作で発生し得る誤動作を防止し、動作信頼性を高めることができるようにする効果を提供する。

一般的な非揮発性メモリ装置の読出し動作を説明するための回路図である。 図１に示した非揮発性メモリ装置の読出し動作時に流れる電流を説明するグラフである。 従来の非揮発性メモリ装置の読出し動作時に流れる電流を説明するグラフである。 図３で説明された相対基準電流方式を具現した非揮発性メモリ装置を説明するための回路図である。 図３で説明された相対基準電流方式を具現した非揮発性メモリ装置の他の例を説明するための構成を示す図である。 本発明の一実施形態に係る非揮発性メモリ装置の構成を示す図である。 図６に示したライン抵抗補正部を説明するための構成を示す図である。 図７ａに示した位置補正信号発生部に関する回路図である。 図６に示したグローバル基準電流部を説明するための回路図である。 本発明の他の実施形態に係る非揮発性メモリ装置の構成を示す図である。

以下、図を参照しながら本発明の実施形態に対し詳しく説明する。
本発明の実施形態は、低電力環境で動作する非揮発性メモリ装置で安定的な読出し動作のためのマージンを確保するため、動作環境及び基準セルの位置に従いデータが伝達される読出し経路上に発生する抵抗値の変動を補正することにより、データに対応する信号の強度が弱いとしてもデータを明らかに判別できるようにする。

図６は、本発明の一実施形態に係る非揮発性メモリ装置の構成を示す図である。
本発明の実施形態は、セルアレイ６１０、基準セルアレイ６２０、カラム選択回路６３０、感知増幅器６４０、基準電流生成器６５０、書込みドライバ６６０及びグローバル基準電流生成回路６７０を含む。ここで、グローバル基準電流生成回路６７０はライン抵抗補正部６８０、グローバル基準電流部６９０を含む。

セルアレイ６１０は、複数個のワードラインＷＬ１〜ＷＬｎと、複数個のソースラインＳＬ１〜ＳＬｎ及び複数個のビットラインＢＬ１〜ＢＬｎが交差する領域に多数の単位セルを含む。

基準セルアレイ６２０は、複数個のワードラインＷＬ１〜ＷＬｎと、複数個の基準ソースラインＲＦＳＬ１、ＲＦＳＬ２及び複数個の基準ビットラインＲＦＢＬ１、ＲＦＢＬ２が交差する領域に多数の基準セルを含み、セルアレイ６１０を複製して形成する。カラム選択回路６３０は、セルアレイ６１０及び基準セルアレイ６２０を選択的にアクセスする。

磁気メモリは、他のメモリより相対的に小さい信号の強度を有する。これに伴い、磁気メモリでは安定的な読出し動作マージンを確保するため、読出し動作経路上の多様な抵抗成分の変動を補正できるよう、メインセルアレイ６１０とマッチングされる基準セルアレイ６２０を含むことになる。

感知増幅器６４０は、ノーマル読出し動作時にセルアレイ６１０内で選択された単位セルからデータを感知及び増幅する。さらに、感知増幅器６４０は、ノーマル読出し動作時に基準セルアレイ６２０、基準電流生成器６５０で生成された基準電流ＩＲＥＦを感知増幅器６４０に出力する。

このとき、基準電流生成器６５０は基準セルアレイ６２０と連結され、ノーマル読出し動作時にスイッチング手段（Normal ＲＤ）がターンオンされ感知増幅器６４０に基準電流ＩＲＥＦを供給する。

さらに、感知増幅器６４０は、基準セルアレイ６２０に書込み動作が完了した以後、基準セルアレイ６２０の基準セルにデータが正常に書き込まれたか否かを検証するためスイッチング手段（ＲＥＦ ＷＴ／Verify）がターンオンされる。このとき、基準セルアレイ６２０の検証動作時にスイッチング手段（ＲＥＦ ＷＴ／Verify）がターンオンされると、感知増幅器６４０は、基準電流ＩＲＥＦを選択するのではなく、グローバル基準電流ＩＲＥＦ＿ＲＥＦＷＶを選択することになる。

書込みドライバ６６０は、ノーマル書込み動作時又は基準セルの書込み動作時にセルアレイ６１０及び基準セルアレイ６２０に書込み電圧を供給する。このとき、書込みドライバ６６０は、ノーマルセルの書込み動作時にスイッチング手段（Normal ＷＴ）を利用してセルアレイ６１０にデータを書き込むことができるようにする。一方、書込みドライバ６６０は、基準セルの書込み動作時にスイッチング手段（ＲＥＦ ＷＴ）を利用して基準セルアレイ６２０にデータを書き込むことができるようにする。

磁気メモリが正常に動作するためには、セルアレイ６１０が動作する以前に基準セルアレイ６２０に適宜な基準データを格納することが必要である。これに伴い、基準セルアレイ６２０の書込み検証動作時に基準セルアレイ６２０にデータが正常に格納されたのか否かを判別するためグローバル基準電流生成回路６７０が必要になる。

このようなグローバル基準電流生成回路６７０は、基準セルアレイ６２０で基準セルの位置に伴う基準電流補正機能を含むことになる。さらに、グローバル基準電流生成回路６７０は、読出し動作中の制御信号、選択信号を受信するトランジスタの工程変動に伴う基準電流補正機能を含むことになる。

ライン抵抗補正部６８０は、基準セルアレイ６２０の書込み検証動作時に基準セルの位置に伴い変化するビットライン、ソースライン、グローバルビットラインなどの多数の配線の長さに伴う抵抗値の変化を補正する。このようなライン抵抗補正部６８０は、行住所Ｘ＿ＡＤＤＲに従い抵抗値の変化を補正してライン電圧ＶＣ＿ＬＩＮＥを出力する。

さらに、グローバル基準電流部６９０は、ライン抵抗補正部６８０のライン電圧ＶＣ＿ＬＩＮＥ値に対応し、データ「０」及びデータ「１」を判別するためのグローバル基準電流ＩＲＥＦ＿ＲＥＦＷＶを生成して感知増幅器６４０に出力する。

グローバル基準電流生成回路６７０は感知増幅器６４０と連結され、基準セルアレイ６２０に「０」及び「１」のデータが正常に格納されているのかを感知増幅器６４０が判別できるようにする。このようなグローバル基準電流生成回路６７０は、基準セルアレイ６２０に格納されたデータの適合性を判別するためのものである。

ライン抵抗補正部６８０は、アクセスされる単位セルの住所を受信し、単位セルと感知増幅器６４０又はカラム選択回路６３０の間の距離に従い変わるビットラインＢＬの長さに伴う抵抗値の変化を出力する。

このとき、ビットラインＢＬは列単位の多数の単位セルにより共有され、単位セルの住所は行（row）住所Ｘ＿ＡＤＤＲに従い変わることになる。さらに、セルアレイ６１０内の行住所Ｘ＿ＡＤＤＲだけで単位セルと連結されたビットラインの距離、ソースラインの距離などは設計から定められている。そして、単位セルと連結されたビットラインの距離、ソースラインの距離などは単位セルの位置に従い比例して変化する。さらに、各配線の抵抗は長さが長くなるほど大きくなり、それに伴う抵抗値の変化は漸次増加する。

図７ａは、図６に示したライン抵抗補正部６８０に関する構成を示す図である。
ライン抵抗補正部６８０は、セル位置判定部６８１、位置補正信号発生部６８２を含む。

セル位置判定部６８１は、行住所Ｘ＿ＡＤＤＲを受信してアクセスしようとする単位セルの位置情報を含む複数個の位置信号ＰＯＳ＿１〜ＰＯＳ＿ｍを出力する。そして、位置補正信号発生部６８２は、複数個の位置信号ＰＯＳ＿１〜ＰＯＳ＿ｍに対応する抵抗値が反映されたライン電圧ＶＣ＿ＬＩＮＥを出力する。

セル位置判定部６８１は、単位セルの行住所Ｘ＿ＡＤＤＲ、即ち、活性化されるワードラインの住所をデコーディングして複数個の位置信号ＰＯＳ＿１〜ＰＯＳ＿ｍを出力する。ここで、セル位置判定部６８１は、単位セルが含まれたセルアレイ６１０の行（row）の数に対応するビットほどの行住所Ｘ＿ＡＤＤＲを受信する。

そして、セル位置判定部６８１は、順次整列された複数個の位置信号ＰＯＳ＿１〜ＰＯＳ＿ｍのうち１つを活性化させることで簡単なロジック回路を介し具現可能なので、当業者にデコーディングアルゴリズム及び具現は非常に簡単なため詳しい回路は省略する。

図７ｂは、図７ａの位置補正信号発生部６８２に関する詳細な回路図である。
位置補正信号発生部６８２は、電圧分配器と、位置信号制御部及び活性化部を含む。

ここで、電圧分配器は、コア電圧（ＶＣＯＲＥ）印加端と活性化部との間に直列連結された多数の抵抗Ｒ１〜Ｒｍ＋１を含む。

そして、位置信号制御部は、多数の抵抗Ｒ１〜Ｒｍ＋１とライン電圧ＶＣ＿ＬＩＮＥ出力端との間に並列連結された複数個のＮＭＯＳトランジスタＮ１〜Ｎｍを含む。複数個のＮＭＯＳトランジスタＮ１〜Ｎｍは、複数個の位置信号ＰＯＳ＿１〜ＰＯＳ＿ｍによりスイッチング動作が制御される。即ち、複数個の位置信号ＰＯＳ＿１〜ＰＯＳ＿ｍのうち活性化される信号に対応して複数個のＮＭＯＳトランジスタＮ１〜Ｎｍが選択的にターンオンされると、コア電圧（ＶＣＯＲＥ）と接地電圧（ＶＳＳ）との間に該当する電圧レベルがライン電圧ＶＣ＿ＬＩＮＥに出力される。

一例として、位置補正信号発生部６８２は、多数の単位セルが連結されたビットラインＢＬをモデリングしたものである。多数の単位セルごとにビットライン（ＢＬ）の長さが異なり、このような長さに伴う抵抗値の変化を多数の抵抗Ｒ１〜Ｒｍ＋１を介しモデリングしたライン電圧ＶＣ＿ＬＩＮＥを出力する。

即ち、感知増幅器６４０から最も遠く離れた基準セルに格納されたデータを検証する場合を仮定する。セル位置判定部６８１は、行住所Ｘ＿ＡＤＤＲに対応して複数個の位置信号ＰＯＳ＿１〜ＰＯＳ＿ｍのうち最後の位置信号ＰＯＳ＿ｍを論理ハイレベル（Ｈ）で出力し、その他の他の位置信号ＰＯＳ＿１〜ＰＯＳ＿ｍ−１は論理ローレベル（Ｌ）で出力する。

このような場合、位置信号ＰＯＳ＿ｍに応じてＮＭＯＳトランジスタＮｍがターンオンされる。これに伴い、位置補正信号発生部６８２から出力されるライン電圧ＶＣ＿ＬＩＮＥは、抵抗分配器の最下端抵抗Ｒｍ＋１にかかった最小電圧値が出力される。

このように最小電圧値を有するライン電圧ＶＣ＿ＬＩＮＥに応じて後述するＮＭＯＳトランジスタＮ５１のチャンネル抵抗を増加させ、ビットライン抵抗ＲＢＬ、ソースライン抵抗ＲＳＬを増加させる補正を行う。

逆に、感知増幅器６４０から最も近い基準セルに格納されたデータを確認する場合を仮定する。セル位置判定部６８１は、行住所Ｘ＿ＡＤＤＲに対応して複数個の位置信号ＰＯＳ＿１〜ＰＯＳ＿ｍのうち第一の位置信号ＰＯＳ＿１を論理ハイレベル（Ｈ）で出力し、その他の他の位置信号ＰＯＳ＿２〜ＰＯＳ＿ｍは論理ローレベル（Ｌ）で出力する。

このような場合、位置信号ＰＯＳ＿１に応じてＮＭＯＳトランジスタＮ１がターンオンされる。これに伴い、位置補正信号発生部６８２から出力されるライン電圧ＶＣ＿ＬＩＮＥは、抵抗分配器の最上端抵抗Ｒ１にかかった最大電圧値が出力される。

このように最大電圧値を有するライン電圧ＶＣ＿ＬＩＮＥに応じて後述するＮＭＯＳトランジスタＮ５１のチャンネル抵抗を減少させ、ビットライン抵抗ＲＢＬ、ソースライン抵抗ＲＳＬを減少させる補正を行う。

一方、活性化部は位置補正信号発生部６８２の抵抗分配器の下端に連結されたＮＭＯＳトランジスタＮＭ１を含む。ＮＭＯＳトランジスタＮＭ１は抵抗分配器と接地電圧（ＶＳＳ）印加端との間に連結され、ゲート端子を介しイネーブル信号ＥＮが印加される。活性化部は、イネーブル信号ＥＮに応じて必要時にのみ動作するようにして電力の浪費を防止することができる。

図７ｃは、図６に示したグローバル基準電流部６９０を説明するための詳細な回路図である。
グローバル基準電流部６９０は、基準電流出力部６９１、クランプ電圧部６９２、ライン電圧部６９３、ＭＴＪ抵抗部６９４、セルトランジスタ部６９５及び活性化部６９６を含む。

ここで、基準電流出力部６９１はＰＭＯＳトランジスタＰ１、Ｐ２を含む。ＰＭＯＳトランジスタＰ１、Ｐ２は、コア電圧（ＶＣＯＲＥ）に応じて抵抗ＲＭＴＪに流れる電流をミラーリングし、グローバル基準電流ＩＲＥＦ＿ＲＥＦＷＶとして出力する。

クランプ電圧部６９２は、基準電流出力部６９１とライン電圧部６９３との間に連結され、電圧抑制信号ＶＣＭＰにより制御されるＮＭＯＳトランジスタＮ５０を含む。ＮＭＯＳトランジスタＮ５０は、過電流が流れることを防止するための電圧抑制信号ＶＣＭＰに対応してスイッチング動作する。ここで、ＮＭＯＳトランジスタＮ５０は、感知増幅器６４０のセンスアンプブロックと同じ電源及びトランジスタを用いるようにモデリングする。

そして、ライン電圧部６９３はクランプ電圧部６９２とＭＴＪ抵抗部６９４との間に連結され、ライン電圧ＶＣ＿ＬＩＮＥにより制御されるＮＭＯＳトランジスタＮ５１を含む。ＮＭＯＳトランジスタＮ５１は、位置補正信号発生部６８２から出力されたライン電圧ＶＣ＿ＬＩＮＥに対応する抵抗の役割を果たす。

ここで、ＮＭＯＳトランジスタＮ５１は、書込み検証対象となる基準セルの位置に伴うライン抵抗の変動を考慮してモデリングする。即ち、ビットライン抵抗（ＲＢＬ）、ソースライン抵抗（ＳＢＬ）の変動は、ライン電圧ＶＣ＿ＬＩＮＥを受信するＮＭＯＳトランジスタＮ５１のチャンネル抵抗を介し補正することになる。

さらに、ＭＴＪ抵抗部６９４は、ライン電圧部６９３とセルトランジスタ部６９５との間に連結された固定抵抗ＲＭＴＪを含む。固定抵抗ＲＭＴＪは、データ「０」に対応する抵抗（ＲＨ）とデータ「１」に対応する抵抗（ＲＬ）の中間値（（ＲＨ＋ＲＬ）／２）を有する。

さらに、セルトランジスタ部６９５はＮＭＯＳトランジスタＮ５２、Ｎ５３を含む。ここで、ＮＭＯＳトランジスタＮ５２はＭＴＪ抵抗部６９４とＮＭＯＳトランジスタＮ５３との間に連結され、ゲート端子を介しコア電圧（ＶＣＯＲＥ）が印加される。そして、ＮＭＯＳトランジスタＮ５３はＮＭＯＳトランジスタＮ５２と活性化部６９６との間に連結され、ゲート端子を介しポンピング電圧ＶＰＰが印加される。

このようなＮＭＯＳトランジスタＮ５２、Ｎ５３は、単位セルが含まれた読出し経路でセルトランジスタスイッチをモデリングする。ここで、ＮＭＯＳトランジスタＮ５２は読出し制御信号（ＲＤＥ）を受信するＮＭＯＳトランジスタをモデリングしたものであり、ＮＭＯＳトランジスタＮ５３はセルトランジスタをモデリングしたものである。

このとき、書込み検証制御信号、基準カラム選択信号等を受信し、その動作を制御するトランジスタ等の抵抗変動は、ＮＭＯＳトランジスタＮ５２、Ｎ５３のチャンネル抵抗を利用して補正する。

さらに、活性化部は、セルトランジスタ部６９５と接地電圧（ＶＳＳ）印加端との間に連結され、ゲート端子を介しイネーブル信号ＥＮが印加されるＮＭＯＳトランジスタＮ５４を含む。

前述のＮＭＯＳトランジスタＮ５０〜Ｎ５４は、単位セルの特性分析を介し単位セルのトランジスタの変動を平均的に代弁することができるようにトランジスタのチャンネル幅及び長さを選択させる。

このような構成を有するグローバル基準電流部６９０は、読出し経路に含まれたトランジスタ等を複製する。そして、基準セルの位置に対応して変化する配線の抵抗値は、位置補正信号発生部６８２から出力されたライン電圧ＶＣ＿ＬＩＮＥに応じてソース及びドレインの間に抵抗値を変化させることのできるＮＭＯＳトランジスタＮ５１で代替する。

一例として、感知増幅器６４０に近い基準セルに格納されたデータを判別する場合を仮定する。位置補正信号発生部６８２から出力されたライン電圧ＶＣ＿ＬＩＮＥは最大値となり、グローバル基準電流部６９０内のＮＭＯＳトランジスタＮ５１の抵抗値は小さくなる。

逆に、感知増幅器６４０から最も遠く離れた基準セルに格納されたデータを判別する場合は、位置補正信号発生部６８２から出力されたライン電圧ＶＣ＿ＬＩＮＥが最小値となり、グローバル基準電流部６９０内のＮＭＯＳトランジスタＮ５１はターンオンされるが抵抗値は大きくなる。

本発明の実施形態では、アクセスされる基準セルの位置に伴い変わる配線の抵抗値を反映したグローバル基準電流ＩＲＥＦ＿ＲＥＦＷＶを生成することができる。さらに、グローバル基準電流部６９０が読出し経路をモデリングして形成されただけに、非揮発性メモリ装置の動作環境に対応してグローバル基準電流ＩＲＥＦ＿ＲＥＦＷＶを生成することが可能である。

このような本発明の実施形態は、基準セルの位置に伴いライン抵抗が変動されることと、工程変動によるトランジスタ特性を補正し、基準セルアレイ６２０に格納されたデータを明らかに判別することができる。

これは読出し動作時にセルアレイ６１０に格納されたデータを読み出すための基準電流が、単位セルの位置と動作環境に伴い適切に変化し得ることを意味する。結果的に、非揮発性メモリ装置の読出し動作の遂行時に動作マージンが最大に確保され得る。

図８は、本発明の他の実施形態に係る非揮発性メモリ装置の構成を示す図である。
本発明の実施形態は、セルアレイ８１０、カラム選択回路８３０、感知増幅器８４０、書込みドライバ８６０、グローバル基準電流生成回路８７０を含む。

ここで、セルアレイ８１０は、複数個のワードラインＷＬ１〜ＷＬｎと、複数個のソースラインＳＬ１〜ＳＬｎ及び複数個のビットラインＢＬ１〜ＢＬｎが交差する領域に多数の単位セルを含む。カラム選択回路８３０は、セルアレイ８１０を選択的にアクセスする。

感知増幅器８４０は、ノーマルリード動作時にセルアレイ８１０内で選択された単位セルからデータを感知及び増幅する。書込みドライバ８６０は、ノーマル書込み動作時にセルアレイ８１０に書込み電圧を供給する。

グローバル基準電流生成回路８７０は、感知増幅器８４０にグローバル基準電流ＩＲＥＦ＿ＲＥＦＷＶを供給する。グローバル基準電流生成回路８７０は、図６に示したグローバル基準電流生成回路６７０と同じなので、その詳細な構成の説明は省略する。

図６の実施形態と異なり、本発明の他の実施形態に係る非揮発性メモリ装置は基準セルアレイ６２０を含まない。そして、本発明の実施形態は、グローバル基準電流生成回路８７０から出力されたグローバル基準電流ＩＲＥＦ＿ＲＥＦＷＶをセルアレイ８１０内の単位セルに格納されたデータを判別する用途で用いることが特徴である。

図８に示したグローバル基準電流生成回路８７０は、図６で説明されたグローバル基準電流生成回路６７０を基準セルでないセルアレイ８１０内の単位セルの位置に対応してグローバル基準電流ＩＲＥＦ＿ＲＥＦＷＶを出力させる。

これに伴い、グローバル基準電流生成回路８７０が従来の基準セルアレイ５２０と基準電流生成器５５０の役割を全て果たすことができる。グローバル基準電流生成回路８７０を利用して単位セルに格納されたデータを読み出す場合、別途の基準セルアレイ５２０が不要であるだけでなく、基準セルアレイ５２０内のデータが正常に格納されているのかを確認する必要がなくなる。

これにより、非揮発性メモリ装置内の書込みドライバ８６０及び感知増幅器８４０の構造も単純になり、基準セルアレイ５２０が占めていた面積を縮小させることができるので、非揮発性メモリ装置の集積度を向上させることができる。

前述のように、本発明の実施形態では、読出し動作時に動作環境（温度、電圧など）だけでなく、アクセスされる単位セルの位置に伴い変わるデータ信号の強度を勘案してデータを判別することができる。

特に、単位セルの位置と動作環境に伴い変化する内部抵抗を反映した基準電流を生成することのできる回路を介し、非揮発性メモリ装置の読出し動作マージンを増加させて動作の安定性を高める。

以上、本発明に関する好ましい実施形態を説明したが、本発明は前記実施形態に限定されず、本発明の属する技術範囲を逸脱しない範囲での全ての変更が含まれる。

Claims (23)

1. 抵抗値の変化に伴い単位セルにデータの読出し又は書込みが行われるセルアレイと、
   前記単位セルに流れる電流とグローバル基準電流を比べてデータを感知する感知増幅器と、
   アクセスされる前記単位セルの位置に従い前記グローバル基準電流のレベルを異に制御するグローバル基準電流生成回路と
   を含むことを特徴とする非揮発性メモリ装置。
2. 前記グローバル基準電流生成回路は、
   前記単位セルの位置に従い相違する抵抗値を有するライン電圧を出力するライン抵抗補正部と、
   前記ライン電圧に対応して前記グローバル基準電流のレベルを可変するグローバル基準電流部と
   を含むことを特徴とする請求項１に記載の非揮発性メモリ装置。
3. 前記ライン抵抗補正部は、
   前記単位セルと連結されたビットライン、ソースラインの長さに対応して前記ライン電圧レベルを異に制御することを特徴とする請求項２に記載の非揮発性メモリ装置。
4. 前記ライン抵抗補正部は、
   前記単位セルの行住所を受信して複数個の位置信号を出力するセル位置判定部と、
   前記複数個の位置信号に対応して互いに異なる電圧レベルを有する前記ライン電圧を出力する位置補正信号発生部と
   を含むことを特徴とする請求項２に記載の非揮発性メモリ装置。
5. 前記位置補正信号発生部は、
   多数の抵抗が直列連結された電圧分配器と、
   前記多数の抵抗と並列連結され、前記複数個の位置信号に応じて前記ライン電圧の抵抗を制御する多数のスイッチと、
   前記位置補正信号発生部の活性化動作を制御する活性化部と
   を含むことを特徴とする請求項４に記載の非揮発性メモリ装置。
6. 前記グローバル基準電流部は、前記感知増幅器、前記セルアレイの各回路構成と同じ抵抗を有するように複製された回路を含むことを特徴とする請求項２に記載の非揮発性メモリ装置。
7. 前記グローバル基準電流部は、
   前記単位セルの位置に対応してチャンネル抵抗値が変わるライン電圧部と、
   論理ハイレベル及び論理ローレベルの２つのデータの中間値の固定抵抗値を有する抵抗素子と、
   電流ミラーにより前記グローバル基準電流を出力する基準電流出力部と、
   電圧抑制信号により制御されるクランプ電圧部と、
   前記単位セルのトランジスタを複製するセルトランジスタ部と、
   前記グローバル基準電流部の活性化状態を制御する活性化部と
   を含むことを特徴とする請求項６に記載の非揮発性メモリ装置。
8. 前記クランプ電圧部は、前記感知増幅器と同じ電源及びトランジスタが用いられることを特徴とする請求項７に記載の非揮発性メモリ装置。
9. 前記セルトランジスタ部は、
   ゲート端子を介しコア電圧が印加される第２トランジスタと、
   ゲート端子を介しポンピング電圧が印加される第３トランジスタと
   を含むことを特徴とする請求項７に記載の非揮発性メモリ装置。
10. 前記単位セルは、前記データに対応して互いに異なる抵抗値を有する可変抵抗素子を含むことを特徴とする請求項１に記載の非揮発性メモリ装置。
11. 前記可変抵抗素子は、磁場の方向変化を介しデータを書き込むことのできるＭＴＪ（Magnetic Tunneling Junction）素子を含むことを特徴とする請求項１０に記載の非揮発性メモリ装置。
12. 抵抗値の変化に伴いデータの読出し又は書込みが行われる多数の単位セルを含むセルアレイと、
    前記単位セルと同じ構造を有する多数の基準セルを含む基準セルアレイと、
    前記基準セルアレイに格納されたデータを検証するため、前記基準セルの位置に対応するグローバル基準電流を生成するグローバル基準電流生成回路と、
    前記基準セルアレイの書込み検証動作時に前記基準セルアレイに流れる電流と前記グローバル基準電流を比べてデータを感知する感知増幅器と
    を含むことを特徴とする非揮発性メモリ装置。
13. 前記セルアレイのノーマル読出し動作時に、前記感知増幅器に基準電流を供給する基準電流生成器をさらに含むことを特徴とする請求項１２に記載の非揮発性メモリ装置。
14. 前記グローバル基準電流生成回路は、
    前記基準セルの位置に従い相違する抵抗値を有するライン電圧を出力するライン抵抗補正部と、
    前記ライン電圧に対応して前記グローバル基準電流のレベルを可変するグローバル基準電流部と
    を含むことを特徴とする請求項１２に記載の非揮発性メモリ装置。
15. 前記ライン抵抗補正部は、
    前記基準セルと連結されたビットライン、ソースラインの長さに対応して前記ライン電圧レベルを異に制御することを特徴とする請求項１４に記載の非揮発性メモリ装置。
16. 前記ライン抵抗補正部は、
    前記基準セルの行住所を受信して複数個の位置信号を出力するセル位置判定部と、
    前記複数個の位置信号に対応して互いに異なる電圧レベルを有する前記ライン電圧を出力する位置補正信号発生部と
    を含むことを特徴とする請求項１４に記載の非揮発性メモリ装置。
17. 前記位置補正信号発生部は、
    多数の抵抗が直列連結された電圧分配器と、
    前記多数の抵抗と並列連結され、前記複数個の位置信号に応じて前記ライン電圧の抵抗を制御する多数のスイッチと、
    前記位置補正信号発生部の活性化動作を制御する活性化部と
    を含むことを特徴とする請求項１６に記載の非揮発性メモリ装置。
18. 前記グローバル基準電流部は、前記感知増幅器、前記基準セルアレイの各回路構成と同じ抵抗を有するように複製された回路を含むことを特徴とする請求項１４に記載の非揮発性メモリ装置。
19. 前記グローバル基準電流部は、
    前記基準セルの位置に対応してチャンネル抵抗値が変わるライン電圧部と、
    電流ミラーにより前記グローバル基準電流を出力する基準電流出力部と、
    電圧抑制信号により制御されるクランプ電圧部と、
    前記基準セルのトランジスタを複製するセルトランジスタ部と、
    前記グローバル基準電流部の活性化状態を制御する活性化部と
    を含むことを特徴とする請求項１８に記載の非揮発性メモリ装置。
20. 前記クランプ電圧部は、前記感知増幅器と同じ電源及びトランジスタが用いられることを特徴とする請求項１９に記載の非揮発性メモリ装置。
21. 前記セルトランジスタ部は、
    ゲート端子を介しコア電圧が印加される第２トランジスタと、
    ゲート端子を介しポンピング電圧が印加される第３トランジスタと
    を含むことを特徴とする請求項１９に記載の非揮発性メモリ装置。
22. 前記単位セルは、前記データに対応して互いに異なる抵抗値を有する可変抵抗素子を含むことを特徴とする請求項１２に記載の非揮発性メモリ装置。
23. 前記可変抵抗素子は、磁場の方向変化を介しデータを書き込むことのできるＭＴＪ（Magnetic Tunneling Junction）素子を含むことを特徴とする請求項２２に記載の非揮発性メモリ装置。

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