CN112599167A - 电阻式存储器件和操作电阻式存储器件的方法 - Google Patents

Abstract

一种电阻式存储器件，包括：电阻式存储单元的存储单元阵列，连接到字线和位线，该存储单元阵列的每个存储块包括K个存储片；写入/读取电路，通过行解码器和列解码器连接到存储单元阵列，写入/读取电路被配置为在存储单元阵列的目标存储片中执行写入操作，写入/读取电路包括与存储块相对应的写入驱动器；控制电压生成器，被配置为基于参考电流生成第一控制电压和第二控制电压；以及控制电路，被配置为控制写入/读取电路和控制电压生成器。与存储块中的第一存储块相对应的第一写入驱动器被配置为向目标存储片提供与存储单元阵列中的目标存储片的所选择的存储单元的物理位置相对应的写入电流。

Description

电阻式存储器件和操作电阻式存储器件的方法

相关申请的交叉引用

本申请要求于2019年10月1日在韩国知识产权局提交的韩国专利申请No.10-2019-0121358的优先权，其公开内容通过引用整体并入本文。

技术领域

与示例实施例一致的装置和方法涉及存储器件，更具体地，涉及电阻式存储器件和/或操作电阻式存储器件的方法。

背景技术

易失性存储器是一种在设备通电时维持数据的计算机存储设备。非易失性存储器是一种即使在被循环通电之后(例如在断电之后)也能检索所存储的信息的计算机存储设备。响应于对高容量和低功耗存储器件的需求，正在进行对非易失性且不需要刷新操作的下一代存储器件的研究。下一代存储器件通常需要/包括动态随机存取存储器(DRAM)的高度集成特性、闪存的非易失性特性以及静态RAM(SRAM)的高速特性。下一代存储器件的示例包括相变RAM(PRAM)、纳米浮栅存储器(NFGM)、聚合物RAM(PoRAM)、磁性RAM(MRAM)、铁电RAM(FeRAM)和/或电阻式RAM(RRAM)。

发明内容

一个或多个示例实施例提供了一种具有增进的性能的电阻式存储器件。

一个或多个示例实施例提供了一种具有增进的性能的电阻式存储器件的操作方法。

根据一些示例实施例，一种电阻式存储器件包括：存储单元阵列，所述存储单元阵列包括连接到多条字线和多条位线的多个电阻式存储单元，所述存储单元阵列被划分为多个存储块(bay)，每个存储块包括K个存储片(tile)，K是大于1的自然数；写入/读取电路，通过行解码器和通过列解码器连接到所述存储单元阵列，所述写入/读取电路被配置为在所述存储单元阵列的目标存储片中执行写入操作，所述写入/读取电路包括与所述多个存储块相对应的多个写入驱动器；控制电压生成器，被配置为基于参考电流生成第一控制电压和第二控制电压，并且将所述第一控制电压和所述第二控制电压提供给所述写入/读取电路；以及控制电路，被配置为控制所述写入/读取电路和所述控制电压生成器。所述多个写入驱动器中与所述多个存储块中的第一存储块相对应的第一写入驱动器被配置为向所述目标存储片提供与所述存储单元阵列中的所述目标存储片的所选择的存储单元的物理位置相对应的写入电流。

根据一些示例实施例，一种电阻式存储器件包括：存储单元阵列，所述存储单元阵列包括连接到多条字线和多条位线的多个电阻式存储单元，所述存储单元阵列被划分为多个存储块，每个存储块包括K个存储片，K是大于1的自然数；行解码器，通过所述多条字线连接到所述存储单元阵列，所述行解码器包括多个行选择开关；列解码器，通过所述多条位线连接到所述存储单元阵列，所述列解码器包括多个列选择开关；写入/读取电路，通过所述行解码器和所述列解码器连接到所述存储单元阵列，所述写入/读取电路被配置为在所述存储单元阵列的目标存储片中执行写入操作，所述写入/读取电路包括与所述多个存储块相对应的多个写入驱动器；控制电压生成器，被配置为基于参考电流生成第一控制电压和第二控制电压，并且将所述第一控制电压和所述第二控制电压提供给所述写入/读取电路；以及控制电路，被配置为基于命令和地址来控制所述写入/读取电路和所述控制电压生成器。所述多个写入驱动器中与所述多个存储块中的第一存储块相对应的第一写入驱动器被配置为向所述目标存储片提供与所述存储单元阵列中的所述目标存储片的所选择的存储单元的物理位置相对应的写入电流。

根据一些示例实施例，提供了一种操作电阻式存储器件的方法，所述电阻式存储器件包括存储单元阵列，所述存储单元阵列包括连接到多条字线和多条位线的多个电阻式存储单元，其中所述存储单元阵列被划分为多个存储块，所述多个存储块中的每个存储块包括K个存储片，K是大于1的自然数，所述方法包括：基于写入命令中指示的行地址和列地址，识别所述多个电阻式存储单元之中设置在目标存储片中的所选择的存储单元；以及由所述写入驱动器中的第一写入驱动器基于所述写入命令，提供与所述存储单元阵列中的所述目标存储片的所选择的存储单元的物理位置相对应的写入电流。

附图说明

通过参考附图详细描述示例实施例，上述以及其他方面和特征将变得更加清楚，在附图中：

图1是示出根据一些示例实施例的存储器系统的框图；

图2是示出根据一些示例实施例的图1中的存储器控制器的框图；

图3是示出根据一些示例实施例的图1中的电阻式存储器件的框图；

图4是示出根据一些示例实施例的存储单元阵列的电路图；

图5A、图5B和图5C是根据一些示例实施例的存储单元的电路图；

图6是示出根据一些示例实施例的存储单元阵列的图；

图7A示出了单级存储单元的电阻分布；

图7B示出了多级存储单元的电阻分布；

图8A示出了图4中的存储单元的电流和电压特性曲线；

图8B示出了图4中的存储单元的电流和电压特性曲线；

图9是示出根据一些示例实施例的图3的电阻式存储器件中的控制电路的框图；

图10示出了根据一些示例实施例的图3的电阻式存储器件中的存储单元阵列、写入电路和控制电压生成器；

图11示出了根据一些示例实施例的图10的电阻式存储器件中的第一存储块、控制电压生成器和与第一存储块相对应的第一写入驱动器；

图12示出了根据其他示例实施例的图10的电阻式存储器件中的第一存储块、控制电压生成器和与第一存储块相对应的第一写入驱动器；

图13是示出图11和图12中的写入驱动器中根据从所选择的存储块到数据感测节点的距离的路径上的电阻和屏蔽晶体管两端的电压降的曲线图；

图14示出了根据一些示例实施例的图3中的电阻式存储器件的一部分；

图15详细地示出了图14的电阻式存储器件；

图16示出了施加到行选择开关和列选择开关的选择信号的电平；

图17示出了当在图15的电阻式存储器件中执行编程操作时所选择的位线、所选择的字线和编程电流的电平；

图18是示出根据一些示例实施例的存储单元阵列的等效电路图；

图19是根据一些示例实施例的存储器件的透视图，并且图20是沿图19的线A-A’和B-B’截取的截面图；

图21是示出根据一些示例实施例的操作电阻式存储器件的方法的流程图；

图22是示出根据一些示例实施例的非易失性存储器模块的图；以及

图23是示出根据一些示例实施例的移动系统的框图。

具体实施方式

在下文中将参考附图更全面地描述示例实施例。

图1是示出根据一些示例实施例的存储器系统的框图。

包括电阻式存储单元的存储器件可以被称为电阻式存储器件。备选地或附加地，存储器件可以包括各种类型的存储单元。例如，存储器件可以包括存储单元的异构集合。因为存储单元可以设置在多个第一信号线和多个第二信号线的交叉点处，所以存储器件可以被称为交叉点存储器件。

参考图1，存储器系统10包括存储器控制器100和电阻式存储器件200。电阻式存储器件200包括存储单元阵列(MCA)210、控制电路300和写入/读取电路400。当存储单元阵列210包括多个电阻式存储单元时，存储器系统10可以被称为电阻式(电阻型)存储器系统。

响应于来自主机的写入/读取请求，存储器控制器100读取存储在电阻式存储器件200中的数据和/或控制电阻式存储器件200以将数据写入电阻式存储器件200。在一些示例实施例中，存储器控制器100向电阻式存储器件200提供地址(信号)ADDR、命令(信号)CMD和控制信号CTRL以控制针对电阻式存储器件200的编程(或写入)操作和/或读取操作。

另外，可以在存储器控制器100和电阻式存储器件200之间交换写入目标数据DTA和读取数据DTA。例如，可以响应于写入命令将写入目标数据DTA写入电阻式存储器件200，并且可以响应于读取命令从电阻式存储器件200读取读取数据DTA。

另外，存储器控制器100可以包括读取重试控制器110(例如，控制电路)和/或纠错码(ECC)引擎120(例如，ECC电路)。读取重试控制器110可以控制存储器控制器100在读取重试模式下操作，以执行读取重试操作。ECC引擎120可以对从电阻式存储器件200提供的数据执行错误检测和纠正。例如，ECC引擎120可以检测数据是否具有错误并且潜在地纠正错误。

存储单元阵列210可以包括分别设置在第一信号线和第二信号线相交叉的区域中的多个存储单元。另外，每个存储单元可以是存储一比特数据的单级单元(SLC)，或者可以是存储至少两比特数据的多级单元(MLC)。

备选地，存储单元阵列210可以包括SLC和MLC两者。

在一些示例实施例中，存储单元阵列210包括具有二维水平结构的存储单元。备选地或附加地，存储单元阵列210包括具有三维竖直结构的存储单元。

存储单元阵列210可以包括电阻式(电阻型)存储单元，电阻式(电阻型)存储单元包括可变电阻器元件。例如，当由相变材料(例如，Ge-Sb-Te)形成的可变电阻器元件的电阻根据温度而改变时，电阻式存储器件是相变RAM(PRAM)。作为另一示例，当可变电阻器器件由包括上电极、下电极以及它们之间的过渡金属氧化物在内的复合金属氧化物形成时，电阻式存储器件是电阻式RAM(RRAM)。作为另一示例，当可变电阻器器件由磁性材料的上电极、磁性材料的下电极以及它们之间的电介质形成时，电阻式存储器件是磁性RAM(MRAM)。存储单元阵列210可以包括电阻式存储单元的异构集合；例如，存储单元阵列210可以包括PRAM单元、RRAM单元和MRAM单元；然而，示例实施例不限于此。

写入/读取电路400对存储单元执行写入操作和读取操作。在一些示例实施例中，写入/读取电路400通过位线连接到存储单元，并且包括将数据写入存储单元的写入驱动器(例如，驱动电路)以及感测存储单元的电阻组件的读出放大器。

在一些示例实施例中，控制电路300控制电阻式存储器件200的操作，并且控制写入/读取电路400以执行诸如写入操作或读取操作之类的存储器操作。对于电阻式存储器件200的写入操作和读取操作，控制电路300可以将诸如写入脉冲或读取脉冲之类的脉冲信号提供给写入/读取电路400。例如，写入/读取电路400可以响应于写入脉冲而向存储单元阵列210提供写入电流(或写入电压)，并响应于读取脉冲而向存储单元阵列210提供读取电流(或读取电压)。读取电流/写入电流或读取电压/写入电压可以彼此相同或不同。

在对电阻式存储器件200的写入操作中，可以根据与写入操作相关联的写入数据增大或减小存储单元阵列210的存储单元的可变电阻器的电阻值。例如，存储单元阵列210中的每个存储单元可以具有根据当前存储在其中的数据的电阻值，并且可以根据要写入每个存储单元的数据来增大或减小该电阻值。

在一些示例实施例中，写入操作被划分为复位写入操作和置位写入操作。在置位状态下，电阻式存储单元可以具有相对低的电阻值，而在复位状态下，电阻式存储单元可以具有相对高的电阻值。复位写入操作可以涉及执行写入操作以便增大电阻式存储单元的可变电阻器的电阻值，而置位写入操作可以涉及执行写入操作以便减小电阻式存储单元的可变电阻器的电阻值。

在一些示例实施例中，当由电阻式存储器件200读取的数据的所检测到的错误不可纠正时，存储器控制器100控制电阻式存储器件200在读取重试模式下操作以执行读取重试操作。例如，ECC引擎120可以确定读取的数据是否具有错误以及该错误是否可纠正。在读取重试操作期间，在存储器件200改变用于确定数据“0”和数据“1”的参考(例如，读取参考)的同时，存储器件200读取(或重新读取)数据，通过对读取的数据执行数据确定操作来分析存储单元的电阻水平分布中的谷(valley)，并且基于分析结果，执行选择读取参考的恢复算法，以最小化或减少数据的错误发生。读取重试操作可以由读取重试控制器110控制。

图2是示出根据一些示例实施例的图1中的存储器控制器的框图。

参考图2，存储器控制器100包括读取重试控制器110、ECC引擎120、中央处理单元(CPU)130、主机接口(I/F)140和存储器接口(I/F)150。读取重试控制器110、ECC引擎120、中央处理单元(CPU)130、主机接口140和存储器接口150可以通过系统总线105彼此通信。

CPU 130控制存储器控制器100的操作。例如，CPU 130可以控制与对电阻式存储器件200的存储器操作有关的各种功能块。主机接口140与主机对接。例如，主机接口140可以从主机接收针对存储器操作的请求。例如，主机接口140从主机接收用于读取和/或写入数据的请求，并且响应于该请求，主机接口140生成用于对存储器件200的存储器操作的内部信号。

在一些示例实施例中，ECC引擎120对写入数据执行ECC编码过程并且对读取数据执行ECC解码过程。例如，ECC引擎120可以对从电阻式存储器件200读取的数据执行错误检测操作，并且当错误检测操作的结果指示存在错误时，可以对读取的数据执行错误纠正操作。读取重试控制器110可以提供各种类型的信息，用于在读取重试模式期间控制存储器件200的操作，如前所述。存储器接口150与电阻式存储器件200对接，以在存储器控制器100与电阻式存储器件200之间交换各种信号(例如，命令、地址、模式信号、参考信息、数据等)。

图3是示出根据一些示例实施例的图1中的电阻式存储器件的框图。

参考图3，电阻式存储器件200包括存储单元阵列210、控制电路300、控制电压生成器260和写入/读取电路400。另外，电阻式存储器件200还可以包括行解码器220、列解码器230、电压生成器240和参考信号生成器250。存储单元阵列210以及写入/读取电路400、行解码器220和列解码器230可以形成在其中形成有电阻式存储器件200的半导体衬底的核心区域202中。控制电压生成器260、电压生成器240和参考信号生成器250可以形成在半导体衬底的外围区域201中。写入/读取电路400可以包括写入电路(WC)410、包含读取电路的读出放大器(SA)420、写入缓冲器(WB)430、页缓冲器(PB)440和验证电路450。写入电路410可以包括多个写入驱动器。

布置在存储单元阵列210中的存储单元连接到字线WL和位线BL。因为通过位线BL和字线WL提供各种电压信号或电流信号，所以可以向所选择的存储单元写入数据或从所选择的存储单元读取数据，并且可以防止向剩余的未选择的存储单元写入数据或从剩余的未选择的存储单元读取数据，或者降低发生的可能性。

用于指示存取目标存储单元的地址(或存取地址)ADDR连同命令CMD可以由控制电路300接收。在一些示例实施例中，地址ADDR包括存储单元阵列210的用于选择字线WL的行地址R_ADDR和存储单元阵列210的用于选择位线BL的列地址C_ADDR。行解码器220响应于行地址R_ADDR执行字线选择操作，并且列解码器230响应于列地址C_ADDR执行位线选择操作。

写入/读取电路400可以连接到位线BL，因此可以将数据写入存储单元或者可以从存储单元读取数据。写入/读取电路400可以连接到行解码器220和列解码器230。

例如，可以从电压生成器240向所选择的存储单元提供置位电压VST或复位电压VRST，可以从电压生成器240向未选择的字线和未选择的位线提供禁止电压Vinhx和Vinhy，并且在读取操作中，可以从电压生成器240向所选择的存储单元提供读取电压VRD。写入/读取电路400可以通过列解码器230向存储单元阵列210提供根据数据的写入电压或写入电流。备选地或附加地，为了确定读取操作中的数据，写入/读取电路400可以包括与位线BL的节点(例如，数据感测节点)连接的比较器，并且可以通过对感测节点的感测电压或感测电流执行比较操作来读取数据值。参考电压VREF和/或参考电流IREF可以被提供给写入/读取电路400，并因此可以被用于数据确定操作。参考信号生成器250可以生成参考电压VREF和/或参考电流IREF。参考信号生成器250可以将参考电流IREF提供给控制电压生成器260，并且电压生成器240可以将偏置电压Vb提供给控制电压生成器260和/或写入/读取电路400。

备选地或附加地，写入/读取电路400可以根据针对读取数据的读取结果向控制电路300提供通过/失败信号P/F。控制电路300可以参考通过/失败信号P/F，并因此控制存储单元阵列210的写入和读取操作。

在一些示例实施例中，控制电路300基于命令CMD、地址ADDR、控制信号CTRL和通过/失败信号P/F来生成多个控制信号CTL1～CTL6。在一些示例实施例中，控制电路300将第一控制信号CTL1提供给电压生成器240，将第二控制信号CTL2提供给参考信号生成器250，将第三控制信号CTL3提供给写入/读取电路400，将第四控制信号CTL4提供给行解码器220，将第五控制信号CTL5提供给列解码器230，并将第六控制信号CTL6提供给控制电压生成器260。

控制电路300可以基于行地址R_ADDR和/或列地址C_ADDR(例如，地址ADDR)来控制行解码器220、列解码器230、控制电压生成器260和写入/读取电路400中的至少一个。

图4是示出根据一些示例实施例的图3中的存储单元阵列的电路图。

存储单元阵列210a包括多个单元，图4示出了具有单元块的单元阵列，其中单元块包括这些多个单元。

参考图4，存储单元阵列210a包括多条字线WL1至WLn、多条位线BL1至BLm以及多个存储单元214。虽然图4示出了五条字线WL，但是示例实施例不限于此，因为可以存在少于五条或多于五条的字线WL。例如，字线WL的数量n可以与位线BL的数量m相同或不同。连接到一条字线的存储单元MC可以被定义为页单元213。

在一些示例实施例中，每个存储单元MC包括可变电阻器R和选择器件D。这里，可变电阻器R可以被称为可变电阻器元件和/或可变电阻器材料，选择器件D可以被称为开关元件。可变电阻器R连接在位线BL1至BLm之一与选择器件D之间，并且选择器件D连接在可变电阻器器件R与字线WL1至WLn之一之间。

可变电阻器R的电阻值可以改变到多个电阻状态之一。例如，电阻值可以响应于电脉冲被施加到对应的可变电阻器R而改变。

在一些示例实施例中，相变材料具有相对高电阻的非晶态和相对低电阻的晶态。相变材料的相可以根据由电流生成的焦耳热而改变。使用相的改变，可以将数据写入对应的单元。

选择器件D连接在字线WL1至WLn之一与可变电阻器R之间，并且根据施加到所连接的字线和位线的电压，对提供给可变电阻器R的电流进行控制。在一些示例实施例中，选择器件D是PN结二极管或PIN结二极管。二极管的阳极可以连接到可变电阻器R，二极管的阴极可以连接到字线WL1至WLn之一。这里，当二极管的阳极和阴极之间的电压差大于二极管的阈值电压(例如，大于0.7伏)时，二极管导通，从而将电流提供给可变电阻器R。

图5A、图5B和图5C是根据示例实施例的存储单元的电路图。例如，图5A、图5B和图5C中的存储单元是图4中的存储单元的示例。

参考图5A，根据示例实施例的存储单元214a包括可变电阻器Ra，该可变电阻器Ra连接在(例如，直接连接在)位线BL和字线WL之间。由于分别施加到位线BL和字线WL的电压，存储单元214a存储数据。

参考图5B，根据示例实施例的存储单元214b包括可变电阻器Rb和双向二极管Db。可变电阻器Rb包括电阻材料以便存储数据。双向二极管Db连接在(例如，直接连接在)可变电阻器Rb和字线WL之间，并且可变电阻器Rb连接在(例如，直接连接在)位线BL和双向二极管Db之间。备选地，双向二极管Db和可变电阻器Rb的位置可以改变。通过使用双向二极管Db，可以消除或减少可能流过未选择的电阻器单元的泄漏电流。可变电阻器Rb可以包括诸如GeSbTe(GST)之类的相变材料，并且双向二极管Db可以包括双向阈值开关(OTS)。

参考图5C，根据示例实施例的存储单元214c包括可变电阻器Rc和晶体管TR。晶体管TR是选择器件(例如，开关器件)，其根据字线WL的电压将可变电阻器Rc连接到源极线SL。例如，可以根据字线WL的电压将电流选择性地提供给可变电阻器Rc。如图5C所示，除了字线WL之外，附加地布置了源极线SL以调节可变电阻器Rc两端的电压电平。晶体管TR连接在可变电阻器Rc与源极线SL之间，并且可变电阻器Rc连接在(例如，直接连接在)位线BL与晶体管TR之间。备选地，晶体管TR和可变电阻器Rc的位置相对于彼此改变。根据由字线WL驱动的晶体管TR的导通或截止状态来选择或不选择存储单元214c。

图6是示出根据示例实施例的存储单元阵列的图。

参考图6，以三维堆叠结构实现存储单元阵列210b。示例性的三维堆叠结构包括多个竖直堆叠的存储单元层211_1～211_8。然而，示例实施例不限于此，并且存储单元阵列可以包括不同数量的存储单元层。

存储单元层211_1～211_8中的每个存储单元层可以包括普通单元阵列和冗余单元阵列。当存储单元阵列210b具有三维层叠结构时，存储单元层211_1～211_8中的每个存储单元层具有图4所示的交叉点结构。

图7A示出了单级单元的电阻分布。

参考图7A，水平轴表示电阻，竖直轴表示存储单元的编号。例如，如果存储单元(例如，存储单元214)是被编程了1比特的单级单元，则该存储单元可以具有低电阻状态LRS。示例实施例不限于此，并且存储单元可以是在存储单元具有高电阻状态HRS的同时被编程了1比特的单元。置位操作(例如，置位写入操作)指代通过将写入脉冲施加到存储单元来将存储单元214从高电阻状态HRS切换到低电阻状态LRS的操作。另外，复位操作(例如，复位写入操作)指代通过将写入脉冲施加到存储单元来将存储单元从低电阻状态LRS切换到高电阻状态HRS的操作。

可以将阈值电阻Rth设置为低电阻状态LRS的分布与高电阻状态HRS的分布之间的电阻。在对存储单元执行的读取操作中，当读取结果大于或等于阈值电阻Rth时，可以将读取结果确定为高电阻状态HRS，而当读取结果小于阈值电阻Rth时，可以将读取结果确定为低电阻状态LRS。在一些示例实施例中，从存储器控制器100接收关于与阈值电阻Rth相对应的读取参考REF的信息。例如，该信息可以被用于确定存储单元的阈值电阻Rth。电阻值小于Rth的单元可以对应于逻辑值为“0”的单元，而电阻值大于或等于Rth的单元可以对应于逻辑值为“1”的单元。然而，示例实施例不限于此。

图7B示出了多级存储单元的电阻分布。

参考图7B，水平轴表示电阻，竖直轴表示存储单元的编号。例如，如果存储单元是被编程了2比特的多级单元，则该存储单元可以具有第一电阻状态RS1、第二电阻状态RS2、第三电阻状态RS3和第四电阻状态RS4之一。在示例实施例中，第一电阻状态RS1和第二电阻状态RS2可以被称为低电阻状态，而第三电阻状态RS3和第四电阻状态RS4可以被称为高电阻状态。

第一电阻状态RS1的分布与第二电阻状态RS2的分布之间的电阻可以被设置为第一阈值电阻Rth1；第二电阻状态RS2的分布与第三电阻状态RS3的分布之间的电阻可以被设置为第二阈值电阻Rth2；并且第三电阻状态RS3的分布与第四电阻状态RS4的分布之间的电阻可以被设置为第三阈值电阻Rth3。在对存储单元214执行的读取操作中，当读取结果等于或大于第一阈值电阻Rth1时，可以将读取结果确定为第二电阻状态至第四电阻状态RS2、RS3和RS4之一，而当读取结果小于第一阈值电阻Rth1时，可以将读取结果确定为第一电阻状态RS1。在示例实施例中，从存储器控制器100接收关于分别与第一阈值电阻Rth1、第二阈值电阻Rth2和第三阈值电阻Rth3相对应的读取参考REFa、REFb和REFc的信息。在单元的逻辑值与电阻值小于Rth1、在Rth1与Rth2之间、在Rth2与Rth3之间以及大于Rth3的单元之间可能存在映射。例如，电阻值小于Rth1的单元可以是逻辑值对应于“00”的单元，电阻值在Rth1与Rth2之间的单元可以是逻辑值对应于“01”的单元，电阻值在Rth2与Rth3之间的单元可以是逻辑值对应于“11”的单元，并且电阻值大于Rth3的单元可以是逻辑值对应于“10”的单元；然而，示例实施例不限于此，并且可以存在其他这样的映射。

图8A示出了图4中的存储单元的电流和电压特性曲线。

参考图8A，水平轴表示电压，竖直轴表示电流。实线指示低电阻状态(LRS)。虚线指示高电阻状态(HRS)。随着电压增加，存储单元214表现出从HRS到LRS的置位写入状态的切换行为。随着电压降低，存储单元214表现出从LRS到HRS的复位写入状态的切换行为。存储单元214可以通过在特定电压下检测写入电流IR来确定低电阻状态或高电阻状态。

图8B示出了图4中的存储单元的电流和电压特性曲线。

参考图8B，曲线的第一部分171示出了在最小电流流过图4中的选择器件D时的状态下的电压-电流关系。选择器件D可以用作阈值电压V_T为第一电压电平173的开关器件。当电压和电流都为0且电压逐渐增加时，电流几乎不会流过选择器件D，直到电压达到阈值电压V_T，例如第一电压电平173。然而，一旦电压超过阈值电压V_T，流过选择器件D的电流就会迅速增加，并且施加到选择器件D的电压可以降低到饱和电压Vs，例如第二电压电平174。

曲线的第二部分172示出了在电流流过选择器件D时的状态下的电压-电流关系。随着流过选择器件D的电流增加到大于第一电流电平176，施加到选择器件D的电压可以增加到略大于第二电压电平174。例如，虽然流过选择器件D的电流从第一电流电平176显著增加到第二电流电平177，但是施加到选择器件D的电压可能仅从第二电压电平174稍微增加。例如，一旦电流开始流过选择器件D，则施加到选择器件D的电压可以几乎维持在饱和电压Vs。当电流降低到保持电流电平(例如，第一电流电平176)以下时，选择器件D可以转换回到电阻状态，因此可以有效地阻止电流，直到电压增加到阈值电压V_T。

图9是示出根据一些示例实施例的图3的电阻式存储器件中的控制电路的框图。

参考图9，控制电路300包括命令解码器310、地址缓冲器320、位置信息生成器330和控制信号生成器340。

命令解码器310对命令CMD进行解码以生成解码的命令D_CMD，并且将解码的命令D_CMD提供给控制信号生成器340。

地址缓冲器320接收地址ADDR，将行地址R_ADDR提供给行解码器220和位置信息生成器330，并且将列地址C_ADDR提供给列解码器230和位置信息生成器330。

位置信息生成器330接收行地址R_ADDR和列地址C_ADDR，并生成指示由行地址R_ADDR和列地址C_ADDR指定的所选择的存储单元的位置信息PSI1和PSI2，并将位置信息PSI1和PSI2提供给控制信号生成器340。位置信息PSI1可以包括与包括所选择的存储单元的存储块(bay)相关联的位置信息。

控制信号生成器340接收解码的命令D_CMD以及位置信息PSI1和PSI2，并基于由解码的命令D_CMD指定的操作和所选择的存储单元的位置来生成第一控制信号至第六控制信号CTL1～CTL6。

控制信号生成器340将第一控制信号CTL1提供给电压生成器240，将第二控制信号CTL2提供给参考信号生成器250，将第三控制信号CTL3提供给写入/读取电路400，将第四控制信号CTL4提供给行解码器220，将第五控制信号CTL5提供给列解码器230，并将第六控制信号CTL6提供给控制电压生成器260。

图10示出了根据一些示例实施例的图3的电阻式存储器件中的存储单元阵列、写入电路和控制电压生成器。

参考图10，存储单元阵列210和写入电路410设置在半导体衬底的核心区域202中，并且控制电压生成器260设置在半导体衬底的外围区域201中。

存储单元阵列210可以包括沿第一(行)方向D1延伸并沿第二(列)方向D2布置的多个存储体BK1～BKN(N是大于2的自然数)，并且多个存储体BK1～BKN中的每个存储体被划分为沿第一方向D1布置的多个存储块(bay)。例如，存储体BK1可以包括多个存储块Bay11～Bay1M(M是大于2的自然数)，存储体BK2可以包括多个存储块Bay21～Bay2M，并且存储体BKN可以包括多个存储块BayN1～BayNM。

写入电路410可以包括与沿列方向布置的存储体相对应的多个写入驱动器(WD)411～41N。

控制电压生成器260可以基于参考电流IREF生成第一控制电压VCTL1和第二控制电压VCTL2，并且可以将第一控制电压VCTL1和第二控制电压VCTL2提供给多个写入驱动器411～41N中与包括所选择的存储单元的存储体和存储块相对应的写入驱动器。控制电压生成器260可以接收偏置电压Vb。

图11示出了根据一些示例实施例的图10的电阻式存储器件中的第一存储块、控制电压生成器和与第一存储块相对应的第一写入驱动器。

参考图11，存储体BK1中所包括的存储块Bay11～Bay1M中的存储块Bay1M可以包括K个(这里，K为4)存储片(tile)TL1～TL4。每个其他的存储块Bay12～Bay1M可以包括K个存储片。

控制电压生成器260a可以包括耦接到电源电压VCC的电流源CS1和CS2、开关SW1和SW2、第一控制电压生成电路CVG11、第二控制电压生成电路CVG12以及缓冲器267和268。在示例实施例中，控制电压生成器260a可以接收参考电流IREF，而不包括电流源CS1和CS2。

第一控制电压生成电路CVG11可以包括串联连接在第一节点N11和负电压VNEG之间的n沟道金属氧化物半导体(NMOS)晶体管261、262和263。第一节点N11连接到开关SW1。NMOS晶体管261、262和263可以分别被称为第一有源元件、第二有源元件和第五有源元件。NMOS晶体管261连接到第一节点N11，NMOS晶体管262连接在NMOS晶体管261和263之间，并且NMOS晶体管263连接到负电压VNEG。NMOS晶体管262的栅极连接到第一节点N11，并且第一控制电压生成电路CVG11通过缓冲器267和信号线SL1将基于参考电流IREF的第一节点N11的电压作为第一控制电压VCTL1提供给写入驱动器411a。

第二控制电压生成电路CVG12可以包括串联连接在第二节点N12和负电压VNEG之间的NMOS晶体管264、265和266。第二节点N12连接到开关SW2。NMOS晶体管264、265和266可以分别被称为第三有源元件、第四有源元件和第六有源元件。NMOS晶体管264连接到第二节点N12，NMOS晶体管265连接在NMOS晶体管264和266之间，并且NMOS晶体管266连接到负电压VNEG。NMOS晶体管264和265的栅极均连接到第二节点N12，并且第二控制电压生成电路CVG12通过缓冲器268和信号线SL2将基于参考电流IREF的第二节点N12的电压作为第二控制电压VCTL2提供给写入驱动器411a。

开关SW1响应于第一开关控制信号SCS1，向第一节点N11提供来自电流源CS1的参考电流IREF，并且开关SW2响应于第一开关控制信号SCS1，向第二节点N12提供来自电流源CS2的参考电流IREF。

(第一)写入驱动器411a包括串联连接在数据感测节点SDL和负电压VNEG之间的屏蔽晶体管TR2、偏置晶体管TR1和退化元件TR3。偏置晶体管TR1连接在节点N21和N22之间，其栅极接收第一控制电压VCTL1，并基于第一控制电压VCTL1生成写入电流IPGM。屏蔽晶体管TR2连接在数据感测节点SDL和节点N21之间，其栅极接收第二控制电压VCTL2，并且基于第二控制电压VCTL2来表示取决于到所选择的存储单元的路径上的电阻的电压降。退化元件TR3连接在偏置晶体管TR1和负电压VNEG之间。

因为NMOS晶体管263和266以及退化元件TR3响应于偏置电压Vb在线性区域中操作，并且用作作为电流镜操作的NMOS晶体管262和265以及偏置晶体管TR1中的每个晶体管的退化电阻器，所以通过第一控制电压生成电路CVG11、第二控制电压生成电路CVG12和写入驱动器411a中的电流镜，可以使改变的电流最小化(减小)。

存储块Bay1M中的存储片TL1、TL2、TL3和TL4可以通过走线WR21～WR24、走线WR11～WR13和开关SW3耦接到数据感测节点SDL。响应于第二开关控制信号SCS2，开关SW3闭合/断开。走线WR21～WR24和走线WR11～WR13可以是连接到存储块Bay1M的行解码器220中的内部走线。走线WR21～WR24可以分别表示为电阻器RT21～RT24，并且走线WR11～WR13可以分别表示为电阻器RT11～RT13。从所选择的存储片到数据感测节点SDL的路径上的电阻可以基于存储块Bay1M中的存储片TL1、TL2、TL3和TL4之中所选择的存储片的位置而不同。

屏蔽晶体管TR2两端的电压降可以取决于从所选择的存储片到数据感测节点SDL的路径上的电阻。屏蔽晶体管TR2两端的电压降可以与从所选择的存储片到数据感测节点SDL的路径上的电阻成反比。如果在存储块Bay1M中的存储片TL1、TL2、TL3和TL4之中选择了存储片TL1，则从所选择的存储片TL1到数据感测节点SDL的路径上的总电阻对应于RT21+RT11+RT12+RT13。因此，屏蔽晶体管TR2两端的电压降可以减小，因为从所选择的存储片TL1到数据感测节点SDL的路径上的电阻很大。如果在存储块Bay1M中的存储片TL1、TL2、TL3和TL4之中选择了存储片TL4，则从所选择的存储片TL4到数据感测节点SDL的路径上的总电阻对应于RT24。因此，屏蔽晶体管TR2两端的电压降可以增大，因为从所选择的存储片TL4到数据感测节点SDL的路径上的电阻很小。屏蔽晶体管TR2与路径上的电阻成反比地调节(衰减)偏置晶体管TR1的漏极-源极电压的变化，并且偏置晶体管TR1可以生成具有常规电平的写入电流IPGM。

如果写入驱动器411a不包括屏蔽晶体管TR2，则偏置晶体管TR1生成的写入电流IPGM的电平取决于偏置晶体管TR1的漏极电压，并且偏置晶体管TR1的漏极电压是基于从所选择的存储块到数据感测节点SDL的路径上的电阻确定的。因此，写入电流IPGM可以具有一定分布。

图12示出了根据其他示例实施例的图10的电阻式存储器件中的第一存储块、控制电压生成器和与第一存储块相对应的第一写入驱动器。

图12与图11的不同之处在于：第一控制电压生成电路CVG21包括退化电阻器R2而不是NMOS晶体管263，第二控制电压生成电路CVG22包括退化电阻器R1而不是NMOS晶体管266，写入驱动器411b包括退化电阻器R3而不是退化元件TR3，并且偏置电压Vb未施加到控制电压生成器260b和写入驱动器411b。因此，将省略对图12的详细描述。退化电阻器R1、R2和R3可以相对于彼此具有基本相同的电阻。

图13是示出图11和图12中的写入驱动器中根据从所选择的存储块到数据感测节点的距离的路径上的电阻和屏蔽晶体管两端的电压降的曲线图。

参考图11至图13，在写入驱动器411a或411b中，路径上的电阻181与从所选择的存储块到数据感测节点SDL的距离成正比。屏蔽晶体管TR2两端的电压降183与从所选择的存储块到数据感测节点SDL的距离成反比。

图14示出了根据一些示例实施例的图3中的电阻式存储器件的一部分。

参考图14，电阻式存储器件200包括第一存储片TL1、行解码器220、列解码器230、写入驱动器411a、控制电压生成器260和读取电路420。

图14示出了包括连接到(例如，耦接到和/或直接连接到)字线WL1和WL2以及位线BL1和BL2的存储单元MC1、MC2、MC3和MC4的第一存储片TL1。存储单元MC1是所选择的存储单元SMC，并且存储单元MC2、MC3和MC4中的每个存储单元是未选择的存储单元UMC。存储单元MC1、MC2、MC3和MC4中的每个存储单元包括相变元件GST和选择元件OTS，该相变元件GST和选择元件OTS串联连接、耦接和/或直接串联连接。

禁止电压Vinhx被施加到与未选择的存储单元UMC耦接的字线WL2。禁止电压Vinhy被施加到与未选择的存储单元UMC连接、耦接和/或直接连接的位线BL2。

行解码器220可以包括预解码器221、行选择开关LX1和LX2以及全局选择开关GX1。预解码器221对行地址R_ADDR和第四控制信号CTL4进行解码，以将行选择信号RSEL和全局选择信号GRSEL分别施加到行选择开关LX1和LX2以及全局选择开关GX1。行选择开关LX1和LX2在节点N1处与全局选择开关GX1并联连接。

预解码器221施加具有高电平的行选择信号RSEL1以接通行选择开关LX1，并施加具有低电平的行选择信号RSEL2以关断行选择开关LX2，从而选择字线WL1。预解码器221施加具有高电平的全局选择信号GRSEL1以将写入驱动器411a连接到所选择的字线WL1。

写入驱动器411a可以连接在全局选择开关GX1和负电压VNEG之间，并且可以接收第一控制电压VCTL1、第二控制电压VCTL2和偏置电压Vb。

控制电压生成器260可以连接在电源电压VCC和负电压VNEG之间，并且可以响应于第六控制信号CTL6而将第一控制电压VCTL1和第二控制电压VCTL2提供给写入驱动器411a。第六控制信号CTL6可以包括第一开关控制信号SCS1。

列解码器230可以包括预解码器231、列选择开关LY1和LY2以及全局选择开关GY1。预解码器231对列地址C_ADDR和第五控制信号CTL5进行解码，以将列选择信号CSEL和全局选择信号GCSEL分别施加到列选择开关LY1和LY2以及全局选择开关GY1。列选择开关LY1和LY2在节点N2处与全局选择开关GY1并联连接/耦接。

预解码器231施加具有高电平的列选择信号CSEL1以接通列选择开关LY1，并施加具有低电平的列选择信号CSEL2以关断列选择开关LY2，从而选择位线BL1，并且施加具有高电平的全局选择信号GCSEL1以将读取电路420连接到所选择的位线BL1。读取电路420可以接收控制信号CTL31，并且控制信号CTL31可以被包括在第三控制信号CTL3中。

所选择的存储单元SMC所受到的由于置位写入电流或置位写入电压而导致的影响可根据从第一存取点AP1或第二存取点AP2中的至少一个到所选择的存储单元SMC的距离而有所不同。第一存取点AP1对应于去往与所选择的存储单元SMC连接/耦接的所选择的字线WL1的行选择开关LX1，并且第二存取点AP2对应于去往与所选择的存储单元SMC连接/耦接的所选择的位线BL1的列选择开关LY1。

图15详细地示出了图14的电阻式存储器件。

在图15中，图14中的读取电路420包括预充电电路421和钳位电路425。另外，采用了图11中的写入驱动器411a。

参考图15，预充电电路421包括连接/耦接在电源电压VPP和预充电节点PCN之间的第一p沟道金属氧化物半导体(PMOS)晶体管422。第一PMOS晶体管422的栅极接收预充电控制信号PCS。

钳位电路425与预充电电路421并联地连接/耦接到预充电节点PCN，并且包括第二PMOS晶体管426和第一NMOS晶体管427。

第二PMOS晶体管426和第一NMOS晶体管427串联连接/耦接在电源电压VPP和预充电节点PCN之间。第二PMOS晶体管426和第一NMOS晶体管427的栅极分别接收钳位控制信号CCS1和CCS2。

预充电控制信号PCS以及钳位控制信号CCS1和CCS2可以被包括在控制信号CTL31中。

与所选择的存储单元SMC耦接的所选择的字线WLj(SEL)通过分别基于行选择信号RSELj和全局选择信号GRSEL1而接通的行选择开关LXj和全局选择开关GX1连接/耦接到写入驱动器411a，并且与所选择的存储单元SMC连接/耦接的所选择的位线BLi(SEL)通过分别基于列选择信号CSELi和全局选择信号GCSEL1而接通的列选择开关LYi和全局选择开关GY1连接/耦接到预充电电路421和钳位电路425。

来自所选择的存储单元SMC的电流IPGM流入到与写入驱动器411a耦接的数据感测节点SDL中。

图16示出了图15的电阻式存储器件中根据从存取点到所选择的存储单元的距离而分别施加到行选择开关和列选择开关的选择信号的电平，例如电压的电平。

参考图15和图16，在与备用(stand-by)间隔相对应的第一间隔INT1期间，将具有地电压VSS的列选择信号CSELi和全局选择信号GCSEL1分别施加到列选择开关LYi和全局选择开关GY1，将具有电源电压VDD的行选择信号RSELj和全局选择信号GRSEL1分别施加到行选择开关LXj和全局选择开关GX1，将具有地电压VSS的第一钳位控制信号CCS1施加到PMOS晶体管426的栅极，并将具有电源电压VPP的第二钳位控制信号CCS2施加到NMOS晶体管427的栅极。因此，不将编程电流施加到所选择的存储单元SMC。

在与编程间隔相对应的第二间隔INT2期间，将具有电平VP的列选择信号CSELi和全局选择信号GCSEL1分别施加到列选择开关LYi和全局选择开关GY1，将具有电平VN的行选择信号RSELj和全局选择信号GRSEL1分别施加到行选择开关LXj和全局选择开关GX1。另外，将具有电源电压VPP的第一钳位控制信号CCS1施加到PMOS晶体管426的栅极，并且将具有地电压VSS的第二钳位控制信号CCS2施加到NMOS晶体管427的栅极。因此，将编程电流IPGM施加到所选择的存储单元SMC。

这里，电平VP等于或大于地电压VSS并且小于电源电压VPP。另外，电平VN大于负电压VNEG并且等于或小于电源电压VDD。

当编程操作完成时，将具有电源电压VPP的列选择信号CSELi和全局选择信号GCSEL1分别施加到列选择开关LYi和全局选择开关GY1，将具有负电压VNEG的行选择信号RSELj和全局选择信号GRSEL1分别施加到行选择开关LXj和全局选择开关GX1。

图17示出当在图15的电阻式存储器件中执行编程操作时所选择的位线、所选择的字线和编程电流的电平。

参考图15和图17，通过在激活预充电控制信号PCS之前利用高电平激活钳位控制信号CCS2，以及通过使钳位控制信号CCS2和预充电控制信号PCS的激活间隔部分地重叠，控制电路300在第一间隔INT21期间利用第一电源电压VPP对所选择的位线BLi进行预充电，并在第二间隔INT22期间利用第二电源电压2VPP对所选择的位线BLi进行预充电。

在第一间隔INT21之前，所选择的字线WLj的电压电平减小到低于地电压且大于负电压VNEG的电平，并且在第二间隔INT22期间，减小到与负电压VNEG相对应的电平。

在第一间隔INT21之前，写入电流IPGM为零，因为在第一间隔INT21之前电流没有流入所选择的存储单元SMC中；在第一间隔INT21期间，写入电流IPGM具有大于零的电平，因为在第一间隔INT21期间电流开始流入所选择的存储单元SMC中；并且在第二间隔INT22期间，由于偏置晶体管TR1的操作，具有恒定(常规)电平RVL的写入电流IPGM被提供给所选择的存储单元SMC。

图18是示出根据一些示例实施例的存储单元阵列的等效电路图。

参考图18，存储单元阵列210c包括沿第一方向X延伸且沿垂直于第一方向X的第二方向Y彼此间隔开的下字线WL11和WL12、以及沿第一方向X延伸且沿第二方向Y彼此间隔开的上字线WL21和WL22。上字线WL21和WL22沿垂直于第一方向X和第二方向Y的第三方向Z与下字线WL11和WL12间隔开。另外，存储单元阵列210c包括公共位线BL1、BL2、BL3和BL4，它们沿第一方向X彼此间隔开并沿第三方向Z与上字线WL21和WL22以及下字线WL11和WL12间隔开，并且沿第二方向Y延伸。

第一存储单元MC1和第二存储单元MC2分别设置在公共位线BL1、BL2、BL3和BL4与下字线WL11和WL12之间、以及公共位线BL1、BL2、BL3和BL4与上字线WL21和WL22之间。例如，第一存储单元MC1可以布置在公共位线BL1、BL2、BL3和BL4与下字线WL11和WL12的相应交叉处，并且每个第一存储单元MC1可以包括用于存储数据的可变电阻图案ME和用于选择可变电阻图案ME的选择器件SW。第二存储单元MC2可以布置在公共位线BL1、BL2、BL3和BL4与上字线WL21和WL22的相应交叉处，并且每个第二存储单元MC2也可以包括用于存储数据的可变电阻图案ME和用于选择可变电阻图案ME的选择器件SW。

第一存储单元MC1和第二存储单元MC2可以具有基本相同的结构，并且可以沿第三方向Z布置。例如，在布置在下字线WL11与公共位线BL1之间的第一存储单元MC1中，选择器件SW可以电连接到下字线WL11，可变电阻图案ME可以电连接(例如，直接电连接或耦接)到公共位线BL1，并且可变电阻图案ME和选择器件SW可以彼此串联连接。类似地，在布置在上字线WL21与公共位线BL1之间的第二存储单元MC2中，可变电阻图案ME可以电连接(例如，直接电连接或耦接)到上字线WL21，选择器件SW可以电连接到公共位线BL1，并且可变电阻图案ME和选择器件SW可以彼此串联连接。

当存储单元阵列210包括图18的存储单元阵列210c时，写入驱动器411a或411b可以根据包括所选择的存储单元的存储片的物理位置(自动地)补偿电阻分布，并且可以向所选择的存储单元提供具有常规电平的写入电流。

图19是根据一些示例实施例的存储器件的透视图，图20是沿图19的线A-A’和B-B’截取的截面图。

为了减少附图中的复杂性并提供更好的理解，从图20中省略了绝缘层560a、560b、560c、560d和560e。

参考图19和图20，存储器件500包括衬底501、第一电极线层510L、第二电极线层520L、第三电极线层530L、第一存储单元层MCL1、第二存储单元层MCL2、第一间隔物550-1和第二间隔物550-2。

如图19和图20所示，在衬底501上布置有层间绝缘层505。层间绝缘层505可以由氧化物材料(例如，氧化硅)和/或氮化物材料(例如，氮化硅)形成，并且可以用于将第一电极线层510L与衬底501电隔离。尽管层间绝缘层505被示出为布置在衬底501上，但这仅是示例，示例实施例不限于此。例如，在根据一些示例实施例的存储器件500中，集成电路层可以布置在衬底501上，并且存储单元可以布置在集成电路层上。集成电路层可以包括例如用于操作存储单元的外围电路和/或用于计算的核心电路。这里，在衬底上布置包括外围电路和/或核心电路的集成电路层并且在集成电路层上布置存储单元的结构可以被称为外围单元(COP)结构。

第一电极线层510L可以包括多条第一电极线510，所述多条第一电极线510沿第一方向X延伸并且彼此平行地布置，并且沿第二方向Y彼此间隔开。第二电极线层520L可以包括多条第二电极线520，所述多条第二电极线520沿第二方向Y延伸并且彼此平行地布置，并且沿第一方向X彼此间隔开。另外，第三电极线层530L可以包括多条第三电极线530，所述多条第三电极线530沿第一方向X延伸并且彼此平行地布置，并且沿第二方向Y彼此间隔开。

在存储器件的操作方面，第一电极线510和第三电极线530可以用作字线，而第二电极线520可以用作位线。当第一电极线510和第三电极线530用作字线时，第一电极线510可以用作下字线，第三电极线530可以用作上字线。另外，第二电极线520可以由下字线和上字线共享。例如，第二电极线520可以用作公共位线。第一电极线510、第二电极线520和第三电极线530中的每一个可以包括例如金属、导电金属氮化物、导电金属氧化物或其组合。第一电极线510、第二电极线520和第三电极线530可以由相同的金属或备选地由不同的金属形成。第一电极线510的厚度、第二电极线520的厚度和第三电极线530的厚度可以彼此相同或可以彼此不同。第一电极线510、第二电极线520和第三电极线530中的每一个的薄层电阻(sheet resistance)和/或电阻率可以彼此相同，或者备选地可以彼此不同。

第一存储单元层MCL1包括多个第一存储单元540-1，其沿第一方向X和第二方向Y彼此间隔开，并且用作图18的第一存储单元MC1。第二存储单元层MCL2包括多个第二存储单元540-2，其沿第一方向X和第二方向Y彼此间隔开，并且用作图18的第二存储单元MC2。如图19所示，第一电极线510和第二电极线520彼此交叉，并且第二电极线520和第三电极线530彼此交叉。第一存储单元540-1设置在第一电极线层510L和第二电极线层520L之间并且在第一电极线510和第二电极线520的各个交叉处，且连接到第一电极线510和第二电极线520。第二存储单元540-2设置在第二电极线层520L和第三电极线层530L之间并且在第二电极线520和第三电极线530的各个交叉处，且连接到第二电极线520和第三电极线530。

在一些示例实施例中，第一存储单元540-1和第二存储单元540-2中的每一个具有柱状结构，该柱状结构具有矩形截面。每个第一存储单元540-1和每个第二存储单元540-2分别包括下电极541-1和下电极541-2、选择器件543-1和选择器件543-2、中间电极545-1和中间电极545-2、加热电极547-1和加热电极547-2、以及可变电阻图案549-1和可变电阻图案549-2。因为第一存储单元540-1和第二存储单元540-2具有基本相同的结构，所以为了便于讨论，将参考第一存储单元540-1给出以下描述。

提供第一间隔物550-1以包围第一存储单元540-1的侧表面。提供第二间隔物550-2以包围第二存储单元540-2的侧表面。因为提供第一间隔物550-1和第二间隔物550-2以包围第一存储单元540-1和第二存储单元540-2的侧面，所以第一间隔物550-1和第二间隔物550-2可以用于保护第一存储单元540-1和第二存储单元540-2(特别是可变电阻图案549-1和549-2和/或选择器件543-1和543-2)。

在存储器件500中，第一间隔物550-1具有第一厚度T1，第二间隔物550-2具有第二厚度T2。在一些示例实施例中，第一厚度T1大于第二厚度T2。在存储器件500中，通过形成第一存储单元540-1的厚的第一间隔物550-1以及形成第二存储单元540-2的较薄的第二间隔物550-2，第一存储单元540-1和第二存储单元540-2的电阻特性可以进行修改，例如可以增强。

存储器件500还包括第一内部间隔物552-1和第二内部间隔物552-2。提供第一内部间隔物552-1以覆盖第一存储单元540-1的下电极541-1和选择器件543-1，并且提供第二内部间隔物552-2以覆盖第二存储单元540-2的下电极541-2和选择器件543-2。可以使用与用于形成第一间隔物550-1和第二间隔物550-2的工艺分离的工艺来形成第一内部间隔物552-1和第二内部间隔物552-2，以便更有效地保护选择器件543-1和543-2。然而，在一些示例实施例中，省略了第一内部间隔物552-1和第二内部间隔物552-2。

如图19所示，第一绝缘层560a布置在第一电极线510之间，并且第二绝缘层560b布置在第一存储单元层MCL1的第一存储单元540-1之间。另外，第三绝缘层560c布置在第二电极线520之间，第四绝缘层560d布置在第二存储单元层MCL2的第二存储单元540-2之间，并且第五绝缘层560e布置在第三电极线530之间。

图21是示出根据一些示例实施例的操作电阻式存储器件的方法的流程图。

参考图3至图21，在操作电阻式存储器件200的方法中，电阻式存储器件200包括存储单元阵列210，存储单元阵列210包括连接/耦接到多条字线和多条位线的多个电阻式存储单元，并且包括多个存储块以及与多个存储块相对应的多个写入驱动器，每个存储块包括K个存储片，行解码器220和列解码器230基于包括行地址和列地址的地址ADDR将电阻式存储单元之一确定为所选择的存储单元(S710)。

多个写入驱动器中与包括所选择的存储单元的第一存储块相对应的第一写入驱动器根据包括所选择的存储单元的第一存储块的物理位置(自动地)补偿电阻分布，并向所选择的存储单元提供具有常规电平的写入电流(S730)。

图22是示出根据一些示例实施例的非易失性存储器模块的图。

参考图22，非易失性存储器模块700可以包括多个非易失性存储器芯片(NVM)710和模块控制器(NVM CTRL)720。

如图22所示，多个非易失性存储器芯片710可以设置在印刷电路板(PCB)705上，并且模块控制器720可以在PCB705上设置在多个非易失性存储器芯片710的中间。在一些示例实施例中，可以根据非易失性双列直插式存储器模块(NVDIMM)标准将多个非易失性存储器芯片710和模块控制器720设置在PCB705上。

在一些示例实施例中，多个非易失性存储器芯片710中的每一个可以采用图3的电阻式存储器件200。每个非易失性存储器芯片710可以包括相变存储单元。在一些示例实施例中，多个非易失性存储器芯片710中的至少一个可以包括NAND闪存器件，并且多个非易失性存储器芯片710中的其余部分可以采用图3的电阻式存储器件200。

模块控制器720可以从存储器控制器100接收命令信号、地址信号和数据，并且可以通过向多个非易失性存储器芯片710中的至少一个提供命令信号、地址信号和/或数据来控制多个非易失性存储器芯片710的操作。

图23是示出根据一些示例实施例的移动系统的框图。

参考图23，移动系统800包括通过系统总线870连接的应用处理器(AP)810、连接电路820、易失性存储器件(VM)830、非易失性存储器件(NVM)840、用户接口850以及电源860。移动系统800的任何或所有组件，例如AP810、连接电路820、VM830、NVM840、用户接口850或电源860，可以包括处理电路，例如包括逻辑电路的硬件；硬件/软件组合，例如执行软件的处理器；或其组合。

应用处理器810可以执行诸如Web浏览器、游戏应用、视频播放器等中的至少一个的应用。连接电路820可以执行与外部设备的有线和/或无线通信。

易失性存储器件830可以存储由应用处理器810处理的数据，或者可以作为工作存储器进行操作。例如，易失性存储器件830可以是或包括DRAM，例如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM、RambusDRAM(RDRAM)等中的至少一种。

非易失性存储器件840可以存储用于引导移动系统800的引导映像和其他数据。非易失性存储器件840可以是或包括使用相变材料的相变随机存取存储器(PRAM)、使用诸如复合金属氧化物的可变电阻材料的电阻随机存取存储器(RRAM)和/或使用磁性材料的磁阻随机存取存储器(MRAM)。

用户接口850可以包括至少一个输入设备(例如，键区、触摸屏等)和至少一个输出设备(例如，扬声器、显示设备等)。电源860可以向移动系统800供应电源电压。

非易失性存储器件840可以根据包括所选择的存储单元的第一存储块的物理位置(自动地)补偿电阻分布，并向所选择的存储单元提供具有常规电平的写入电流，如参考图1至图21所描述的。

示例实施例可以应用于电阻式存储器件和包括电阻式存储器件的系统。

虽然上面已经示出和描述了示例实施例，但是对于本领域技术人员将显而易见的是，可以在基本上不脱离由所附权利要求限定的本公开的原理的情况下，对所描述的示例实施例进行许多变型和修改。

Claims (20)

1.一种电阻式存储器件，包括：

存储单元阵列，包括连接到多条字线和多条位线的多个电阻式存储单元，所述存储单元阵列被划分为多个存储块，每个存储块包括K个存储片，K是大于1的自然数；

写入/读取电路，通过行解码器并且通过列解码器连接到所述存储单元阵列，所述写入/读取电路被配置为在所述存储单元阵列的目标存储片中执行写入操作，所述写入/读取电路包括与所述多个存储块相对应的多个写入驱动器；

控制电压生成器，被配置为基于参考电流生成第一控制电压和第二控制电压，并且将所述第一控制电压和所述第二控制电压提供给所述写入/读取电路；以及

控制电路，被配置为控制所述写入/读取电路和所述控制电压生成器，

其中，所述多个写入驱动器中与所述多个存储块中的第一存储块相对应的第一写入驱动器被配置为向所述目标存储片提供与所述存储单元阵列中的所述目标存储片的所选择的存储单元的物理位置相对应的写入电流。

2.根据权利要求1所述的电阻式存储器件，其中，所述控制电压生成器设置在设置有所述电阻式存储器件的半导体衬底的外围区域中，并且

其中，所述多个写入驱动器设置在所述半导体衬底的与所述外围区域分离的核心区域中。

3.根据权利要求1所述的电阻式存储器件，其中，所述控制电压生成器包括：

第一控制电压生成电路，被配置为基于所述参考电流生成所述第一控制电压，所述第一控制电压生成电路包括第一有源元件和第二有源元件；以及

第二控制电压生成电路，被配置为基于所述参考电流生成所述第二控制电压，所述第二控制电压生成电路包括第三有源元件和第四有源元件。

4.根据权利要求3所述的电阻式存储器件，其中，所述第一控制电压生成电路包括串联连接在接收所述参考电流的第一节点与负电压之间的所述第一有源元件、所述第二有源元件和第五有源元件，

其中，所述第二控制电压生成电路包括串联连接在接收所述参考电流的第二节点与所述负电压之间的所述第三有源元件、所述第四有源元件和第六有源元件，并且

其中，所述第一有源元件、所述第二有源元件、所述第三有源元件、所述第四有源元件、所述第五有源元件和所述第六有源元件中的每一个包括n沟道金属氧化物半导体NMOS晶体管。

5.根据权利要求4所述的电阻式存储器件，其中，所述第二有源元件的栅极连接到所述第一节点，

其中，所述第一控制电压生成电路被配置为向所述第一节点提供所述第一控制电压，

其中，所述第三有源元件的栅极和所述第四有源元件的栅极连接到所述第二节点，并且

其中，所述第二控制电压生成电路被配置为向所述第二节点提供所述第二控制电压。

6.根据权利要求3所述的电阻式存储器件，其中，所述第一控制电压生成电路包括串联连接在接收所述参考电流的第一节点与负电压之间的所述第一有源元件、所述第二有源元件和第一电阻器，

其中，所述第二控制电压生成电路包括串联连接在接收所述参考电流的第二节点与所述负电压之间的所述第三有源元件、所述第四有源元件和第二电阻器，并且

其中，所述第一有源元件、所述第二有源元件、所述第三有源元件和所述第四有源元件中的每一个包括n沟道金属氧化物半导体NMOS晶体管。

7.根据权利要求3所述的电阻式存储器件，其中，所述控制电压生成器还包括：

第一缓冲器，被配置为缓冲所述第一控制电压；以及

第二缓冲器，被配置为缓冲所述第二控制电压。

8.根据权利要求1所述的电阻式存储器件，其中，所述第一写入驱动器包括：

偏置晶体管，被配置为基于所述第一控制电压生成所述写入电流；

屏蔽晶体管，连接在所述偏置晶体管与数据感测节点之间，所述屏蔽晶体管被配置为基于所述第二控制电压提供与所述数据感测节点和所选择的存储单元之间的电阻相对应的电压降；以及

退化元件，连接在所述偏置晶体管与负电压之间。

9.根据权利要求8所述的电阻式存储器件，其中，所述电压降与所述数据感测节点和所选择的存储单元之间的电阻成反比。

10.根据权利要求8所述的电阻式存储器件，其中，所述偏置晶体管包括第一n沟道金属氧化物半导体NMOS晶体管，所述第一NMOS晶体管的栅极被配置为接收所述第一控制电压，

其中，所述屏蔽晶体管包括第二NMOS晶体管，所述第二NMOS晶体管的栅极被配置为接收所述第二控制电压，并且

其中，所述退化元件包括第三NMOS晶体管，所述第三NMOS晶体管的栅极被配置为接收偏置电压，并且所述第三NMOS晶体管连接在所述第一NMOS晶体管与所述负电压之间。

11.根据权利要求8所述的电阻式存储器件，其中，所述偏置晶体管包括第一n沟道金属氧化物半导体NMOS晶体管，所述第一NMOS晶体管的栅极接收所述第一控制电压，

其中，所述屏蔽晶体管包括第二NMOS晶体管，所述第二NMOS晶体管的栅极接收所述第二控制电压，并且

其中，所述退化元件包括连接在所述第一NMOS晶体管和所述负电压之间的退化电阻器。

12.根据权利要求8所述的电阻式存储器件，其中，所述屏蔽晶体管被配置为与所述数据感测节点和所选择的存储单元之间的电阻成反比地调节所述偏置晶体管的漏极-源极电压的变化。

13.根据权利要求8所述的电阻式存储器件，其中，所述偏置晶体管被配置为不考虑所述目标存储片的物理位置而生成所述写入电流。

14.根据权利要求1所述的电阻式存储器件，其中，所述写入/读取电路包括：

读取电路，通过列选择开关连接到与所选择的存储单元连接的所选择的位线，所选择的位线是所述多条位线之一；以及

写入电路，包括通过行选择开关连接到与所选择的存储单元连接的所选择的字线的所述第一写入驱动器，所选择的字线是所述多条字线之一。

15.根据权利要求1所述的电阻式存储器件，其中，所述多个电阻式存储单元中的每个电阻式存储单元包括串联连接在所述多条字线中的对应字线和所述多条位线中的对应位线之间的可变电阻元件和选择元件，

其中，所述可变电阻元件包括电阻根据温度而变化的相变材料，并且

其中，所述电阻式存储器件包括相变随机存取存储PRAM器件。

16.根据权利要求1所述的电阻式存储器件，其中，所述控制电路包括：

命令解码器，被配置为对来自外部存储器控制器的命令进行解码，并输出解码的命令；

地址缓冲器，被配置为从所述外部存储器控制器接收存取地址，并基于所述存取地址输出行地址和列地址；

位置信息生成器，被配置为基于所述行地址和所述列地址生成指示所选择的存储单元的位置的位置信息；以及

控制信号生成器，被配置为基于所述解码的命令和所述位置信息生成控制信号，以控制所述行解码器、所述列解码器、所述控制电压生成器和所述写入/读取电路。

17.根据权利要求1所述的电阻式存储器件，其中，所述控制电路和所述写入/读取电路布置在集成电路层上，所述集成电路层布置在衬底上，并且所述存储单元阵列布置在所述集成电路层上，

其中，所述存储单元阵列包括：第一存储单元层，包括第一存储单元；以及第二存储单元层，包括第二存储单元，所述第一存储单元和所述第二存储单元共享所述多条位线，并且

其中，所述多条字线包括连接到所述第一存储单元的下字线和连接到所述第二存储单元的上字线。

18.一种电阻式存储器件，包括：

存储单元阵列，包括连接到多条字线和多条位线的多个电阻式存储单元，所述存储单元阵列被划分为多个存储块，每个存储块包括K个存储片，K是大于1的自然数；

行解码器，通过所述多条字线连接到所述存储单元阵列，所述行解码器包括多个行选择开关；

列解码器，通过所述多条位线连接到所述存储单元阵列，所述列解码器包括多个列选择开关；

写入/读取电路，通过所述行解码器和所述列解码器连接到所述存储单元阵列，所述写入/读取电路被配置为在所述存储单元阵列的目标存储片中执行写入操作，所述写入/读取电路包括与所述多个存储块相对应的多个写入驱动器；

控制电压生成器，被配置为基于参考电流生成第一控制电压和第二控制电压，并且将所述第一控制电压和所述第二控制电压提供给所述写入/读取电路；以及

控制电路，被配置为基于命令和地址来控制所述写入/读取电路和所述控制电压生成器，

其中，所述多个写入驱动器中与所述多个存储块中的第一存储块相对应的第一写入驱动器被配置为向所述目标存储片提供与所述存储单元阵列中的所述目标存储片的所选择的存储单元的物理位置相对应的写入电流。

19.根据权利要求18所述的电阻式存储器件，其中，所述控制电压生成器设置在设置有所述电阻式存储器件的半导体衬底的外围区域中，并且

其中，所述第一写入驱动器包括：

偏置晶体管，被配置为基于所述第一控制电压生成所述写入电流；

屏蔽晶体管，连接在所述偏置晶体管与数据感测节点之间，所述屏蔽晶体管被配置为基于所述第二控制电压提供与所述数据感测节点和所选择的存储单元之间的电阻相对应的电压降；以及

退化元件，连接在所述偏置晶体管与负电压之间。

20.一种操作电阻式存储器件的方法，所述电阻式存储器件包括存储单元阵列，所述存储单元阵列包括连接到多条字线和多条位线的多个电阻式存储单元，其中所述存储单元阵列被划分为多个存储块，所述多个存储块中的每个存储块包括K个存储片，K是大于1的自然数，所述方法包括：

基于写入命令中指示的行地址和列地址，识别所述多个电阻式存储单元之中设置在目标存储片中的所选择的存储单元；以及

由所述写入驱动器中的第一写入驱动器基于所述写入命令，提供与所述存储单元阵列中的所述目标存储片的所选择的存储单元的物理位置相对应的写入电流。

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