CN110910920A - 非易失性存储器件、包括其的存储系统及其操作方法 - Google Patents

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Abstract

一种存储器件包括：多个字线以及与多个字线交叉的多个位线；存储单元阵列，其包括分别在多个字线与多个位线之间的交叉点处耦接在多个字线与多个位线之间的多个存储单元；地址解码器，其适用于对地址进行解码以访问多个存储单元之中被选中的存储单元；以及控制器，其适用于通过将电压施加到多个字线与位线来将数据写入到被选中的存储单元或者从被选中的存储单元读取数据，其中，控制器通过将无效电压施加到目标字线长达设定时间来使耦接到多个字线之中的目标字线的存储单元中储存的数据无效。

Description

非易失性存储器件、包括其的存储系统及其操作方法
相关申请的交叉引用
本申请要求于2018年9月18日提交的申请号为10-2018-0111538的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
示例性实施例涉及非易失性存储器件，并且更具体地涉及能够使其中所储存的数据无效的非易失性存储器件以及包括该非易失性存储器件的存储系统。
背景技术
存储系统应用于供消费者或工业使用的各种电子设备(如计算机、移动电话、便携式数字助理(PDA)、数码相机、游戏机、以及导航系统等)，并且用作主存储器或辅助存储器(储存设备)。可以用各种类型的存储器件来实现存储系统。存储器件分为易失性存储器件和非易失性存储器件。易失性存储器件可以包括动态随机存取存储器(DRAM)和静态RAM(SRAM)，而非易失性存储器件可以包括只读存储器(ROM)、掩蔽ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻式RAM(MRAM)、电阻式RAM(RRAM)和快闪存储器。
当电源被切断时，储存在易失性存储器件中的数据可以不被保留而丢失。另一方面，即使电源被切断，非易失性存储器件也保留其中所储存的数据。因此，非易失性存储器件可以根据由主机请求的数据的用法而将数据选择性地储存在易失性存储区域和非易失性存储区域中。
例如，当需要安全的数据在电源被切断时被持续地保留在非易失性存储器件中时，该数据很可能被暴露给其他用户。结果，该数据不可避免地变得易受安全威胁。非易失性存储器件需要将这样的数据储存在易失性存储区域中，并且在电源被切断时使储存在易失性存储区域中的数据无效。
发明内容
各种实施例涉及能够通过将无效电压提供给字线而使耦接到存储器件的字线的存储单元中的数据无效的存储器件及其操作方法。
在本发明的一个实施例中，一种存储器件包括：多个字线以及与所述多个字线交叉的多个位线；存储单元阵列，其包括分别在所述多个字线与所述多个位线之间的交叉点处耦接在所述多个字线与所述多个位线之间的多个存储单元；地址解码器，其适用于对地址进行解码以访问所述多个存储单元之中被选中的存储单元；以及控制器，其适用于通过将电压施加到所述多个字线与位线来将数据写入到所述被选中的存储单元和从所述被选中的存储单元读取数据，其中，所述控制器通过将无效电压施加到目标字线长达设定时间来使耦接到所述多个字线之中的所述目标字线的存储单元中储存的数据无效。
在本发明的一个实施例中，一种存储系统包括：存储器件，其包括耦接在多个字线与多个位线之间的多个存储单元，并且适用于将数据写入到所述多个存储单元之中的被选中的存储单元和从所述多个存储单元之中的被选中的存储单元读取数据；和存储器控制器，其适用于检测所述存储器件的电源电压以产生无效命令，其中，所述存储器件响应于无效命令而通过将无效电压施加到所述目标字线长达设定时间来使耦接到所述多个字线之中的目标字线的存储单元中储存的数据无效。
在本发明的一个实施例中，一种包括存储器件和存储器控制器的存储系统的操作方法包括：由存储器控制器通过检测所述存储器件的电源电压的电平来确定是否使储存在存储器件中的数据无效；以及由存储器控制器基于确定结果而通过将无效电压施加到所述目标字线长达设定时间来使耦接到所述存储器件的多个字线之中的目标字线的存储单元中储存的数据无效。
附图说明
图1是示出根据本发明的一个实施例的存储系统的框图。
图2A是示出根据本发明的一个实施例的存储器件的详细示图。
图2B是示出根据本发明的一个实施例的存储器件的详细示图。
图3A和图3B是示出图2A和图2B中示出的存储单元阵列的详细示图。
图4是用于说明图3A与3B中示出的存储单元阵列的操作的波形图。
图5是用于说明根据本发明的一个实施例的存储系统的操作的流程图。
具体实施方式
下面将参考附图更详细地描述各种实施例。然而，本发明可以以不同的形式来体现，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例使得本公开将是全面和完整的，并且这些实施例将本发明的范围充分地传达给本领域技术人员。此外，为了清楚地描述本发明的主题，将省略与公知的功能或配置相关的具体说明。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记表示相同的部件。
图1是示出根据本发明的一个实施例的存储系统100的框图。参考图1，存储系统100可以包括存储器控制器110和存储器件120。
当存储器件120断电时，存储器控制器110可以使储存在存储器件120中的数据无效。存储器控制器110可以使储存在存储器件120的特定区域中的数据无效。根据本发明的实施例，存储器控制器110可以检测存储器件120的断电。
存储器控制器110可以包括检测单元112和无效单元114。检测单元112可以检测存储器件120的断电。当存储器件120的电源电压VDD降到参考电平以下时，检测单元112可以产生检测信号DET。例如，当存储器件120的电源电压VDD被切断时或者当发生功率下降时，检测单元112可以产生检测信号DET。
响应于检测信号DET，无效单元114可以产生用于使储存在存储器件120中的数据无效的无效命令CMDIN。当检测信号DET被检测单元112激活时，无效单元114可以产生无效命令CMDIN并将所产生的无效命令CMDIN提供给存储器件120。根据本发明的实施例，存储器件120可以响应于无效命令CMDIN而使储存在特定区域中的数据无效。
存储器件120可以包括非易失性存储器件，如PCRAM。然而，本发明不限于此。
存储器件120可以包括易失性存储区域和非易失性存储区域。在存储器控制器110的控制下，存储器件120可以写入并储存输入数据，读取并输出其中所储存的数据。特别地，存储器件120可以将部分输入数据(例如，保密数据)储存在易失性存储区域中。根据实施例，可以由存储器控制器110或存储器件120设置(或分配)易失性存储区域。
图2A是图1中示出的存储器件120的详细示图。参考图2A，存储器件120可以包括具有多个存储单元的存储单元阵列210、地址解码器220与230以及控制器240。
存储单元阵列210可以包括多个字线WL以及与多个字线WL交叉的多个位线BL。存储单元阵列210可以包括被设置在字线WL与位线BL之间的各个交叉点处的多个存储单元。将参考图3更详细地描述存储单元阵列210的结构。
地址解码器220与230可以对地址进行解码以访问存储单元阵列210的多个存储单元之中被选中的存储单元。地址解码器220与230可以包括行解码器220和列解码器230。行解码器220可以选择与通过对行地址RADD进行解码而被选中的存储单元相对应的字线以将电压施加到被选中的字线，且列解码器230可以选择与通过对列地址CADD进行解码而被选中的存储单元相对应的位线以将电压施加到被选中的位线。
控制器240可以通过行解码器220和列解码器230将电压施加到多个字线WL与位线BL之中与被选中的存储单元相对应的字线与位线。控制器240可以产生与写入操作相对应的电压VWT和与读取操作相对应的电压VRD，并将所产生的电压提供给行解码器220和列解码器230。可以将提供给行解码器220和列解码器230的电压VWT和VRD施加到与被选中的存储单元相对应的字线与位线，从而可以向被选中的存储单元写入数据或者从被选中的存储单元读取数据。电压VWT和VRD中的每一者可以包括用于字线WL的电压和用于位线BL的电压。
根据本发明的实施例，控制器240可以使耦接到多个字线WL之中的目标字线的存储单元中所储存的数据无效。例如，当无效命令CMDIN从存储器控制器110输入到存储器件120时，控制器240可以持续预定的时间向目标字线施加无效电压VIN，以使储存在耦接到目标字线的存储单元中的数据无效。
参考图2A，控制器240可以包括地址发生器242和电压发生器244。地址发生器242可以响应于无效命令CMDIN而产生指示目标字线的行地址RADDTA。当行地址RADDTA从地址发生器242输入时，行解码器220可以访问与行地址RADDTA相对应的目标字线。
响应于无效命令CMDIN，电压发生器244可以在预定的时间内产生无效电压VIN。从电压发生器244产生的无效电压VIN可以通过行解码器220被提供给目标字线。
图2B是示出根据本发明的一个实施例的存储器件的框图。参考图2B，存储器件可以包括存储单元阵列210、地址解码器220与230以及控制器240。存储器件还可以包括用于检测电源电压VDD的电平的电压检测器250。当电源电压VDD的电平降到参考电平以下时，电压检测器250可以内部产生检测信号DET_int。在这种情况下，控制器240无需接收无效命令CMDIN，且检测单元112可以从存储器控制器110中移除。
响应于检测信号DET_int，控制器240可以将无效电压VIN施加到多个字线WL之中的目标字线长达预定的时间，以使储存在耦接到目标字线的存储单元中的数据无效。由于控制器240的基于检测信号DET_int的操作类似于上述基于无效命令CMDIN的操作，因此本文中将省略重复的描述。
图3A和图3B是图2A和图2B中示出的存储单元阵列210的电路图。存储单元阵列210可以具有X-点结构，而在X-点结构中，多个存储单元在位于字线与位线之间的交叉点处耦接在多个字线WL0至WL3与多个位线BL0至BL3之间。例如，所述多个存储单元为PCRAM单元。
图3A描述了对存储单元阵列210执行的写入操作。例如，可以选择多个存储单元中的一个存储单元MCa，且可以对被选中的存储单元MCa执行写入操作。为了将数据写入被选中的存储单元MCa，可以将写入电压分别施加到对应于被选中的存储单元MCa的第二字线WL1和第三位线BL2。
参考图3A，5V的电压可以被施加到第二字线WL1，-5V的电压可以被施加到第三位线BL2。因此，10V的电压可以被施加在被选中的存储单元MCa的两侧，使得被选中的存储单元MCa具有“置位(SET)”电阻状态。
然而，由于电压被施加到第二字线WL1和第三位线BL2，因此预定的电压可以被施加在被选中的存储单元MCa以及其他存储单元的两侧。即，5V的电压可以被施加到耦接到第二字线WL1的存储单元之中的除了被选中的存储单元MCa以外的其他存储单元。类似地，-5V的电压可以被施加到耦接到第三位线BL2的存储单元之中的除了被选中的存储单元MCa以外的其他存储单元。
照此，对被选中的存储单元MCa的写入操作可能引起抑制干扰而将电压施加到相邻的存储单元。当存储单元频繁或长时间暴露于这种抑制干扰时，存储单元的数据可能会变化。基于这种现象，存储单元的数据可以被快速地无效。
图3B描述了对存储单元阵列210执行的无效操作。例如，可以使储存在耦接到第二字线WL1的存储单元MCb中的数据无效。参考图3B，5V的电压可以被施加到第二字线WL1，0V的电压可以被施加到其他的字线WL0、WL2和WL3以及位线BL0、BL1、BL2和BL3。因此，5V的电压可以被施加在耦接到第二字线WL1的存储单元MCb的两侧。
图3B的无效操作可以通过将5V的电压施加到第二字线WL1一次来使储存在耦接到第二字线WL1的存储单元MCb中的数据无效。因此，由于电压未被施加到与第二字线WL1耦接的存储单元MCb中的每个存储单元，因此无效操作所需的时间可以减少。另外，无效操作可以照样使用5V的写入操作电压来使储存在存储单元MCb中的数据无效。
图4是比较性地示出图3A与3B的存储单元阵列210的操作的波形图。图4代表性地示出了存储单元阵列210的一个字线WL1的操作。
例如，当K个存储单元耦接到第二字线WL1时，K个写入操作可以被执行以删除耦接到第二字线WL1的存储单元的数据。参考图4的“SET”，用于写入操作的5-(-5)V的电压可以被依次施加到K个存储单元。当1000个存储单元耦接到第二字线WL1且每个存储单元的写入延时(write latency，写入潜伏时间)为500ns时，可以需要500us(1000*500ns)的时间来删除耦接到第二字线WL1的存储单元的数据。
然而，根据本发明的实施例，无论耦接到第二字线WL1的存储单元的数量如何，可以通过一个无效操作来删除耦接到第二字线WL1的存储单元的数据。即，参考图4的“INVALIDATION(无效)”，同一个5V的电压可以通过第二字线WL1被同时施加到与第二字线WL1耦接的全部存储单元。因此，一个电压施加操作可以使储存在耦接到第二字线WL1的存储单元中的所有数据无效。
与写入操作相比，施加到存储单元的电压的大小可以从10V降到5V，因为5V的电压仅施加到字线。相反地，将电压施加到存储单元所需的时间可以比500ns的写入延时长。即，由于使多个存储单元一起无效，因此在施加到存储单元的电压降低的同时可以需要1200ns的充足时间来改变存储单元的数据。本发明不限于此，但可以根据存储器件120的功耗来调整5V的无效电压和1200ns的所需时间。
如上所述，存储器件120可以包括非易失性存储器件。因此，存储器件120可以单独地储存并管理在电源被切断时需要被删除的数据，如保密数据。存储器件120可以设置(或分配)易失性存储区域，以将保密数据储存在易失性存储区域中。当电源被切断时，存储器件120可以使储存在易失性存储区域中的数据无效。
因此，其中有无效操作被执行的目标字线可以对应于易失性存储区域。在初始操作期间，存储器件120可以设置易失性存储区域以储存与目标字线相对应的行地址RADDTA。控制器240的地址发生器242可以包括寄存器等，并且储存与目标字线相对应的行地址RADDTA。
根据另一个实施例，存储器控制器110可以分配存储器件120的易失性存储区域。此时，无效单元114可以储存与目标字线相对应的行地址，并且将所储存的行地址连同无效命令CMDIN一起提供给存储器件120。
图5是用于说明根据本发明的一个实施例的存储系统的操作的流程图。
1)无效确定操作
存储器控制器110可以检测存储器件120的电源电压VDD，并且确定是否使储存在存储器件120中的数据无效。对于此操作，在步骤S510处，存储器控制器110可以对存储器件120的电源电压VDD与阈值电平(即，参考电平)VTH进行比较。当比较结果表示存储器件120的电源电压VDD等于或小于阈值电平(步骤S510为“是”)时，存储器控制器110可以产生无效命令CMDIN并且在步骤S520处将所产生的无效命令输入存储器件120。
2)数据无效操作
在步骤S530处，响应于无效命令CMDIN，存储器件120可以产生无效电压VIN和指示目标字线的行地址RADDTA。存储器件120可以基于行地址RADDTA而将无效电压VIN提供给目标字线长达预定的时间。在步骤S540处，存储器件120可以通过将无效电压VIN提供给目标字线持续比与写入延时相对应的时间长的时间来使耦接到目标字线的目标存储单元的数据无效。
根据本发明的实施例，存储系统可以快速地使储存在非易失性存储器件中的数据之中需要安全的数据无效。存储系统可以通过将无效电压施加到字线来同时删除非易失性存储器件中的多个存储单元的数据，而不逐一访问储存在多个存储单元中的数据。因此，存储系统可以减少删除储存在多个存储单元中的保密数据所需的时间。存储系统可以检测非易失性存储器件的电源电压，并基于检测到的电源电压而执行无效操作，从而在非易失性存储器件断电时快速移除大量保密数据。
虽然出于说明目的已经描述了各种实施例，但是对于本领域技术人员明显的是，在不偏离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (20)

1.一种存储器件，包括：
多个字线以及与所述多个字线交叉的多个位线；
存储单元阵列，其包括多个存储单元，所述多个存储单元分别在所述多个字线与所述多个位线之间的交叉点处耦接在所述多个字线与所述多个位线之间；
地址解码器，其适用于对地址进行解码以访问所述多个存储单元之中被选中的存储单元；以及
控制器，其适用于通过将电压施加到所述多个字线与位线来向所述被选中的存储单元写入将数据和从所述被选中的存储单元读取数据，
其中，所述控制器通过将无效电压在目标字线上施加设定时间来使耦接到所述多个字线之中的所述目标字线的存储单元中储存的数据无效。
2.根据权利要求1所述的存储器件，其中，所述控制器包括：
地址发生器，其适用于响应于从外部输入的无效命令而产生指示目标字线的行地址；
电压发生器，其适用于响应于所述无效命令而在所述设定时间期间产生所述无效电压。
3.根据权利要求1所述的存储器件，还包括：
电压检测器，其适用于：检测电源电压的电平，以及产生在所述电源电压降到阈值电平以下时被激活的检测信号。
4.根据权利要求3所述的存储器件，其中，所述控制器包括：
地址发生器，其适用于响应于所述检测信号而产生指示所述目标字线的行地址；和
电压发生器，其适用于响应于所述检测信号而在所述设定时间内产生所述无效电压。
5.根据权利要求1所述的存储器件，其中，所述地址解码器包括：
行解码器，其适用于对行地址进行解码以选择与所述被选中的存储单元相对应的字线，并将与要被执行的操作相对应的电压施加到被选中的字线；以及
列解码器，其适用于对列地址进行解码以选择与所述被选中的存储单元相对应的位线，并将与要被执行的操作相对应的电压施加到被选中的位线。
6.根据权利要求1所述的存储器件，其中，所述设定时间长于与所述存储器件的写入延时相对应的时间。
7.根据权利要求1所述的存储器件，其中，所述存储单元阵列包括易失性存储区域和非易失性存储区域，以及所述目标字线耦接到所述多个存储单元之中被包括在所述易失性存储区域中的存储单元。
8.根据权利要求7所述的存储器件，其中，所述存储器件将保密数据储存在所述易失性存储区域中，所述保密数据是要在电源电压被切断时被删除的。
9.一种存储系统，包括：
存储器件，包括耦接在多个字线与多个位线之间的多个存储单元，并适用于向所述多个存储单元之中的被选中的存储单元写入数据和从所述多个存储单元之中的被选中的存储单元读取数据；以及
存储器控制器，其适用于检测所述存储器件的电源电压以产生无效命令，
其中，响应于无效命令，所述存储器件通过将无效电压在所述目标字线上施加设定时间来使耦接到所述多个字线之中的目标字线的存储单元中储存的数据无效。
10.根据权利要求9所述的存储系统，其中，所述存储器控制器包括：
检测单元，其适用于产生在所述电源电压的电平降到阈值电平以下时被激活的检测信号；以及
无效单元，其适用于响应于所述检测信号而产生所述无效命令。
11.根据权利要求10所述的存储系统，其中，所述存储器件包括：
地址发生器，其适用于响应于从所述无效命令而产生指示目标字线的行地址；以及
电压发生器，其适用于响应于所述无效命令而在所述设定时间期间产生所述无效电压。
12.根据权利要求10所述的存储系统，其中，所述无效单元储存指示所述目标字线的行地址，并将所述行地址连同所述无效命令一起提供给所述存储器件。
13.根据权利要求12所述的存储系统，其中，响应于所述无效命令和所述行地址，所述存储器件将所述无效电压在与所述行地址相对应的所述目标字线上施加所述设定时间。
14.根据权利要求9所述的存储系统，其中，所述设定时间长于与所述存储器件的写入延时相对应的时间。
15.根据权利要求9所述的存储系统，其中，所述多个存储单元被包括在易失性存储区域和非易失性存储区域中，以及所述目标字线耦接到所述多个存储单元之中的被包括在所述易失性存储区域中的存储单元。
16.根据权利要求15所述的存储系统，其中，所述存储器件将保密数据储存在所述易失性存储区域中，所述保密数据是要在电源电压被切断时被删除的。
17.一种存储系统的操作方法，所述存储系统包括存储器件和存储器控制器，所述操作方法包括：
由存储器控制器通过检测所述存储器件的电源电压的电平来确定是否使储存在存储器件中的数据无效；以及
基于确定结果，由存储器件通过将无效电压在所述目标字线上施加设定时间来使耦接到所述存储器件的多个字线之中的目标字线的存储单元中储存的数据无效。
18.根据权利要求17所述的操作方法，其中，确定是否使储存在所述存储器件中的数据无效的步骤包括：
将所述电源电压与阈值电平进行比较；以及
当所述电源电压被确定为等于或小于所述阈值电平时，将无效命令提供给所述存储器件。
19.根据权利要求18所述的操作方法，其中，使储存在耦接到所述目标字线的存储单元中的数据无效的步骤包括：
响应于所述无效命令而产生指示所述目标字线的行地址和所述无效电压；
基于所述行地址而将所述无效电压向所述目标字线提供所述设定时间。
20.根据权利要求17所述的操作方法，其中，所述设定时间长于与所述存储器件的写入延时相对应的时间。
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