CN104025195A - Dram安全擦除 - Google Patents

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Abstract

一种存储器，包括具有存储器单元(101)、联接至存储器单元的字线(WL(0)，WL(1)，WL(2)，WL(3))和位线(BL(0)，/BL(0)，BL(1)，/BL(1))的DRAM阵列(100)以及读出放大器(110)。存储器可用于执行方法，其中DRAM阵列(100)的字线设置为激活状态。当字线被激活时，根据联接至字线的存储器单元和各个位线之间的电荷的流动在各个位线上产生信号。连接至各个位线的读出放大器可以保持退激活以使读出放大器不将信号放大至可存储信号电平。然后，当字线再次被设为退激活状态时，不足的电荷保持在联接至字线的存储器单元中以便擦除存储在联接至字线的存储器单元中的电荷。可以使用DRAM阵列的全部或所选范围的每个其余的字线重复这些步骤以擦除存储在整个DRAM阵列或所选范围内的数据。

Description

DRAM安全擦除
相关申请的交叉引用
本申请要求2011年8月31日申请的韩国专利申请10-2011-0087736的权益，其公开内容通过引用并入本文。
技术领域
本申请的主题涉及动态随机存取存储器(DRAM)，DRAM典型地配备作为特定的DRAM芯片以实现特定的功能，或配备作为DRAM宏功能单元以配备在还包含大量逻辑电路的其他类型的芯片中。更具体地，本申请涉及一种擦除存储在DRAM中的数据的方法。
背景技术
微电子元件(例如半导体芯片)是可以包含集成电路(包括有源半导体装置(例如晶体管、二极管等)以及提供点互连的布线)的薄的、平的元件。半导体芯片还可以或者可选地包括无源装置，例如电容器、电感或电阻。在特别的构造中，微电子元件可包含一个或多个半导体芯片，该一个或多个半导体芯片在其一个或多个表面上具有密封剂并且具有与一个或多个半导体芯片的触点电连接的导电元件，其中触点暴露在微电子元件的表面处。在一些情况中，微电子元件可以是包含一个或多个半导体芯片的扇出晶片级的微电子单元，其中，密封剂至少覆盖一个或多个半导体芯片的边缘，并且其中导电迹线沿一个或多个芯片的表面延伸至一个或多个芯片的边缘之外的密封剂的表面上。
半导体芯片可以配备具有用于存储器存储阵列和将数据写入到存储阵列以及读取存储在存储阵列中的数据的电路的动态随机存取存储器(以下称作“DRAM芯片”或“DRAM”)。在典型的常规DRAM的操作中，通过在每个存储器单元的存储电容器中存储高电压或低电压而将数据写入到存储阵列的存储器单元以及从存储阵列的存储器单元读取数据。在二进制数据体系中，高电压典型地表示存储“1”，低电压典型地表示存储“0”。DRAM是易失性存储器，以便只要DRAM保持通电并且在规定的间隔被刷新，则数据就保持存储在DRAM中的存储电容器中。当DRAM被断电时，则不再进行刷新，并且存储在存储电容器中的电压电平开始衰减。但是，存储在存储电容器中的数据不会立刻消失。相反地，在可以确认所存储的数据被擦除之前，DRAM可能需要保持断电若干分钟。
在典型的计算系统(例如台式机、笔记本，或平板电脑，以及智能手机)中，使用一个或多个DRAM芯片提供有源系统存储器以使能用于声音和显示处理以及大量的内置和用户选择附加的应用程序或“apps”(例如，互联网访问、媒体或音乐访问、文字处理、数据库访问、演示(presentation)等等)的有源系统操作。为了安全起见，存储在计算系统中的非易失性硬盘驱动或固态存储器驱动中的数据可被加密。但是，存储在有源系统存储器中的用于计算系统的有源操作的数据不被加密。
因为上述DRAM芯片的操作方式，即使计算系统断电之后，其中的有源系统存储器中的数据可以存留若干分钟。因此，甚至当笔记本或智能手机计算系统断电且无人看管，或被其他人留置时(例如，当用户经过机场安检时)，存在窃取计算系统的聪明的盗窃者可以访问仍然存留在计算系统的基于DRAM的有源系统存储器中的敏感数据的风险。
因此，期望快速擦除存储在DRAM芯片中的数据。这可以帮助防止从计算系统的有源系统存储器窃取数据。但是，常规的DRAM芯片不提供快速擦除数据的可靠方法。当数据需要被擦除时，典型的DRAM芯片使用常规的写操作来重写已经以高电压或低电压或以高电压和低电压的一些形式存储在DRAM芯片中的数据。由此，擦除整个DRAM芯片中的数据花费与将数据写入以填充整个DRAM芯片一样多的时间和资源。
擦除DRAM芯片中的数据的方法在以下参考文件提供的描述中：美国专利7,751,263；7,164,611；5,255,223；4,873,672；美国专利公布20090016133；韩国专利公布2009-0105093。
发明内容
根据本发明的方面，提供一种擦除存储在动态随机存取存储器(DRAM)阵列中的数据的方法。该方法可以包括：将DRAM阵列的字线设置为激活状态，由此使得电荷根据存储在存储器单元中的数据在联接至字线和各个位线的存储器单元之间流动，其中根据联接至字线和各个位线的存储器单元之间的电荷的流动在各个位线上形成信号。在保持连接至各个位线的读出放大器处于读出放大器不将信号放大至可存储信号电平的退激活状态时，可将字线设置为退激活状态以使不足的电荷保留在与字线联接的存储器单元中，由此擦除存储在与字线联接的存储器单元中的数据。可使用存储器阵列的所选范围的每个其余的字线重复以上步骤以擦除存储在所选范围中的数据。
在一个示例中，所选范围可以是整个存储器阵列，以擦除存储在整个存储器阵列中的数据。可选地，所选范围可以小于整个存储器阵列。所选范围可以是连续的，或在某些情况中，可以是非连续的。例如，可以擦除联接至在特定地址范围中的两个字线或每三个字线或每四个字线中选出的每个字线的存储器单元中存储的数据，而不擦除存储在联接至位于所选字线之间的字线的存储器单元中的数据。在另一个示例中，擦除存储在联接至每四个字线中选出的三个字线的存储器单元中的数据，而不擦除联接至特定地址范围内的每四个字线的未选字线的存储器单元中的数据。
在一个示例中，将字线设为激活状态的步骤可包括使用地址计数器选择字线。在特定示例中，地址计数器可以是刷新地址计数器。
该方法可进一步包括在将字线设为激活状态的步骤之前将位线预充至第一电压电平。在特定示例中，第一电压电平可以是高信号电压电平和低信号电压电平之间的中间电平，在高信号电压电平和低信号电压电平，分别将“1”和“0”存储在联接至字线的存储器单元中。在特定示例中，预充位线的步骤可以通过将连接至位线的预充装置设置为激活状态来进行。在这种情况中，该方法可以进一步包括在保持读出放大器处于退激活状态的期间保持连接至位线的预充装置处于退激活状态，以及将所选字线设置回退激活状态。
在特定示例中，数据存储元件包括电容器。
本发明的另一方面提供另一种擦除存储在动态随机存取存储器(DRAM)阵列中的数据的方法。在该方法中，在保持联接至DRAM阵列的位线的预充装置处于将位线充电至一个或多个预定电压电平的激活状态时，可以将DRAM阵列的字线设置为激活状态，以使联接至字线的存储器单元中的电压充电至一个或多个预定电压电平，而不管存储在存储器单元中的数据。在保持连接至位线的读出放大器处于退激活状态时，可以将字线设置为退激活状态以使存储器单元根据一个或多个预设电压电平存储电荷，由此擦除存储在存储器单元中的数据。因此，联接至处于激活状态的字线的存储器单元将根据位线预充至的一个或多个预定电压电平存储电荷，而不是根据在预充操作之前它们可能已经存储的电压电平存储电荷。使用存储器阵列的所选范围的每个其余的字线重复以上步骤以擦除存储在所选范围中的数据。
在一个示例中，所选范围可以是整个存储器阵列，以擦除存储在整个存储器阵列中的数据。可选地，与前述的方式相同，所选范围可以小于整个存储器阵列。
在一个示例中，将字线设为激活状态的步骤可以包括使用地址计数器选择字线。在特定示例中，地址计数器可以是刷新地址计数器。
预定电压电平可以是单个预定电压电平，所有位线均预充至该单个预定电压电平。在另一个示例中，一些位线可以预充至一个预定电压电平，其他位线可以预充至另一个预定电压电平。在一个示例中，用于这个方法的预定电压电平可以对应参考电压电平。预定电压电平可以是参考电压电平，例如，地电位，或用于在其中设置有存储器的集成电路的其他参考电压电平。在另一个示例中，这个方法中的预定电压电平可以是近似等于电源电压电平与参考电压电平的平均值的中间电平，或可以是对应于电源电压电平和参考电压电平的平均值的中间电压电平。
在特定示例中，数据存储元件可以包括电容器。
根据本发明另一方面，提供一种存储器，该存储器包括动态随机存取存储器(DRAM)阵列以及读出放大器，DRAM阵列具有存储器单元，联接至存储器单元的字线和位线。该方法可以包括：在保持联接至DRAM阵列的位线的预充装置处于将位线充电至一个或多个预定电压电平的激活状态时，可以将DRAM阵列的字线设置为激活状态，以使联接至字线的存储器单元中的电压充电至一个或多个预定电压电平，而不管存储在存储器单元中的数据。在保持连接至位线的读出放大器处于退激活状态时，可以将字线设置为退激活状态以使存储器单元根据一个或多个预定电压电平存储电荷，由此擦除存储在存储器单元中的数据。因此，联接至处于激活状态的字线的存储器单元将根据位线预充至的的一个或多个预定电压电平存储电荷，而不是根据在预充操作之前它们已经存储的电压电平存储电荷。使用存储器阵列的所选范围的每个其余的字线重复以上步骤以擦除存储在所选范围中的数据。
在一个示例中，所选范围可以是整个存储器阵列，以擦除存储在整个存储器阵列中的数据。可选地，与前述的方式相同，所选范围可以小于整个存储器阵列。
在一个示例中，将字线设为激活状态的步骤可包括使用地址计数器选择字线。在特定示例中，地址计数器可以是刷新地址计数器。
预定电压电平可以是单个预定电压电平，所有位线均预充至该单个预定电压电平。在另一个示例中，一些位线可以预充至第一预定电压电平，其他位线可以预充至与第一预定电压电平不同的第二预定电压电平。在一个示例中，用于这个方法的预定电压电平可以对应于参考电压电平。预定电压电平可以是参考电压电平，例如地电位，或用于其中设置有存储器的集成电路的其他参考电压电平。在另一示例中，这个方法中的预定电压电平可以是近似等于电源电压电平与参考电压电平的平均值的中间电平，或可以是对应于电源电压电平与参考电压电平的平均值的中间电压电平。
在特定示例中，数据存储元件可以包括电容器。
根据本发明的方面的一种系统可以包括芯片(例如，包含前述的根据本发明方面的存储器的半导体芯片)以及电连接至芯片的一个或多个其他电子部件。该系统可以进一步包括壳体，其中芯片以及其他电子部件安装至壳体。
附图说明
图1是示出根据本发明实施例的动态随机存取存储器(DRAM)的电路结构的示意性电路图；
图2是示出DRAM的常规操作的时序图；
图3是示出根据本发明的一个实施例的擦除数据的方法中的DRAM的操作的时序图；
图4是示出根据本发明的一个实施例的擦除数据的方法中的DRAM的操作的时序图；
图5是示出根据本发明的一个实施例的擦除数据的方法中的DRAM的操作的时序图；
图6是示出根据本发明实施例的DRAM芯片或芯片的DRAM宏功能单元的功能结构的框图；
图7示出根据本发明实施例的可以包含DRAM芯片或含有DRAM宏的芯片的系统的结构。
具体实施方式
图1示出包括动态随机存取存储器(DRAM)阵列100的典型的存储器102的结构。存储器典型地配备在半导体芯片中作为具有提供DRAM存储阵列的主要功能的“DRAM芯片”。可选地，存储器可以是DRAM宏(配备在芯片中的功能单元，该芯片还可以包括其他功能电路，例如包含在相同半导体芯片上的逻辑电路)。在图1所示的示例中，DRAM阵列100的存储器单元101可以包括晶体管102和数据存储元件104。晶体管可以是金属氧化物半导体场效应晶体管(MOSFET)，典型地，例如N型MOSFET或(“NFET”)。数据存储元件104典型地是电容器，该电容器具有连接至NFET的源极的第一极板或“单元节点”，以及处于芯片的参考电平或地电位Vss的第二极板。
DRAM阵列具有在穿过阵列的第一方向上延伸的位线BL<0>，/BL<0>，BL<1>，/BL<1>。位线连接至存储器单元的NFET晶体管的电极，即，晶体管的漏极(与电容器104可连接至的源极相对的电极)。字线WL<0>，WL<1>，WL<2>，和WL<3>在横过第一方向的第二方向上延伸。在图1所示的DRAM阵列100中，典型地一次仅能激活一个字线。当字线(如WL<0>)被激活时，联接至该字线WL<0>的存储器单元101中的晶体管104导通，允许电荷在数据存储元件和各个存储单元的晶体管连接至的位线之间流动。
图1进一步地示出用于进行读取、写入和刷新操作的DRAM的附加电路，其中有读出放大器(“SA Latch”)110、以及预充装置112和均衡装置113(统称为“预充”装置)。读出放大器可用于将位线上的小摆幅信号放大为轨到轨(rail-to-rail)信号，该轨到轨信号处在电源电压电平Vcc和参考电压Vss(例如地电位)、用于表示从DRAM输出或输入至DRAM的数据中的“1”和“0”。在一个示例中，读出放大器可以将具有小于100毫伏的信号摆幅的信号放大至摆幅在0.0V的参考电压电平Vss或地电位和1.0V的电源电压电平之间的信号。
预充装置112联接至预充电源电压BLREF以及位线。当激活时，预充装置将位线充电至BLREF的预充电压电平。当退激活时，预充装置关闭，BLREF电压电平与位线断开。
作为以下描述的参考，图2示出DRAM的操作方式的示例。对被认为是常规操作的该操作不主张权利要求，仅仅对其进行描述以更好地显示本发明和常规操作之间的不同。
图2为示出各种信号的状态的时序图，各种信号包括在联接至存储器阵列的字线的存储器单元中读取、刷新或恢复数据的操作期间的数据信号、控制信号以及参考电压(BLREF)。在该时序图中，从每个图形的左边缘开始的每个位置与从其它每个图形的左边缘开始的相同位置对应于相同的时间点。因此，图中贯穿从位于图的顶部的BL,/BL图形到位于底部的BLREF的所有信号的垂直线对于所有图形表示相同的时间点。
参考图1和图2，在常规操作中，通过PRE控制信号将预充装置112设置为激活状态以将连接至那些预充装置的位线预充至位线参考(BLRFEF)电压电平。预充位线之后，退激活预充装置，即，将预充装置设置为退激活状态。在一个示例中，如图2所示，BLREF电压电平可以是Vcc/2，Vcc/2可以是电源电压电平(Vcc)和参考电平或地电位(Vss)之间的中间电平。在一个示例中，Vcc/2可以是参考电平Vss和Vcc之间精确的一半。
然后，在238，激活字线，即将字线切换为激活状态，如图所示从WL电压上升至Vpp。电压电平Vpp典型地高于用于将“1”存储到晶体管的存储器单元中的电压电平Vcc。较高的电压电平Vpp以足够的净空(headroom)帮助晶体管102导通，以便在正常读取、写入和刷新操作期间，电压电平Vcc可以传递至存储器单元的数据存储元件(例如存储电容器)。一旦字线激活，晶体管102导通，允许电荷在数据存储元件104和这些数据存储元件连接至的各个位线之间流动。通常地，这个电荷的流动导致在通过相应的晶体管连接至存储器单元的位线上产生信号。在图2中，210处的图形示出存储在存储器单元中的“1”的信号的产生。具体地，在位线上的电压电平从原BLREF电平(在这种情况下，为Vcc/2)开始上升的过程中观测到小摆幅210。相反地，当在存储器单元中存储“0”时，如212处所示，小信号摆幅从BLREF电平向下，即从Vcc/2向下。
一旦在位线上产生信号，通过220处的将信号SENSE和/SENSE转换成相反电平来激活联接至位线的读出放大器。当激活时，读出放大器将联接至其的位线上的信号放大至各自的电源电压电平(Vcc)或参考电平或地电位(Vss)。然后，可以再次将这个信号存储在存储器单元中，或传递至DRAM的数据输入输出总线。如图1中的230处所示，读出放大器将位线BL和/BL上的信号电平放大至Vcc和Vss。一旦位线上的信号已被放大至Vcc和Vss，它们可以在存储器单元中恢复以便以后再次访问。如240处所示，字线退激活，并且随后在250处，读出放大器退激活。最后，在260处，PRE再次被激活以预充位线来进行下一次读取、刷新或恢复操作，或DRAM阵列的写操作。因此，一旦预充装置112再次激活，位线上的电压在270处返回Vcc/2。但是，如280处通过“CN”标注的虚线所示，当在存储器单元中存储“1”时，存储在存储单元的电压可以为Vcc。可选地，当存储“0”时，如282处所示，在存储单元中存储的电压可以为Vss。
需要理解的是，通过连接至(联接至DRAM阵列中的相同字线上的存储器单元的)位线的多个读出放大器的每个同时进行位线上的信号的放大。因此，相同字线上的存储器单元中的数据可以被同时读取、刷新或恢复。
图3示出根据本发明的第一实施例的擦除存储在动态随机存取存储器中的数据的方法的操作。在该实施例中，在擦除存储数据的特定操作模式中，字线和提供给存储器的控制信号PRE的激活与关于图2的描述相同。然而，提供给读出放大器的控制信号SENSE和/SENSE是非使能的，以使读出放大器110(图1)在字线被激活的间隔期间处在退激活状态。
因此，如图3所示，当字线(WL)在时间316处激活时，读出放大器为退激活并在字线为激活的整个期间保持退激活。如上所述，电荷可在位线以及连接至该位线的存储器单元之间流动，相应地可导致在位线上产生信号用以在存储器单元中存储“1”，如310处所示。可选地，如312处所示，可产生对应于存储在存储器单元中的“0”的信号。
然而，因为读出放大器在字线激活的整个期间是退激活的，读出放大器不将其上的信号放大至可存储信号电平。而且，由于当字线激活时，存储在极性“1”或极性“0”的存储器单元中的电荷已经流动至位线上，不足的电荷保留在存储器单元中以可靠地表示数据比特。因此，当字线再次变为退激活时，保留在存储器单元中的剩余电荷不再足够表示“1”或“0”，并且存储在存储器单元中的数据比特已经被擦除。
图3中所表示的方法可以使用存储器(DRAM)阵列的字线擦除存储在联接至该字线的存储器单元中的数据来进行，并且该方法可被重复用于存储器阵列的另一个字线以擦除存储在联接至其他字线的存储器单元中的数据。可以再使用存储器阵列的所选范围(例如，行地址范围)的每个其余的字线重复该方法。在一个示例中，所选范围可以是整个存储器阵列，从而在这种情况下该方法擦除存储在整个存储器阵列中的数据，即，擦除存储在存储器阵列的所有存储器单元中的所有数据。可选地，可以选择小于整个存储器阵列并包括任意数量的字线的存储器阵列的范围，从而该方法可以用于只擦除存储在存储器阵列的所选范围中的数据。在特定示例中，所选范围不只是几个字线，例如，包括的字线的数量(例如，存储器阵列的7、8、10、20、43、56、64、100或128个字线)小于对应整个存储器阵列的容量的操作字线的总数量的范围。因此，所选范围将只包括操作字线的子集，使得只有具有小于DRAM阵列的整个容量的部分DRAM阵列被选择，并且对应于DRAM阵列的未选的操作字线的相同DRAM阵列的另外一部分未被选择。在该情况中，“操作”字线是指当前可用于与其联接的存储器单元中的数据的存储的字线。操作字线不包括当前用于其他目的的字线，例如仅在需要替换DRAM阵列的操作字线时可用作冗余替换字线的字线，或在另一个示例中，用于监控穿过该DRAM阵列的延迟的字线。所选范围可以包括的字线的数量在一种情况中是2的乘幂，或在另一情况中子线的数量不是2的乘幂。
在特定实施例中，地址计数器可用于选择擦除方法将要用于的每个字线，在一些情况中该地址计数器可以是下述关于图6的刷新地址计数器630。在该情况中，地址计数器可以从所选行地址范围的开始行地址开始循环经过一系列行地址至其最终行地址。行地址620接着作为地址计数器630的输出提供给一个或多个行解码器615，接着，一个或多个行解码器615选择并驱动对应当前行地址的DRAM阵列的所选字线。典型地，地址计数器从开始行地址起开始循环经过一系列连续的行地址直到到达所选行地址范围的最终行地址。通过这种方式，可以擦除DRAM阵列的所选范围。
在特定实施例中，该方法可以使用不由连续范围的存储器阵列组成的字线进行。例如，可以选择存储器阵列的每两个字线的一个，或存储器阵列的每三个字线的一个以执行擦除存储在联接至这些所选字线的存储器单元中的数据的方法，而不会擦除存储在联接至未选字线的存储器单元中的数据。在另一个示例中，该方法可使用每几个字线的一个字线来进行，而不是每两个或三个字线的一个。通过这种方式执行该方法可提高数据存储在激活系统存储器中时的擦除过程的速度，以这种方式部分擦除存储在联接至每两个、三个或其他数量的字线中的一个的存储器单元中的数据使得剩余存储数据不可用。
图4示出根据本发明的又一个实施例的操作。在该实施例中，与图3所示的实施例类似，在字线激活的时间段内，读出放大器保持退激活。但是，如460处所示，在字线激活的期间462，PRE控制信号也保持高电平以将每个位线BL和/BL上的电压电平设置为预定电压电平BLREF(例如Vcc/2)。结果，联接至字线的存储器单元根据预定电压电平(例如Vcc/2)，而不是根据之前存储在其中的数据来存储电荷。通过这种方式，之前存储在存储器单元中的数据被擦除。与图3与图6相关的上述技术也可以应用于此以将存储在整个DRAM阵列中的数据擦除或只将DRAM阵列的所选范围中的数据擦除。
图5示出根据关于图4的上述实施例的变型的操作。如在图4实施例中，在字线激活的期间，PRE控制信号保持高电平。然而，在该变型中，位线BL和/BL被设置为参考电压电平或地电位(Vss)而不是Vdcc/2。该操作可以通过根据控制信号(未显示)改变供给预充装置112的BLREF电平来获得。例如，当进行擦除操作时，BLREF可以设置为不同的电平570(例如Vss)。通过这种方式，位线BL和/BL均维持在预定电压电平BLREF(例如Vss)，并且联接至字线的存储器单元根据预定电压电平(例如Vss)存储电荷，从而通过预定电压电平来写入存储器单元。因此，当BLREF被设置为参考电压电平(例如，表示“0”的地电位Vss)时，擦除操作将“0”存储在联接至字线的存储器单元中。
如图5中进一步描述，在如上关于图1和图2描述的存储器进行正常读取、写入和刷新操作的正常操作期间，BLREF可以为电源电压电平Vcc和参考电平之间的电平572(例如Vcc/2)。例如，电平572可以是电源电压电平Vcc和参考电平Vss(例如地电位)之间的一半。然后，当将存储器设置为如上关于图5所述的用于擦除之前存储的数据的特别模式时，BLREF可以设置为特别电平570(例如参考电压电平或地电位(Vss))。图5在574处进一步描述BLREF改变回用于正常操作的中间电平Vcc/2。上面关于图3和图6描述的技术也可以应用在此处以擦除存储在整个DRAM阵列中的数据或只擦除DRAM阵列的所选范围中的数据。
在上述操作的另一个变型中，BLREF电平在正常操作期间可以转换设置为中间电平Vcc/2，以及在存储器被设置为擦除存储数据的特别模式时可以设置为电源电压电平其他逻辑电平电压(例如Vcc)。
在图5所示的操作的进一步的示例中，在特定实施例中，可选地，字线电压WL可以只升至电源电压电平Vcc而不是升至上面关于图2所述的更高的电源电压电平Vpp。在该情况中，将字线电压WL升至电压电平Vcc可以足够充分地导通存储器单元晶体管(例如，图2中的晶体管102)以允许电压电平Vss传递至数据存储单元(例如，存储电容器104)。
图6描述例如配备在单个半导体芯片或部分半导体芯片中的存储器600。存储器包括至少一个动态随机存取存储器阵列610，具有用于在对应于行地址信号620的位置处将阵列的特定字线设置为激活状态的行解码器和字线驱动电路(“行DECS”615)。如图6所示，从地址计数器(例如，一个或多个刷新地址计数器630，或“刷新计数器”)接收行地址信号620。读出放大器640包括上面关于图1所示的读出放大器闩110(“SA闩”)，以及相关联的预充装置112和均衡装置113。
上面关于图3、图4和图5所描述的根据本发明实施例的方法可以使用下述控制逻辑实现。逻辑块“读出及预充控制”650可以用于在正常操作模式和特别操作模式期间改变读出放大器闩和预充装置的操作以及改变提供给其的位线参考电压BLREF。因此，当块650激活时，擦除方法可以如以上关于图3、图4或图5之一描述的进行。当块650未激活时，DRAM阵列610可进行正常读取、写入和刷新操作。
擦除控制块660可控制何时激活读出及预充控制块650以控制存储器何时进入和退出用于擦除存储数据的操作的特别模式。在特定实施方式中，擦除控制块可以在接收到来自通电复位(POR)逻辑670的信号时进入特别的擦除操作模式，使得存储器经历通电复位，在该情况中，这可使得擦除方法如上述关于图3、图4或图5描述的方式进行。
可选地，使用来自存储器600外部的部分系统的一个或多个信号，POR逻辑可以检测到安装有存储器的系统正在经历通电复位，然后使得擦除方法如以上关于图3、图4或图5描述的方式进行。擦除控制块还可在检测到安装有存储器的系统被关闭或进入休眠状态(例如睡眠模式或休眠模式)时将存储器设置为特别擦除模式。通过这种方式，将系统设为睡眠模式或休眠模式使得DRAM芯片自动地执行如以上关于图3、图4或图5描述的擦除方法。
擦除控制块可进一步接收来自DLL块680的信号以使得当一个或多个其他情况发生时存储器处在特别擦除模式，然后使得擦除方法如以上关于图3、图4或图5描述的方式进行。
存储器600可包含在例如电脑(如台式机、笔记本或平板电脑系统、智能手机)或其他电子装置的系统中，其中来自存储器600外的部分系统的信号可输入至存储器以控制存储器何时进入或退出擦除存储数据的操作的特别模式。
仅通过示例的方式且不限于上述示例，以下的芯片组合可以包括在微电子封装或高级组件中，微电子封装或高级组件包含具有上述特征的DRAM芯片：(i)处理器和处理器所使用的存储器；(ii)相同类型的多个存储器芯片；(iii)多种类型的多个存储器芯片，例如DRAM和SRAM；(iv)图像传感器和用于处理来自传感器的图像的图像处理器；(v)特定用途集成芯片(ASIC)和存储器。上述结构可以用在多种电子系统的构成中。例如，根据本发明的进一步实施例的系统700包括与其他电子部件708和710相结合的如上所述的新型DRAM芯片706。在所述示例中，部件708为半导体芯片，部件710为显示屏，但是可以使用任何其他部件。当然，虽然为了描述的清楚性，图7中仅示出两个另外的部件，但系统可以包括任何数量的该部件。DRAM芯片706可以是，例如，根据图6的DRAM芯片，该芯片可用于根据以上结合图3、图4或图5中的任何一个描述的方法操作。在进一步变型中，可使用两个或多个DRAM芯片，并且可提供用于根据上述多个方法操作的DRAM芯片，或可提供用于在各个DRAM芯片中根据上述方法的一个或多个操作的DRAM芯片的组合。DRAM芯片706和部件708、710安装在(以虚线示意性示出的)共用壳体701中，且在必要时彼此电互连以形成期望的电路。在示出的示例性系统中，系统包括电路板702(例如柔性印刷线路板或线路板)，电路板包括将部件彼此互连的多个导体707，图7仅示出一个导体。但是，这仅是示例性的，可以使用用于制作电连接的任何适当的结构。壳体701被示为在例如移动电话、平板计算系统、电子阅读器或个人数字助理中可用的类型的便携式壳体，屏幕710暴露在壳体的表面处。在封装或安装在壳体701中的DRAM芯片706包括感光元件(例如，成像芯片(未示出))的情况下，还可以设置用于将光导向到成像芯片的透镜711或其他光学装置。另外，图7所示的简化系统只是示例性的；可以使用上述的结构制作其他系统，包括通常被认为是固定结构的系统，例如台式电脑，路由器等。
尽管此处已经参考特定实施例对本发明进行了描述，应该理解的是这些实施例仅仅是对本发明的原理和应用的说明。因此，应理解的是，在不脱离通过所附权利要求限定的本发明的精神和范围的情况下，可以对上述说明性实施例进行各种修改以及可以设计其他布置。

Claims (32)

1.一种擦除存储在动态随机存取存储器(DRAM)阵列中的数据的方法，包括：
(a)将所述DRAM阵列的字线设置为激活状态，从而使得电荷根据存储在存储器单元中的所述数据在联接至所述字线和各个位线的所述存储器单元之间流动，其中根据联接至所述字线和所述各个位线的所述存储器单元之间的所述电荷的流动在所述各个位线上形成信号；
(b)在保持连接至所述各个位线的读出放大器处于所述读出放大器不将所述信号放大至可存储信号电平的退激活状态时，将所述字线设置为退激活状态以使不足的电荷保留在与所述字线联接的所述存储器单元中，从而擦除存储在与所述字线联接的所述存储器单元中的所述数据；以及
(c)使用所述存储器阵列的所选范围的每个其余的字线重复步骤(a)和步骤(b)以擦除存储在所述所选范围中的所述数据。
2.根据权利要求1所述的方法，其中，步骤(c)中的所述所选范围是所述整个存储器阵列，以擦除存储在所述整个存储器阵列中的所述数据。
3.根据权利要求1所述的方法，其中，步骤(c)中的所述所选范围小于所述整个存储器阵列。
4.根据权利要求1所述的方法，其中，步骤(a)包括使用地址计数器选择所述字线。
5.根据权利要求4所述的方法，其中，所述地址计数器是刷新地址计数器。
6.根据权利要求1所述的方法，进一步包括在步骤(a)之前将所述位线预充至第一电压电平。
7.根据权利要求6所述的方法，其中，所述第一电压电平是高信号电压电平和低信号电压电平之间的中间电平，在所述高信号电压电平和所述低信号电压电平，分别将“1”和“0”存储在联接至所述字线的所述存储器单元中。
8.根据权利要求7所述的方法，其中，预充所述位线的步骤通过将连接至所述位线的预充装置设置为激活状态来进行，所述方法进一步包括在保持所述读出放大器处于退激活状态的期间保持连接至所述位线的预充装置处于退激活状态。
9.根据权利要求1所述的方法，其中，所述数据存储元件包括电容器。
10.一种擦除存储在动态随机存取存储器(DRAM)阵列中的数据的方法，包括：
(a)在保持联接至所述DRAM阵列的位线的预充装置处于将所述位线保持在一个或多个预定电压电平的激活状态时，将所述DRAM阵列的字线设置为激活状态，以使联接至所述字线的存储器单元中的电压充电至所述一个或多个预定电压电平，而不管存储在所述存储器单元中的所述数据；
(b)在保持连接至所述位线的读出放大器处于退激活状态时，将所述字线设置为退激活状态以使所述存储器单元根据所述一个或多个预设电压电平存储电荷，由此擦除存储在所述存储器单元中的所述数据；以及
(c)使用所述存储器阵列的所选范围的每个其余的字线重复步骤(a)和步骤(b)以擦除存储在所述所选范围中的所述数据。
11.根据权利要求10所述的方法，其中，步骤(c)中的所述所选范围是所述整个存储器阵列，以擦除存储在所述整个存储器阵列中的所述数据。
12.根据权利要求10所述的方法，其中步骤(c)中的所述所选范围小于所述整个存储器阵列。
13.根据权利要求10所述的方法，其中，步骤(a)包括使用地址计数器选择所述字线。
14.根据权利要求13所述的方法，其中，所述地址计数器是刷新地址计数器。
15.根据权利要求10所述的方法，其中，所述一个或多个预定电压电平为电源电压电平。
16.根据权利要求10所述的方法，其中，所述一个或多个预定电压电平是参考电压电平。
17.根据权利要求10所述的方法，其中，所述一个或多个预定电压电平对应于近似等于所述电源电压电平与所述参考电压电平的平均值的中间电平。
18.根据权利要求10所述的方法，其中，保持联接至所述DRAM阵列的位线的预充装置处于所述位线保持在一个或多个预定电压电平的激活状态的步骤包括：在所述步骤期间保持一些所述位线处于第一预定电压电平，并且在所述步骤期间保持其他所述位线处于与所述第一预定电压电平不同的第二预定电压电平。
19.一种包括动态随机存取存储器(DRAM)阵列的存储器，包括：
DRAM阵列，所述DRAM阵列具有存储器单元，连接至所述存储器单元的字线和位线；以及
读出放大器，
所述存储器用于执行一种操作方法，所述方法包括：
(a)将所述DRAM阵列的字线设置为激活状态，从而使得电荷根据存储在存储器单元中的所述数据在联接至所述字线和各个位线的所述存储器单元之间流动，其中根据联接至所述字线和所述各个位线的所述存储器单元之间的所述电荷的流动在所述各个位线上形成信号；
(b)在保持连接至所述各个位线的读出放大器处于所述读出放大器不将所述信号放大至可存储信号电平的退激活状态时，将所述字线设置至退激活状态以使不足的电荷保留在与所述字线联接的所述存储器单元中，从而擦除存储在与所述字线联接的所述存储器单元中的所述数据；以及
(c)使用所述存储器阵列的所选范围的每个其余的字线重复步骤(a)和步骤(b)以擦除存储在所述所选范围中的所述数据。
20.根据权利要求19所述的存储器，其中，步骤(c)中的所述所选范围是所述整个DRAM阵列，以擦除存储在所述整个DRAM阵列中的数据。
21.根据权利要求19所述的存储器，其中，步骤(c)中的所述所选范围小于所述整个DRAM阵列。
22.根据权利要求19所述的存储器，其中，步骤(a)包括使用所述存储器的地址计数器选择所述字线。
23.根据权利要求22所述的存储器，其中，所述存储器包括刷新地址计数器，并且所述地址计数器是所述刷新地址计数器。
24.一种系统，包括配备为根据权利要求19所述的存储器的芯片以及电连接至所述芯片的一个或多个其他电子部件。
25.根据权利要求24所述的系统，进一步包括壳体，所述芯片以及所述其他电子部件安装至所述壳体。
26.一种包括动态随机存取存储器(DRAM)阵列的存储器，包括：
DRAM阵列，所述DRAM阵列具有存储器单元，连接至所述存储器单元的字线和位线；
读出放大器；以及
预充装置，所述预充装置联接至所述位线，用于将所述位线预充至预定电压电平，
所述存储器用于执行一种操作方法，所述方法包括：
(a)在保持所述预充装置处于将所述位线保持在预定电压电平的激活状态时，将所述DRAM阵列的字线设置为激活状态，以使联接至所述字线的存储器单元中的电压充电至所述预定电压电平，而不管存储在所述存储器单元中的所述数据；
(b)在保持连接至所述位线的读出放大器处于退激活状态时，将所述字线设置为退激活状态以使所述存储器单元根据所述预定电压电平存储电荷，由此擦除存储在所述存储器单元中的所述数据；以及
(c)使用所述存储器阵列的所选范围的每个其余的字线重复步骤(a)和步骤(b)以擦除存储在所述所选范围中的数据。
27.根据权利要求26所述的存储器，其中，所述预定电压电平对应于电源电压电平。
28.根据权利要求26所述的存储器，其中，所述预定电压电平对应于参考电压电平。
29.根据权利要求26所述的存储器，其中，所述预定电压电平对应于近似等于所述电源电压电平与所述参考电压电平的平均值的中间电平。
30.根据权利要求26所述的存储器，其中，保持连接至所述DRAM阵列的位线的预充装置处于将所述位线保持在一个或多个预定电压电平的激活状态的步骤包括：在所述步骤期间保持一些所述位线处于第一预定电压电平，并且在所述步骤期间保持其他所述位线处于与所述第一预定电压电平不同的第二预定电压电平。
31.一种系统，包括配备为根据权利要求26所述的存储器的芯片，以及电连接至所述芯片的一个或多个其他电子部件。
32.根据权利要求31所述的系统，进一步包括壳体，所述芯片以及所述其他电子部件安装至所述壳体。
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