CN107170479B - 半导体存储器装置 - Google Patents

Abstract

半导体存储器装置。本发明降低半导体存储器装置刷新时的大的峰值电流IDDP，并且确保位线的感测放大器容限为规定值以上。半导体存储器装置在多条字线与多条位线的各交叉点处分别具有存储器单元，且具备从来自多个存储器单元的多条数据线读出数据的感测放大器、及具有从多条数据线锁存数据的第1晶体管的感测放大器锁存电路，其中，与多条字线平行的相同列线的多个感测放大器被分割为多个感测放大器电路群组，所述经分割的感测放大器电路群组还包括第2晶体管，所述第2晶体管基于从数据读出时的字线启动开始延迟的锁存信号，来锁存读出数据。

Description

半导体存储器装置

技术领域

本发明涉及一种例如动态存取存储器(dynamic access memory)(以下称作DRAM)等半导体存储器装置。

背景技术

DRAM具有易失性存储器元件，为了保持被保存于该易失性存储器元件中的数据(data)，必须进行刷新(refresh)。此处，DRAM的刷新包含自动刷新(auto refresh)与自我刷新(self refresh)。刷新是使比通常的读取与写入操作更多数的感测放大器(senseamplifier)启动。

现有技术文献

专利文献

专利文献1：美国专利第5999471号说明书

专利文献2：美国专利第7535785号说明书

专利文献3：美国专利第6084811号说明书

专利文献4：美国专利第5251176号说明书

专利文献5：美国专利第4912678号说明书

[发明所欲解决的课题]

所述刷新的大的峰值(peak)电流会生成DRAM的电源总线(bus)上的不必要的噪声(noise)，由此会对DRAM的刷新动作或系统(system)侧的动作造成影响。为了降低刷新的峰值电流，已知有以下二种方法。

(已知例1)将DRAM分割为多个存储体(bank)。

(已知例2)将DRAM的一个存储体的感测放大器电路分割为多个群组(group)。

图1A是表示已知例1的分割为四个存储体B0～B3的DRAM的结构例的方块图。图1B是表示在图1A的DRAM中将四个存储体B0～B3同时启动时的动作例的时序图(timingchart)。图1C是表示在图1A的DRAM中将各存储体B0～B3的每一个启动时的动作例的时序图。

在图1A中，DRAM例如被分割为四个存储体B0～B3，在各存储体B0～B3上连接有感测放大器电路SA。此处，WL0～WL3为字线(word line)，NS0/PS0～NS3/PS3为感测放大器启动信号(active signal)。如图1B所示，在图1A的DRAM中将四个存储体B0～B3同时启动时，在流经电源端子VDD的电源电流IDD中，在刷新时会有大的峰值电流IDDP流动。并且，在图1A的DRAM中，将各存储体B0～B3的每一个启动时，如图1C所示，电源电流IDD降低至1/4。

然而，在此情况下，存在下述问题：无法降低各存储体B0～B3的刷新峰值电流IDDP，详细情况如后述般，无法充分保持感测放大器的感测容限(sensing margin)。

图2A是表示已知例2的分割为四个存储体B0～B3的DRAM的结构例的方块图。图2B是表示在图2A的DRAM中将四个存储体B0～B3同时启动时的动作例的时序图。图2C是表示在图2A的DRAM中将感测放大器电路分割为2个群组，将各存储体B0～B3的每一个启动时的动作例的时序图。

在图2A的已知例2中，特征在于：将DRAM分割为例如四个存储体B0～B3，且将连接于各存储体B0～B3的感测放大器电路分割为2个感测放大器电路群组SA、SAa。在图2A中，WL0～WL3为字线，NS0/PS0～NS3/PS3为对第1感测放大器电路群组SA的感测放大器启动信号，NS0a/PS0a～NS3a/PS3a为对第2感测放大器电路群组SAa的感测放大器启动信号。

根据图2B可明确的是，在图2A的DRAM中，将四个存储体B0～B3同时启动时，产生大的峰值电流IDDP。继而，图2C表示将感测放大器电路分割为2个群组，且将各存储体B0～B3的每一个启动时。在图2C中，101表示针对存储体B0～B3的第1感测放大器电路群组SA的启动，102表示针对存储体B0～B3的第2感测放大器电路群组SAa的启动。根据图2C可明确的是，尽管可将峰值电流IDDP降低至1/8，但存在无法对第2感测放大器电路群组SAa保持充分的感测电压容限的问题。

图3A是表示图2A的DRAM的详细结构例的电路图。在图3A中，DRAM是具备X解码器(decoder)11、字线驱动器(word line driver)电路12、包含2个感测放大器电路群组BG0～BG1的存储器区域、以及产生感测放大器启动信号PS0、NS0、PS0a、NS0a的控制电路10而构成。在各字线WL0～WLn与各位线(bit line)BL_0(0)～BL_m(0)、BL_0(1)～BL_m(1)的交叉点处，连接有作为易失性存储器元件的存储器单元(memory cell，又称之为“存储单元”)MC。

在感测放大器电路群组BG0中，在各BL_0(0)～BL_m(0)及/BL_0(0)～/BL_m(0)的每一条上连接有感测放大器SA，多个感测放大器SA经由数据线(data line)DL00、DL01而连接于感测放大器锁存(sense amplifier latch)电路SLA0。感测放大器锁存电路SLA0是具备P沟道(P Channel)金属氧化物半导体(Metal Oxide Semiconductor，MOS)晶体管(transistor)Ptr0与N沟道MOS晶体管Ntr0而构成，数据线DL00经由MOS晶体管Ptr0而连接于电源电压VDD，数据线DL01经由MOS晶体管Ntr0而连接于接地电压VSS。来自控制电路10的感测放大器启动信号PS0、NS0被分别施加至MOS晶体管Ptr0、Ntr0的各栅极(gate)。

在感测放大器电路群组BG1中，在各BL_0(1)～BL_m(1)及/BL_0(1)～/BL_m(1)的每一条上连接有感测放大器SAa，多个感测放大器SAa经由数据线DL10、DL11而连接于感测放大器锁存电路SLA1。感测放大器锁存电路SLA1是具备P沟道MOS晶体管Ptr0a与N沟道MOS晶体管Ntr0a而构成，数据线DL10经由MOS晶体管Ptr0a而连接于电源电压VDD，数据线DL11经由MOS晶体管Ntr0a而连接于接地电压VSS。来自控制电路10的感测放大器启动信号PS0a、NS0a被分别施加至MOS晶体管Ptr0a、Ntr0a的各栅极。

图3B是表示用于对图2A及图3A的DRAM的第1问题进行说明的、存储体B0的动作例的时序图。在图3B中，将1个存储体分割为2个感测放大器电路群组BG0、BG1，在如图2C般依照各存储体B0～B3来依序启动的情况下，必须以相对较小的电压保持直至下个感测放大器电路群组的启动为止的位线电压的不同数据间的电压差ΔV，但若在位线BL、/BL中存在漏电流，则所述电压差ΔV会进一步减少而成为ΔVd，从而有可能导致DRAM的存储器单元MC的刷新失败。

图4是表示用于对图2A及图3A的DRAM的第2问题进行说明的感测放大器电路群组BG0～BG1的动作例的时序图。若位线BLm(0)、/BLm(0)的数据与位线BL0(1)、/BL0(1)的数据为反相，则例如位线BL0(1)、/BL0(1)间的电压差ΔV如图4所示，在位线BLm(0)、/BLm(0)的感测时，因来自位线BLm(0)、/BLm(0)的耦合(coupling)而导致位线BL0(1)、/BL0(1)的ΔV减少，由此存在位线BL0(1)、/BL0(1)的感测放大器容限变小的问题。另外，在专利文献1～专利文献5中亦存在同样的问题。

发明内容

本发明的目的在于解决以上的问题，提供一种半导体存储器装置，可降低DRAM等半导体存储器装置刷新时的大峰值电流IDDP，并且可确保位线的感测放大器容限为规定值以上。

[解决课题的手段]

本发明的半导体存储器装置(或称之为“半导体存储装置”)在多条字线与多条位线的各交叉点处分别具有存储器单元，且具备从来自多个存储器单元的多条数据线读出数据的感测放大器、以及具有从多条数据线锁存数据的第1晶体管的感测放大器锁存电路，所述半导体存储器装置的特征在于，

与多条字线平行的相同列线(column line)的多个感测放大器被分割为多个感测放大器电路群组，

经分割的所述感测放大器电路群组还包括第2晶体管，所述第2晶体管基于从数据读出时的字线启动开始延迟的锁存信号，来锁存读出数据。

在所述半导体存储器装置中，其特征在于，经分割的所有感测放大器电路群组的所述感测放大器藉由共用的所述锁存信号来同时被启动。

而且，在所述半导体存储器装置中，其特征在于，所述第2晶体管的驱动能力构成为比所述第1晶体管的驱动能力弱。

进而，在所述半导体存储器装置中，其特征在于，

所述半导体存储器装置的存储器区域被分割为多个存储体群组，

与多条字线平行的相同列线的多个感测放大器对应于经分割的每个所述存储体群组而被分割为多个感测放大器电路群组。

再进而，在所述半导体存储器装置中，其特征在于，所述数据读出时是所述存储器单元的刷新时。

再进而，在所述半导体存储器装置中，其特征在于，在经分割且彼此邻接的所述感测放大器电路群组之间，形成有接地的虚设(dummy)位线。

(发明的效果)

因而，根据本发明的半导体存储器装置，可降低刷新时的大峰值电流IDDP，并且可确保位线的感测放大器容限为规定值以上。

附图说明

图1A是表示已知例1的分割为四个存储体B0～B3的DRAM的结构例的方块图。

图1B是表示在图1A的DRAM中将四个存储体B0～B3同时启动时的动作例的时序图。

图1C是表示在图1A的DRAM中将各存储体B0～B3的每一个启动时的动作例的时序图。

图2A是表示已知例2的分割为四个存储体B0～B3的DRAM的结构例的方块图。

图2B是表示在图2A的DRAM中将四个存储体B0～B3同时启动时的动作例的时序图。

图2C是表示在图2A的DRAM中将感测放大器电路分割为2个感测放大器电路群组，且将各存储体B0～B3的每一个启动时的动作例的时序图。

图3A是表示图2A的DRAM的详细结构例的电路图。

图3B是表示用于对图2A及图3A的DRAM的第1问题进行说明的存储体B0的动作例的时序图。

图4是表示用于对图2A及图3A的DRAM的第2问题进行说明的感测放大器电路群组BG0～BG1的动作例的时序图。

图5A是表示本发明的实施形态1的DRAM的结构例的方块图。

图5B是表示图5A的DRAM的详细结构例的电路图。

图5C是表示图5B的DRAM的动作例的时序图。

图6A是表示本发明的实施形态2的DRAM的详细结构例的电路图。

图6B是表示图6A的DRAM的动作例的时序图。

【符号说明】

10、10A：控制电路

11：X解码器

12：字线驱动器电路

13：虚设位线

101、102：启动

111、112、113:时间点

B0～B3：存储体

BG0～BG1：感测放大器电路群组

BL_0(0)～BL_m(0)、BL_0(1)～BL_m(1)、/BL_0(0)～/BL_m(0)、/BL_0(1)～/BL_m(1)、BL0(0)、/BL0(0)、BL0(1)、/BL0(1)、BLm(0)、/BLm(0)：位线

DL00～DL11：数据线

IDD：电源电流

IDDP：峰值电流

MC：存储器单元

NS0～NS3、NS0a～NS3a、PS0～PS3、PS0a～PS3a：感测放大器启动信号

NSA、PSA：锁存信号

Ptr0、Ptr0a、Ntr0、Ntr0a、PtrA、NtrA：MOS晶体管

SA、SAa：感测放大器

SLA0、SLA1、SLA0A、SLA1A：感测放大器锁存电路

t：时间

VDD：电源端子(电源电压)

VSS：接地电压

WL0～WLn：字线

ΔV、ΔVd：电压差

具体实施方式

以下，参照附图来说明本发明的实施形态。另外，在以下的各实施形态中，对于同样的构成要素标注相同的符号。

实施形态1.

图5A是表示本发明的实施形态1的DRAM的结构例的方块图。而且，图5B是表示图5A的DRAM的详细结构例的电路图。在图5A及图5B中，实施形态1的DRAM的特征在于，与已知例的图2A及图3A的DRAM相比，以下方面不同。

(1)取代控制电路10而具备控制电路10A，该控制电路10A进而产生锁存信号PSA、NSA，该锁存信号PSA、NSA用于在数据感测的最初的规定的短时间内锁存数据线DL00、DL01、DL10、DL11的数据。此处，锁存信号PSA、NSA是在数据感测时的字线的启动时延迟规定时间后，使处于不同的感测放大器电路群组BG0、BG1内的感测放大器同时启动。

(2)取代感测放大器锁存电路SLA0而具备感测放大器锁存电路SLA0A，该感测放大器锁存电路SLA0A具备：P沟道MOS晶体管PtrA，基于锁存信号PSA来锁存数据线DL00的数据；以及N沟道MOS晶体管NtrA，基于锁存信号NSA来锁存数据线DL01的数据。

(3)取代感测放大器锁存电路SLA1而具备感测放大器锁存电路SLA1A，该感测放大器锁存电路SLA1A具备：P沟道MOS晶体管PtrA，基于锁存信号PSA来锁存数据线DL10的数据；以及N沟道MOS晶体管NtrA，基于锁存信号NSA来锁存数据线DL11的数据。

另外，与多条字线WL0～WLn平行的相同列线的多个感测放大器例如对应于每个存储体群组B0～B3而被分割为多个感测放大器电路群组。而且，在图5A中，仅图示了存储体B0，但存储体B1～B3亦是同样地构成。

在图5B中，本实施形态的DRAM是具备X解码器11、字线驱动器电路12、包含2个感测放大器电路群组BG0～BG1的存储器区域、以及产生感测放大器启动信号PS0、NS0、PS0a、NS0a、PSA、NSA的控制电路10A而构成。在各字线WL0～WLn与各位线BL_0(0)～BL_m(0)、/BL_0(0)～/BL_m(0)、BL_0(1)～BL_m(1)、/BL_0(1)、/BL_m(1)的交叉点处，连接有作为易失性存储器元件的存储器单元MC。

在感测放大器电路群组BG0中，在各BL_0(0)～BL_m(0)及/BL_0(0)～/BL_m(0)的每一条上连接有感测放大器SA，多个感测放大器SA经由数据线DL00、DL01而连接于感测放大器锁存电路SLA0A。感测放大器锁存电路SLA0A是具备P沟道MOS晶体管Ptr0、PtrA以及N沟道MOS晶体管Ntr0、NtrA而构成，数据线DL00经由MOS晶体管Ptr0、PtrA而连接于电源电压VDD，数据线DL01经由MOS晶体管Ntr0、NtrA而连接于接地电压VSS。来自控制电路10A的感测放大器启动信号PS0、NS0被分别施加至MOS晶体管Ptr0、Ntr0的各栅极。而且，来自控制电路10A的锁存信号PSA、NSA被分别施加至MOS晶体管PtrA、NtrA的各栅极。

在感测放大器电路群组BG1中，在各BL_0(1)～BL_m(1)及/BL_0(1)～/BL_m(1)的每一条上连接有感测放大器SAa，多个感测放大器SAa经由数据线DL10、DL11而连接于感测放大器锁存电路SLA1A。感测放大器锁存电路SLA1A是具备P沟道MOS晶体管Ptr0a、PtrA以及N沟道MOS晶体管Ntr0a、NtrA而构成，数据线DL10经由MOS晶体管Ptr0a、PtrA而连接于电源电压VDD，数据线DL11经由MOS晶体管Ntr0a、NtrA而连接于接地电压VSS。来自控制电路10A的感测放大器启动信号PS0a、NS0a被分别施加至MOS晶体管Ptr0a、Ntr0a的各栅极。而且，来自控制电路10A的锁存信号PSA、NSA被分别施加至MOS晶体管PtrA、NtrA的各栅极。

另外，感测放大器锁存电路SLA0A及SAL1A的MOS晶体管中，基于锁存信号PSA、NSA进行锁存的MOS晶体管PtrA、NtrA的驱动能力较佳的是构成为，比已知例中所设的MOS晶体管Ptr0、Ptr0a、Ntr0、Ntr0a的驱动能力弱。具体而言，藉由使各晶体管的尺寸不同，从而对驱动能力赋予差异，这是因为，根据锁存信号PSA及NSA进移动作的晶体管PtrA、NtrA是辅助性的晶体管，可降低整体的消耗电力。

图5C是表示图5B的DRAM的动作例的时序图。本实施形态中，例如分割为4个或4个以上的存储体群组，各存储体群组中分割为2个感测放大器电路群组。根据图5C可明确的是，基于锁存信号PSA、NSA，分别藉由MOS晶体管PtrA、NtrA来锁存数据线DL00～DL11的数据，因此在数据感测的最初，可获得比已知例大的各位线的数据间的电压差ΔV(图5C的111、112)，而且，可保持规定的电压差ΔV以用于感测(图5C的113)。

如以上所说明般，根据本实施形态，即使分割为多个感测放大器电路群组，亦不会对刷新动作造成影响，可降低用于刷新动作的峰值电流IDDP，并且可确保位线的感测放大器容限为规定值以上。

实施形态2.

图6A是表示本发明的实施形态2的DRAM的详细结构例的电路图。图6A中的特征在于：在已知例的图3A的电路中，在邻接的感测放大器电路群组BG0、BG1间的区域内，追加形成有连接于接地电压VSS的虚设位线13。其他结构与图3A同样。

图6B是表示图6A的DRAM的动作例的时序图。根据图6B可明确的是，并没有位线BL_m-1(0)、/BL_m-1(0)与位线BL_1(1)、/BL_1(1)之间的耦合，在数据感测的最初，可获得比已知例大的各位线的数据间的电压差ΔV，而且，可保持规定的电压差ΔV以用于感测。

以上的实施形态中，在已知例的图3A的电路中追加了虚设位线13，但本发明并不限于此，也可在实施形态1的图5B的电路中追加虚设位线13。藉此，具有实施形态1及实施形态2这两者的作用效果。

本发明与专利文献1～专利文献5的不同点.

(1)专利文献1

专利文献1中，揭示了将感测放大器分割为多个感测放大器电路群组，仅各经分割的感测放大器电路群组藉由感测放大器启动信号来启动。然而，经分割的感测放大器电路群组并非同时启动，而且，并未揭示经分割的感测放大器电路群组间的虚设位线。

(2)专利文献2

专利文献2中，将感测放大器分割为多个感测放大器电路群组。仅各经分割的感测放大器电路群组藉由感测放大器启动信号来启动。然而，经分割的感测放大器电路群组并非同时启动。

(3)专利文献3

专利文献3中，将感测放大器分割为多个感测放大器电路群组。其中，仅将进行读出的感测放大器电路群组予以启动，以降低数据读出电流，藉此可提高读出容限，但自我刷新的峰值电流未变化。此处，首先，读出数据的1个感测放大器电路群组被启动后，剩余的感测放大器群组被同时启动。

(4)专利文献4

专利文献4具有下述特征：相同列线的感测放大器未被分割为相同的感测放大器电路群组。

(5)专利文献5

专利文献5具有下述特征：相同列线的感测放大器未被分割为多个感测放大器电路群组。

[产业上的可利用性]

如以上所详述般，根据本发明的半导体存储器装置，可降低刷新时的大的峰值电流IDDP，并且可确保位线的感测放大器容限为规定值以上。

Claims (4)

1.一种半导体存储器装置，在多条字线与多条位线的各交叉点处分别具有存储器单元，且具备从来自多个所述存储器单元的多条数据线读出数据的感测放大器、以及具有从所述多条数据线锁存数据的第1晶体管的感测放大器锁存电路，所述半导体存储器装置的特征在于，

与所述多条字线平行的相同列线的多个感测放大器被分割为多个感测放大器电路群组，

经分割的所述感测放大器电路群组还包括第2晶体管，所述第2晶体管基于从数据读出时的字线启动开始延迟的锁存信号，来锁存读出数据，其中

所述第2晶体管的驱动能力构成为比所述第1晶体管的驱动能力弱，

其中，经分割的所有感测放大器电路群组的所述感测放大器藉由共用的所述锁存信号来同时被启动。

2.如权利要求1所述的半导体存储器装置，其中

所述半导体存储器装置的存储器区域被分割为多个存储体群组，

与所述多条字线平行的相同列线的多个感测放大器对应于经分割的每个所述存储体群组而被分割为多个感测放大器电路群组。

3.如权利要求1所述的半导体存储器装置，其中

所述数据读出时是所述存储器单元的刷新时。

4.如权利要求1所述的半导体存储器装置，其中

在经分割且彼此邻接的所述感测放大器电路群组之间，形成有接地的虚设位线。

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