JPS6120297A - 半導体メモリのセンスアンプ駆動信号供給回路 - Google Patents
半導体メモリのセンスアンプ駆動信号供給回路Info
- Publication number
- JPS6120297A JPS6120297A JP59139989A JP13998984A JPS6120297A JP S6120297 A JPS6120297 A JP S6120297A JP 59139989 A JP59139989 A JP 59139989A JP 13998984 A JP13998984 A JP 13998984A JP S6120297 A JPS6120297 A JP S6120297A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifiers
- sense amplifier
- control signal
- memory
- sense
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技・術分野）
本発明は半導体メモリに係り、特にラッチ型センスアン
プを有するメモリにおけるセンスアンプ駆動信号の供給
回路に関する。
プを有するメモリにおけるセンスアンプ駆動信号の供給
回路に関する。
（発明の技術的背景）
第６図は従来のＭＯＳ型のダイナミックメモリにおける
一部を示しており、ＭＣ・・・はたとえば１個のトラン
スファｆ −） Ｔ Ｇと１個のキャノンシタＣとから
なるメモリセル、（ＢＬ、ＢＬ）・・・は一対のビット
線、ＷＬはワード線、ＳＡ・・・はラッチ型センスアン
プであって、そのセンスラッチ動作の可否を制御するた
めのラッチ用トランジスタＴ、を有してお” 、Ｉｌｌ
は上記ラッチ用トランジスタＴＬ・・・にラッチ制御信
号φＬを導くためのラッチ制御信号線である。
一部を示しており、ＭＣ・・・はたとえば１個のトラン
スファｆ −） Ｔ Ｇと１個のキャノンシタＣとから
なるメモリセル、（ＢＬ、ＢＬ）・・・は一対のビット
線、ＷＬはワード線、ＳＡ・・・はラッチ型センスアン
プであって、そのセンスラッチ動作の可否を制御するた
めのラッチ用トランジスタＴ、を有してお” 、Ｉｌｌ
は上記ラッチ用トランジスタＴＬ・・・にラッチ制御信
号φＬを導くためのラッチ制御信号線である。
上記メモリにおけるセルデータ読出し動作に際しては、
ビット線対のプリチャージ、ワード線およびダミーフー
ド線（図示せず）の選択によるメモリセルおよびダミー
セル（図示せず）の選択、ラッチ制御信号の供給による
センスアンプの活性化により予めビット線対に前記選択
メモリセルからの読出しデータに応じて生じている電位
差のセンスラッチ、センスデータの出力の順で行なわれ
る。この場合、第６図におけるワード線ＷＬが選択され
たものとすれば、ワード線ＷＬ上における各メモリセル
ＭＣ・・・との接続点Ａ、Ｂ、Ｃ・・・の電位およびラ
ッチ制御信号線Ｌｓ上における各ラッチ用トランジスタ
ＴＬ・・・との接続点Ａ’、Ｂ’、Ｃ’・・・の電位の
タイミング関係の一例は第７図に示すようなものである
。ここで、ワード線ＷＬ上のＡ、Ｂ、Ｃ・・・点におけ
る各電位の立上りは順次遅れており、ラッチ制御信号線
ＬＢ上のＡ’、Ｂ’、Ｃ’・・・点における各電位はほ
ぼ同じタイミングで立上っている。このため、ラッチ制
御信号φＬが各センスアンプＳＡ・・・を同時に活性化
し、第７図に示すようにラッチ制御信号φＬの立上り後
に各センスアンプＳＡ・・・それぞれの駆動電流が同時
に流れる。
ビット線対のプリチャージ、ワード線およびダミーフー
ド線（図示せず）の選択によるメモリセルおよびダミー
セル（図示せず）の選択、ラッチ制御信号の供給による
センスアンプの活性化により予めビット線対に前記選択
メモリセルからの読出しデータに応じて生じている電位
差のセンスラッチ、センスデータの出力の順で行なわれ
る。この場合、第６図におけるワード線ＷＬが選択され
たものとすれば、ワード線ＷＬ上における各メモリセル
ＭＣ・・・との接続点Ａ、Ｂ、Ｃ・・・の電位およびラ
ッチ制御信号線Ｌｓ上における各ラッチ用トランジスタ
ＴＬ・・・との接続点Ａ’、Ｂ’、Ｃ’・・・の電位の
タイミング関係の一例は第７図に示すようなものである
。ここで、ワード線ＷＬ上のＡ、Ｂ、Ｃ・・・点におけ
る各電位の立上りは順次遅れており、ラッチ制御信号線
ＬＢ上のＡ’、Ｂ’、Ｃ’・・・点における各電位はほ
ぼ同じタイミングで立上っている。このため、ラッチ制
御信号φＬが各センスアンプＳＡ・・・を同時に活性化
し、第７図に示すようにラッチ制御信号φＬの立上り後
に各センスアンプＳＡ・・・それぞれの駆動電流が同時
に流れる。
（背景技術の問題点）
しかし、上述したように各センスアン７’ＳＡ・・・そ
れぞれの駆動電流が同時に流れることによって大きなピ
ーク電流が発生し、このピーク電流はメモリ回路に対す
る雑音源となるので、メモリ回路の動作マージンを狭く
する原因となっている。
れぞれの駆動電流が同時に流れることによって大きなピ
ーク電流が発生し、このピーク電流はメモリ回路に対す
る雑音源となるので、メモリ回路の動作マージンを狭く
する原因となっている。
（発明の目的）
本発明は上記の事情に鑑みてなされたもので、センスア
ンプ駆動時に発生するピーク電流の大きさを抑制でき、
メモリ回路の動作マーノンの悪化を防止でき、安定した
メモリ動作を保証し得る半導体メモリのセンスアンプ駆
動信号供給回路を提供するものである。
ンプ駆動時に発生するピーク電流の大きさを抑制でき、
メモリ回路の動作マーノンの悪化を防止でき、安定した
メモリ動作を保証し得る半導体メモリのセンスアンプ駆
動信号供給回路を提供するものである。
（発明の概要）
即ち、本発明は、複数個のセンスアンプに共通接続され
た制御信号線を介して上記各センスアンプにセンスアン
プ駆動信号を供給するだめの半導体メモリのセンスアン
プ駆動信号供給回路において、１個あるいは複数個のセ
ンスアンプを単位とする各区分毎のセンスアンプに相異
なるタイミングで駆動信号を供給し得るように、前記制
御信号線に遅延回路を設けたことを特徴とするものであ
る。
た制御信号線を介して上記各センスアンプにセンスアン
プ駆動信号を供給するだめの半導体メモリのセンスアン
プ駆動信号供給回路において、１個あるいは複数個のセ
ンスアンプを単位とする各区分毎のセンスアンプに相異
なるタイミングで駆動信号を供給し得るように、前記制
御信号線に遅延回路を設けたことを特徴とするものであ
る。
これによって、同一制御信号線に接続されたセンスアン
プが全て同時に駆動されることはなく時間的に分散して
駆動されるので、センスアンプ駆動電流によって発生す
るピーク電流は小さくカリ、メモリ回路の動作マージン
の悪化に及ばず影響は少なくなる。
プが全て同時に駆動されることはなく時間的に分散して
駆動されるので、センスアンプ駆動電流によって発生す
るピーク電流は小さくカリ、メモリ回路の動作マージン
の悪化に及ばず影響は少なくなる。
（発明の実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はＭＯＳ型のダイナミックメモリの一部を示して
おり、ＭＣ・・・は前述と同様のメモリセル、（′Ｂ−
Ｌ、ａｔ）・・・は一対のピット線、ＷＩ。
おり、ＭＣ・・・は前述と同様のメモリセル、（′Ｂ−
Ｌ、ａｔ）・・・は一対のピット線、ＷＩ。
はワード線、ＳＡ・・・はラッチ型センスアンプであっ
て、そのセンスラッチ動作の可否を制御するためのラッ
チ用トランジスタＴＬを有しておム・、Ｌ８は上記ラッ
チ用トランジスタＴＬ・・・にラッチ制御信号φＬを導
くう、子制御信号線であって、その中間には所定の間隔
（たとえばラッチ用トランジスタＴＬ・・・との接続点
を所定の複数個含む間隔）毎に遅延回路ＤＬ・・・が挿
入されている。
て、そのセンスラッチ動作の可否を制御するためのラッ
チ用トランジスタＴＬを有しておム・、Ｌ８は上記ラッ
チ用トランジスタＴＬ・・・にラッチ制御信号φＬを導
くう、子制御信号線であって、その中間には所定の間隔
（たとえばラッチ用トランジスタＴＬ・・・との接続点
を所定の複数個含む間隔）毎に遅延回路ＤＬ・・・が挿
入されている。
上記メモリにおけるセルデータ読出し動作に際しては、
従来例とほぼ同様であるが、全てのセンスアン７’８Ａ
・・・が同時に駆動されることなく、複数個のセンスア
ンプＳＡ・・・を単位として遅延回路ＤＬにより区分さ
れた各区間毎の駆動タイミングが異なっているので、セ
ンスアンプＳＡ・・・の駆動電流によって発生するピー
ク電流が小さい。即ち、上記回路例においては、ラッチ
制御信号ＭＬｓ上における区間ＡのセンスアンプＳＡ・
・・との接続点をＡ／ 、 Ｂｌ、・・・Ｈ′で表わし
、上記区間Ａの隣りの区間Ｂのセンスアン７’ＳＡ・・
・との接続点をＡｌ１ 、 Ｂｌ／、・・・Ｈ” で表
わすものとすれば、第２図に示すようにＡ’ 、 Ｂ’
、・・・Ｈ′点の電位の立上りに比べてＡ＃ 、 Ｈ
′ｒ、・・・Ｈ″点の電位の立上シは、遅延回路ＤＬの
挿入に伴なう遅れが生じている。したがって、区間Ａの
センスアン７’ＳＡ・・・の駆動より若干遅れて区間Ｂ
のセンスアンプＳＡ・・・が駆動されるので、区間Ａの
駆動電流工＾のピーク時と区間Ｂの駆動電流ＩＮのピー
ク時とがずれることになり、センスアンプ駆動電流は時
間的に分散化されそのピーク電流は小さい。
従来例とほぼ同様であるが、全てのセンスアン７’８Ａ
・・・が同時に駆動されることなく、複数個のセンスア
ンプＳＡ・・・を単位として遅延回路ＤＬにより区分さ
れた各区間毎の駆動タイミングが異なっているので、セ
ンスアンプＳＡ・・・の駆動電流によって発生するピー
ク電流が小さい。即ち、上記回路例においては、ラッチ
制御信号ＭＬｓ上における区間ＡのセンスアンプＳＡ・
・・との接続点をＡ／ 、 Ｂｌ、・・・Ｈ′で表わし
、上記区間Ａの隣りの区間Ｂのセンスアン７’ＳＡ・・
・との接続点をＡｌ１ 、 Ｂｌ／、・・・Ｈ” で表
わすものとすれば、第２図に示すようにＡ’ 、 Ｂ’
、・・・Ｈ′点の電位の立上りに比べてＡ＃ 、 Ｈ
′ｒ、・・・Ｈ″点の電位の立上シは、遅延回路ＤＬの
挿入に伴なう遅れが生じている。したがって、区間Ａの
センスアン７’ＳＡ・・・の駆動より若干遅れて区間Ｂ
のセンスアンプＳＡ・・・が駆動されるので、区間Ａの
駆動電流工＾のピーク時と区間Ｂの駆動電流ＩＮのピー
ク時とがずれることになり、センスアンプ駆動電流は時
間的に分散化されそのピーク電流は小さい。
なお、上記実施例は複数個のセンスアンプＳＡ・・・を
単位とする各区分間に遅延回路ＤＬ・・・を挿入したが
、これに限ることなく、第３図に示すように各センスア
ンゾＳＡ毎にラッチ制御信号φＬの立上りを順次遅らす
ようにラッチ制御信号線り、上における各センスアンプ
接続点Ａ／ 、 Ｂ／。
単位とする各区分間に遅延回路ＤＬ・・・を挿入したが
、これに限ることなく、第３図に示すように各センスア
ンゾＳＡ毎にラッチ制御信号φＬの立上りを順次遅らす
ようにラッチ制御信号線り、上における各センスアンプ
接続点Ａ／ 、 Ｂ／。
Ｃ′・・・の隣シ合う各２点間に遅延回路ＤＬ・・；を
挿入するようにしてもよい。この場合、各接続点Ａ’、
Ｂ’、Ｃ’・・・の電位の立上９およびセンスアンプ駆
動電流のタイミング関係は第５図に示すようになり、ピ
ーク電流は小さい。
挿入するようにしてもよい。この場合、各接続点Ａ’、
Ｂ’、Ｃ’・・・の電位の立上９およびセンスアンプ駆
動電流のタイミング関係は第５図に示すようになり、ピ
ーク電流は小さい。
なお、上記各実施例においては、ラッチ制御信号線Ｌｓ
の材質はそれ自体による信号遅延が小さいものを想定し
たが、第４図に示すようにう、チ制御信号線Ｌ４として
たとえば高抵抗のもの（たとえば高抵抗のポリシリコン
）を用い、センスアンプ接続点相互間部の実効抵抗ｒお
よびその浮遊容量Ｃからなる遅延回路を用いるようにし
てもよい。この場合、ワード線ＷＬ上における各メモリ
セルＭＣ・・・との接続点Ａ、Ｂ、Ｃ・・・の電位の立
上シとラッチ制御信号線ＬＢ上における各センスアンプ
８Ａ・・・との接続点Ａ’ 、 Ｂ’ 。
の材質はそれ自体による信号遅延が小さいものを想定し
たが、第４図に示すようにう、チ制御信号線Ｌ４として
たとえば高抵抗のもの（たとえば高抵抗のポリシリコン
）を用い、センスアンプ接続点相互間部の実効抵抗ｒお
よびその浮遊容量Ｃからなる遅延回路を用いるようにし
てもよい。この場合、ワード線ＷＬ上における各メモリ
セルＭＣ・・・との接続点Ａ、Ｂ、Ｃ・・・の電位の立
上シとラッチ制御信号線ＬＢ上における各センスアンプ
８Ａ・・・との接続点Ａ’ 、 Ｂ’ 。
Ｃ′・・・の電位の立上りとの関係は、同じビット線に
接続されたメモリセルとセンスアンプとについてはワー
ド線電位が立ち上ってメモリセルデータはビット線に読
み出したのちラッチ制御信号線電位が立ち上ってビット
線電位をセンスラッチするように設定する必要があるこ
とは勿論であり、そのタイミング関係の一例を第５図に
示している。
接続されたメモリセルとセンスアンプとについてはワー
ド線電位が立ち上ってメモリセルデータはビット線に読
み出したのちラッチ制御信号線電位が立ち上ってビット
線電位をセンスラッチするように設定する必要があるこ
とは勿論であり、そのタイミング関係の一例を第５図に
示している。
（発明の効果）
上述したように本発明の半導体メモリのセンスアンプ駆
動信号供給回路によれば、センスアンプ駆動時に発生す
るピーク電流の大きさを抑制できるので、メモリ回路の
動作マージンの悪化に及ぼす影響が少なくなり、安定し
たメモリ動作を保証できるなどの効果がある。
動信号供給回路によれば、センスアンプ駆動時に発生す
るピーク電流の大きさを抑制できるので、メモリ回路の
動作マージンの悪化に及ぼす影響が少なくなり、安定し
たメモリ動作を保証できるなどの効果がある。
第１図は本発明に係る。半導体メモリのセンスアンプ駆
動信号供給回路の一実施例を示す回路図、第２図は第１
図の回路動作を説明するために示すタイミング図、第３
図は本発明の他の実施例を示す回路図、第４図は同じく
他の実施例を示す回路図、第５図は第３図および第５図
の回路動作をそれぞれ説明するために示すタイミング図
、第６図は従来の半導体メモリの一部を示す回路図、第
７図は第６図の回路動作を説明するために示すタイミン
グ図である。 ＭＣ・・・メモリセル、ＢＬ、ＢＬ・・・ビット線、Ｓ
Ａ・・・センスアンプ、ＴＬ・・・センスラッチ＜ １
ＵｊＪＪ）用トランゾスタ、Ｌｓ・・・センスラッチ制
御信号線、φＡ・・・センスラッチ制御信号、ＤＬ・・
・遅延回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 ｓＡｇ６日丸二バし−
動信号供給回路の一実施例を示す回路図、第２図は第１
図の回路動作を説明するために示すタイミング図、第３
図は本発明の他の実施例を示す回路図、第４図は同じく
他の実施例を示す回路図、第５図は第３図および第５図
の回路動作をそれぞれ説明するために示すタイミング図
、第６図は従来の半導体メモリの一部を示す回路図、第
７図は第６図の回路動作を説明するために示すタイミン
グ図である。 ＭＣ・・・メモリセル、ＢＬ、ＢＬ・・・ビット線、Ｓ
Ａ・・・センスアンプ、ＴＬ・・・センスラッチ＜ １
ＵｊＪＪ）用トランゾスタ、Ｌｓ・・・センスラッチ制
御信号線、φＡ・・・センスラッチ制御信号、ＤＬ・・
・遅延回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 ｓＡｇ６日丸二バし−
Claims (1)
- メモリセルから読み出されたデータに応じてビット線
対間に生じる電位差をセンスするためのラッチ型センス
アンプに制御信号線を介してセンスアンプ駆動信号を供
給するための半導体メモリのセンスアンプ駆動信号供給
回路において、同一制御信号線に接続された複数個のセ
ンスアンプに対して所定数のセンスアンプを単位とする
各区分毎のセンスアンプに相異なるタイミングで駆動信
号を供給するように、前記制御信号線に遅延回路を設け
てなることを特徴とする半導体メモリのセンスアンプ駆
動信号供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59139989A JPS6120297A (ja) | 1984-07-06 | 1984-07-06 | 半導体メモリのセンスアンプ駆動信号供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59139989A JPS6120297A (ja) | 1984-07-06 | 1984-07-06 | 半導体メモリのセンスアンプ駆動信号供給回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6120297A true JPS6120297A (ja) | 1986-01-29 |
Family
ID=15258342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59139989A Pending JPS6120297A (ja) | 1984-07-06 | 1984-07-06 | 半導体メモリのセンスアンプ駆動信号供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6120297A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6366787A (ja) * | 1986-09-08 | 1988-03-25 | Oki Electric Ind Co Ltd | 半導体メモリ回路 |
| JPH01223694A (ja) * | 1988-02-29 | 1989-09-06 | Nec Corp | ダイナミック型半導体メモリ装置 |
| US4916671A (en) * | 1988-09-06 | 1990-04-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having sense amplifier having improved activation timing thereof and operating method thereof |
| JPH03253216A (ja) * | 1990-03-02 | 1991-11-12 | Toshiba Corp | 産業用ｃｔスキャナにおけるケーブル処理機構 |
| US5276649A (en) * | 1989-03-16 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Dynamic-type semiconductor memory device having staggered activation of column groups |
| CN107170479A (zh) * | 2016-03-08 | 2017-09-15 | 力晶科技股份有限公司 | 半导体存储器装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53128949A (en) * | 1977-04-18 | 1978-11-10 | Hitachi Ltd | Sense circuit |
-
1984
- 1984-07-06 JP JP59139989A patent/JPS6120297A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53128949A (en) * | 1977-04-18 | 1978-11-10 | Hitachi Ltd | Sense circuit |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6366787A (ja) * | 1986-09-08 | 1988-03-25 | Oki Electric Ind Co Ltd | 半導体メモリ回路 |
| JPH01223694A (ja) * | 1988-02-29 | 1989-09-06 | Nec Corp | ダイナミック型半導体メモリ装置 |
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| JPH03253216A (ja) * | 1990-03-02 | 1991-11-12 | Toshiba Corp | 産業用ｃｔスキャナにおけるケーブル処理機構 |
| CN107170479A (zh) * | 2016-03-08 | 2017-09-15 | 力晶科技股份有限公司 | 半导体存储器装置 |
| CN107170479B (zh) * | 2016-03-08 | 2020-06-09 | 力晶积成电子制造股份有限公司 | 半导体存储器装置 |
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