JPH05274882A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05274882A JPH05274882A JP4067010A JP6701092A JPH05274882A JP H05274882 A JPH05274882 A JP H05274882A JP 4067010 A JP4067010 A JP 4067010A JP 6701092 A JP6701092 A JP 6701092A JP H05274882 A JPH05274882 A JP H05274882A
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Abstract
(57)【要約】
【目的】半導体記憶装置において、高速化と動作の安定
化を図る。 【構成】ビット線負荷回路に常時導通状態の第１のＭＯ
ＳＦＥＴと、少なくとも読み出し時にゲートをドレイン
と同電位にした第２のＭＯＳＦＥＴを並列に含む。 【効果】大きな読み出し電圧が得られるためデータの増
幅が速くなり、書き込み後のプリチャージも短時間に行
なわれるため高速な記憶装置を実現できる。また、十分
なデータ振幅が安定して得られることからノイズによる
誤動作も防ぐことができ、製造上の特性のばらつきも少
なくなる。
化を図る。 【構成】ビット線負荷回路に常時導通状態の第１のＭＯ
ＳＦＥＴと、少なくとも読み出し時にゲートをドレイン
と同電位にした第２のＭＯＳＦＥＴを並列に含む。 【効果】大きな読み出し電圧が得られるためデータの増
幅が速くなり、書き込み後のプリチャージも短時間に行
なわれるため高速な記憶装置を実現できる。また、十分
なデータ振幅が安定して得られることからノイズによる
誤動作も防ぐことができ、製造上の特性のばらつきも少
なくなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関する
ものであり。特にスタティックＲＡＭのビット線の負荷
回路に関するものである。
ものであり。特にスタティックＲＡＭのビット線の負荷
回路に関するものである。
【０００２】
【従来の技術】従来のスタティックＲＡＭの回路を図６
に示す。相補のビット線１１、１２には異なるワード線
１５、１６につながる複数のメモリセル５、６が接続さ
れている。ここではメモリセルは２つだけしか記してい
ないが、実際はメモリセルアレイの行の数だけメモリセ
ルが接続される。ビット線１１、１２と電源Ｖｄｄとの
間のＭＯＳＦＥＴ３、４はビット線に電流を供給するた
めの負荷回路である。スタティックＲＡＭでは負荷回路
からビット線への電流の供給とビット線からメモリセル
への電流の流れ込みによって決まるビット線の電位状態
によりデータの読み出しが行なわれる。
に示す。相補のビット線１１、１２には異なるワード線
１５、１６につながる複数のメモリセル５、６が接続さ
れている。ここではメモリセルは２つだけしか記してい
ないが、実際はメモリセルアレイの行の数だけメモリセ
ルが接続される。ビット線１１、１２と電源Ｖｄｄとの
間のＭＯＳＦＥＴ３、４はビット線に電流を供給するた
めの負荷回路である。スタティックＲＡＭでは負荷回路
からビット線への電流の供給とビット線からメモリセル
への電流の流れ込みによって決まるビット線の電位状態
によりデータの読み出しが行なわれる。
【０００３】図８はビット線の電圧に対するビット線負
荷回路とメモリセルに流れる電流の関係を表わす図であ
る。１０３は図６のＭＯＳＦＥＴ３、４を流れる電流で
ある。これらのＮチャネルＭＯＳＦＥＴはゲートがドレ
インと同じＶｄｄに接続されているためソースであるビ
ット線の電圧がＶｄｄからＭＯＳＦＥＴのしきい値電圧
Ｖｔｈ以上低いときに電流が流れ、ビット線の電圧が０
Ｖで電流は最大になる。メモリセルの電流はメモリセル
に蓄えられたデータの状態で変わる。Ｈレベルを保持す
るメモリセルのノードがビット線につながった場合は電
流はほとんど０であるが、Ｌレベルを保持するメモリセ
ルのノードの場合は図８の１０５に示す電流が流れる。
データ読み出し時における最終的なビット線の電圧は負
荷回路とメモリセルの電流の交点になる。従ってデータ
がＨレベル側のビット線は図８中のＡ、Ｌレベル側はＢ
の電圧になりこれらの差が読み出しによって得られる電
位差である。データを外部に取り出すにはこの電位差を
十分な振幅に増幅する必要がある。メモリセルへのデー
タの書き込みは相補のビット線をデータに従ってＨレベ
ルとＬレベルに駆動する。一般にメモリセルのノードが
Ｌレベルに引き込まれるとメモリセルを構成するトラン
ジスタがスイッチングを起こして状態が切り替わるた
め、書き込みのときＬレベル側のビット線はほぼ０Ｖの
電圧にする必要がある。
荷回路とメモリセルに流れる電流の関係を表わす図であ
る。１０３は図６のＭＯＳＦＥＴ３、４を流れる電流で
ある。これらのＮチャネルＭＯＳＦＥＴはゲートがドレ
インと同じＶｄｄに接続されているためソースであるビ
ット線の電圧がＶｄｄからＭＯＳＦＥＴのしきい値電圧
Ｖｔｈ以上低いときに電流が流れ、ビット線の電圧が０
Ｖで電流は最大になる。メモリセルの電流はメモリセル
に蓄えられたデータの状態で変わる。Ｈレベルを保持す
るメモリセルのノードがビット線につながった場合は電
流はほとんど０であるが、Ｌレベルを保持するメモリセ
ルのノードの場合は図８の１０５に示す電流が流れる。
データ読み出し時における最終的なビット線の電圧は負
荷回路とメモリセルの電流の交点になる。従ってデータ
がＨレベル側のビット線は図８中のＡ、Ｌレベル側はＢ
の電圧になりこれらの差が読み出しによって得られる電
位差である。データを外部に取り出すにはこの電位差を
十分な振幅に増幅する必要がある。メモリセルへのデー
タの書き込みは相補のビット線をデータに従ってＨレベ
ルとＬレベルに駆動する。一般にメモリセルのノードが
Ｌレベルに引き込まれるとメモリセルを構成するトラン
ジスタがスイッチングを起こして状態が切り替わるた
め、書き込みのときＬレベル側のビット線はほぼ０Ｖの
電圧にする必要がある。
【０００４】
【発明が解決しようとする課題】スタティックＲＡＭの
大きな特長である高速性を実現するため読み出しデータ
は高速にかつ正確に増幅する必要がある、そのためには
読み出しデータのビット線の電位差は大きいことが望ま
しい。従来の半導体記憶装置でデータの電位差を大きく
とるにはビット線負荷回路の電流を少なくして図８のＢ
点の電圧を低くする手段が有効である。しかし図８の１
０３の傾きが小さくなるとこの電流のわずかの変化でＢ
の電圧が変動して不安定になる。またＢの電圧が低くな
りすぎると次のデータの読み出しのためのビット線のプ
リチャージに時間がかかりサイクルタイムが長くなって
しまう。例えば図６のメモリセル５のデータを読み出し
て引き続きメモリセル６の読み出しに移る場合、ビット
線１１、１２に５のデータが残っていると６のデータの
状態になるまでに時間がかかり最悪時には６のデータ状
態が１１、１２を通して反転される。６のデータの読み
出し以前にビット線は負荷回路を通して十分なレベルま
でプリチャージされ電位差が残らないようにしておかな
くてはならない。以上の問題は書き込み時においても同
じである。特に書き込み時はビット線の電圧が０Ｖ近く
まで下げられているためプリチャージはさらに長い時間
を要することになる。
大きな特長である高速性を実現するため読み出しデータ
は高速にかつ正確に増幅する必要がある、そのためには
読み出しデータのビット線の電位差は大きいことが望ま
しい。従来の半導体記憶装置でデータの電位差を大きく
とるにはビット線負荷回路の電流を少なくして図８のＢ
点の電圧を低くする手段が有効である。しかし図８の１
０３の傾きが小さくなるとこの電流のわずかの変化でＢ
の電圧が変動して不安定になる。またＢの電圧が低くな
りすぎると次のデータの読み出しのためのビット線のプ
リチャージに時間がかかりサイクルタイムが長くなって
しまう。例えば図６のメモリセル５のデータを読み出し
て引き続きメモリセル６の読み出しに移る場合、ビット
線１１、１２に５のデータが残っていると６のデータの
状態になるまでに時間がかかり最悪時には６のデータ状
態が１１、１２を通して反転される。６のデータの読み
出し以前にビット線は負荷回路を通して十分なレベルま
でプリチャージされ電位差が残らないようにしておかな
くてはならない。以上の問題は書き込み時においても同
じである。特に書き込み時はビット線の電圧が０Ｖ近く
まで下げられているためプリチャージはさらに長い時間
を要することになる。
【０００５】本発明はこのような問題を解決するために
なされたもので、ビット線の読み出し電位差を大きく得
るとともに短時間でビット線のプリチャージを行なうこ
とで高速で高い安定性を持ったスタティックＲＡＭを提
供することを目的とする。
なされたもので、ビット線の読み出し電位差を大きく得
るとともに短時間でビット線のプリチャージを行なうこ
とで高速で高い安定性を持ったスタティックＲＡＭを提
供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的は、複数のメモ
リセルが接続されたビット線と該ビット線の電圧供給線
との間に、第１のソースと第１のドレインが接続され第
１のゲ−トが一定の電位にある常時導通状態の第１のＭ
ＯＳＦＥＴと、第２のソ−スと第２のドレインが接続さ
れ第２のゲートが少なくともメモリセルからのデ−タの
読みだし時には前記第２のドレインと同電位になる第２
のＭＯＳＦＥＴを並列に含むことで達成される。
リセルが接続されたビット線と該ビット線の電圧供給線
との間に、第１のソースと第１のドレインが接続され第
１のゲ−トが一定の電位にある常時導通状態の第１のＭ
ＯＳＦＥＴと、第２のソ−スと第２のドレインが接続さ
れ第２のゲートが少なくともメモリセルからのデ−タの
読みだし時には前記第２のドレインと同電位になる第２
のＭＯＳＦＥＴを並列に含むことで達成される。
【０００７】
【作用】本発明は以上の構成を有するのでデータの読み
出し時においてビット線のＨレベルは常時導通状態の第
１のＭＯＳＦＥＴにより高い電圧に保持され、Ｌレベル
はＨレベルからしきい値電圧以上低くなったとき導通す
る第２のＭＯＳＦＥＴにより必要以上に電圧が低くなる
ことが防止されて十分なデータの電位差が安定して得ら
れる。書き込み後のプリチャージも第２のＭＯＳＦＥＴ
を通して急速に行なうことができる。
出し時においてビット線のＨレベルは常時導通状態の第
１のＭＯＳＦＥＴにより高い電圧に保持され、Ｌレベル
はＨレベルからしきい値電圧以上低くなったとき導通す
る第２のＭＯＳＦＥＴにより必要以上に電圧が低くなる
ことが防止されて十分なデータの電位差が安定して得ら
れる。書き込み後のプリチャージも第２のＭＯＳＦＥＴ
を通して急速に行なうことができる。
【０００８】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
る。
【０００９】図１は本発明の第１の実施例を示すスタテ
ィックＲＡＭの回路図である。ビット線の負荷回路はＰ
チャネルＭＯＳＦＥＴ１、２とＮチャネルＭＯＳＦＥＴ
３、４で構成されている。１、２のゲートは接地電位Ｖ
ｓｓに固定されているためビット線１１、１２の電圧が
ＶｓｓからＶｄｄにわたって常に導通状態にある。３と
４のゲートはドレインと同じＶｄｄに接続され、図６の
３、４と同様にソースであるビット線の電圧がＶｄｄ−
Ｖｔｈ以上では電流は流れず、Ｖｄｄ−Ｖｔｈ以下で電
圧が低くなるに従って電流が増加する。図７は図１の回
路のビット線の電圧に対する電流を表わしている。１０
５はＬレベル側のメモリセルに流れる電流であり、１０
１は図１のＰチャネルＭＯＳＦＥＴ１、２の電流、１０
３はＮチャネルＭＯＳＦＥＴ３、４の電流を示す。ビッ
ト線の負荷の電流は１０１と１０３の和になり図中の１
００で示す特性になる。この特性は図からも明らかなよ
うにビット線の電圧がＶｄｄからＶｄｄ−Ｖｔｈにかけ
てはＰチャネルＭＯＳＦＥＴの電流１０１に依存した少
ない電流でその傾きも小さいが、Ｖｄｄ−Ｖｔｈから０
ＶにかけてはＮチャネルＭＯＳＦＥＴの電流１０３が支
配的になり大きな電流が流れる。１０５との交点からＬ
レベル側のビット線電圧はＢになり、Ｈレベル側は１０
０の電流が０になるＡである。図８と比較してＡとＢの
電圧差すなわちデータの読み出し電圧は大きな値が得ら
れる。またＢ以下で１００の電流は急に立ち上がってい
るためＢの電圧は変動しにくい。
ィックＲＡＭの回路図である。ビット線の負荷回路はＰ
チャネルＭＯＳＦＥＴ１、２とＮチャネルＭＯＳＦＥＴ
３、４で構成されている。１、２のゲートは接地電位Ｖ
ｓｓに固定されているためビット線１１、１２の電圧が
ＶｓｓからＶｄｄにわたって常に導通状態にある。３と
４のゲートはドレインと同じＶｄｄに接続され、図６の
３、４と同様にソースであるビット線の電圧がＶｄｄ−
Ｖｔｈ以上では電流は流れず、Ｖｄｄ−Ｖｔｈ以下で電
圧が低くなるに従って電流が増加する。図７は図１の回
路のビット線の電圧に対する電流を表わしている。１０
５はＬレベル側のメモリセルに流れる電流であり、１０
１は図１のＰチャネルＭＯＳＦＥＴ１、２の電流、１０
３はＮチャネルＭＯＳＦＥＴ３、４の電流を示す。ビッ
ト線の負荷の電流は１０１と１０３の和になり図中の１
００で示す特性になる。この特性は図からも明らかなよ
うにビット線の電圧がＶｄｄからＶｄｄ−Ｖｔｈにかけ
てはＰチャネルＭＯＳＦＥＴの電流１０１に依存した少
ない電流でその傾きも小さいが、Ｖｄｄ−Ｖｔｈから０
ＶにかけてはＮチャネルＭＯＳＦＥＴの電流１０３が支
配的になり大きな電流が流れる。１０５との交点からＬ
レベル側のビット線電圧はＢになり、Ｈレベル側は１０
０の電流が０になるＡである。図８と比較してＡとＢの
電圧差すなわちデータの読み出し電圧は大きな値が得ら
れる。またＢ以下で１００の電流は急に立ち上がってい
るためＢの電圧は変動しにくい。
【００１０】図２は本発明に係る別の実施例である。Ｎ
チャネルＭＯＳＦＥＴのゲートはＶｄｄに固定されず、
制御信号１３が与えられている。前述のようにメモリセ
ルにデータを書き込むときはビット線の電圧を０Ｖ近く
に引き下げる必要があるがＭＯＳＦＥＴ３、４に大きな
電流が流れてこれを妨げるため、書き込み時に１３をＬ
レベルにして３、４を非導通にしている。また書き込み
サイクル中にアドレスが変わってもビット線を一旦プリ
チャージして次のメモリセルに移るように、アドレスが
変化したときに発生するパルス信号ＡＴＤを与えて３、
４を導通させている。これにより書き込みの行なわれな
いビット線はリセットされメモリセルのデータが破壊さ
れることがない。図２の回路ではプリチャージ時間を短
縮するために３、４の電流能力を上げても大きな読み出
しの電位差が得られると共に、書き込みの妨げにならな
い。
チャネルＭＯＳＦＥＴのゲートはＶｄｄに固定されず、
制御信号１３が与えられている。前述のようにメモリセ
ルにデータを書き込むときはビット線の電圧を０Ｖ近く
に引き下げる必要があるがＭＯＳＦＥＴ３、４に大きな
電流が流れてこれを妨げるため、書き込み時に１３をＬ
レベルにして３、４を非導通にしている。また書き込み
サイクル中にアドレスが変わってもビット線を一旦プリ
チャージして次のメモリセルに移るように、アドレスが
変化したときに発生するパルス信号ＡＴＤを与えて３、
４を導通させている。これにより書き込みの行なわれな
いビット線はリセットされメモリセルのデータが破壊さ
れることがない。図２の回路ではプリチャージ時間を短
縮するために３、４の電流能力を上げても大きな読み出
しの電位差が得られると共に、書き込みの妨げにならな
い。
【００１１】図３は３、４にＰチャネルのＭＯＳＦＥＴ
を使用した場合の本発明の例である。３、４のゲートは
ドレインと同じビット線１１、１２に接続されソースの
電圧がＶｄｄに固定されている。３、４に電流が流れる
のは１１、１２の電圧がＶｄｄ−Ｖｔｈ以下のときであ
るが、図１と異なりソースがＰチャネルＭＯＳＦＥＴの
基板であるＶｄｄと同電位であるためＶｔｈはＭＯＳＦ
ＥＴのバックゲート効果を含まない安定した値になる。
またビット線の負荷回路がＰチャネルＭＯＳＦＥＴだけ
で構成されるため１、２のＭＯＳＦＥＴとチャネルのタ
イプを分けるための分離領域の面積を節減できる。
を使用した場合の本発明の例である。３、４のゲートは
ドレインと同じビット線１１、１２に接続されソースの
電圧がＶｄｄに固定されている。３、４に電流が流れる
のは１１、１２の電圧がＶｄｄ−Ｖｔｈ以下のときであ
るが、図１と異なりソースがＰチャネルＭＯＳＦＥＴの
基板であるＶｄｄと同電位であるためＶｔｈはＭＯＳＦ
ＥＴのバックゲート効果を含まない安定した値になる。
またビット線の負荷回路がＰチャネルＭＯＳＦＥＴだけ
で構成されるため１、２のＭＯＳＦＥＴとチャネルのタ
イプを分けるための分離領域の面積を節減できる。
【００１２】図４は図３の３、４を書き込み時に非導通
にするための制御機能を加えた実施例である。読み出し
時には１３をＶｄｄにし、書き込み時にはＶｓｓにす
る。書き込みのとき３、４のソース１３がＶｓｓである
のに対してゲート１１、１２が高電位にあるためＭＯＳ
ＦＥＴは非導通になる。
にするための制御機能を加えた実施例である。読み出し
時には１３をＶｄｄにし、書き込み時にはＶｓｓにす
る。書き込みのとき３、４のソース１３がＶｓｓである
のに対してゲート１１、１２が高電位にあるためＭＯＳ
ＦＥＴは非導通になる。
【００１３】これまでの実施例では読み出しのＨレベル
としてＶｄｄ、ＬレベルとしておよそＶｄｄ−Ｖｔｈが
得られる。ビット線を選択するためのカラムゲートをＰ
チャネルＭＯＦＥＴとＮチャネルＭＯＳＦＥＴで構成し
た場合はこれらのレベルは共通データ線に伝わるが、面
積を縮小するためにＮチャネルＭＯＳＦＥＴだけで構成
した場合は共通データ線のＨレベルはＶｄｄ−Ｖｔｈに
とどまる。図５の本発明の実施例はＨレベルとしてＶｄ
ｄ−Ｖｔｈ、ＬレベルとしておよそＶｄｄ−２Ｖｔｈを
得ることができる。Ｖｄｄとビット線の共通ノード１０
との間にゲートをＶｄｄに接続したＮチャネルＭＯＳＦ
ＥＴ７が入り、１０からＰチャネルＭＯＳＦＥＴ１、２
とＮチャネルＭＯＳＦＥＴ３、４を通してビット線１
１、１２に接続されている。１０の電圧はＶｄｄ−Ｖｔ
ｈに制限され１、２を通してビット線のＨレベルもＶｄ
ｄ−Ｖｔｈになる。また３、４が導通するのはさらにＶ
ｔｈ低い電圧以下であるからＬレベルはおよそＶｄｄ−
２Ｖｔｈにクランプされる。
としてＶｄｄ、ＬレベルとしておよそＶｄｄ−Ｖｔｈが
得られる。ビット線を選択するためのカラムゲートをＰ
チャネルＭＯＦＥＴとＮチャネルＭＯＳＦＥＴで構成し
た場合はこれらのレベルは共通データ線に伝わるが、面
積を縮小するためにＮチャネルＭＯＳＦＥＴだけで構成
した場合は共通データ線のＨレベルはＶｄｄ−Ｖｔｈに
とどまる。図５の本発明の実施例はＨレベルとしてＶｄ
ｄ−Ｖｔｈ、ＬレベルとしておよそＶｄｄ−２Ｖｔｈを
得ることができる。Ｖｄｄとビット線の共通ノード１０
との間にゲートをＶｄｄに接続したＮチャネルＭＯＳＦ
ＥＴ７が入り、１０からＰチャネルＭＯＳＦＥＴ１、２
とＮチャネルＭＯＳＦＥＴ３、４を通してビット線１
１、１２に接続されている。１０の電圧はＶｄｄ−Ｖｔ
ｈに制限され１、２を通してビット線のＨレベルもＶｄ
ｄ−Ｖｔｈになる。また３、４が導通するのはさらにＶ
ｔｈ低い電圧以下であるからＬレベルはおよそＶｄｄ−
２Ｖｔｈにクランプされる。
【００１４】
【発明の効果】本発明により大きな読み出し電圧が得ら
れるためデータの増幅が速くなり、書き込み後のプリチ
ャージも短時間に行なわれるため高速な記憶装置を実現
できる。また、十分なデータ振幅が安定して得られるこ
とからノイズによる誤動作も防ぐことができ、製造上の
特性のばらつきも少なくなる。
れるためデータの増幅が速くなり、書き込み後のプリチ
ャージも短時間に行なわれるため高速な記憶装置を実現
できる。また、十分なデータ振幅が安定して得られるこ
とからノイズによる誤動作も防ぐことができ、製造上の
特性のばらつきも少なくなる。
【図１】本発明による半導体記憶装置の第１の実施例を
示す回路図。
示す回路図。
【図２】本発明による半導体記憶装置の第２の実施例を
示す回路図。
示す回路図。
【図３】本発明による半導体記憶装置の第３の実施例を
示す回路図。
示す回路図。
【図４】本発明による半導体記憶装置の第４の実施例を
示す回路図。
示す回路図。
【図５】本発明による半導体記憶装置の第５の実施例を
示す回路図。
示す回路図。
【図６】従来の半導体記憶装置の回路図。
【図７】本発明による半導体記憶装置のビット線負荷回
路とメモリセルの電流特性を示す図。
路とメモリセルの電流特性を示す図。
【図８】従来の方法による半導体記憶装置のビット線負
荷回路とメモリセルの電流特性を示す図。
荷回路とメモリセルの電流特性を示す図。
【符号の説明】 １、２、３、４ ビット線負荷回路のＭＯＳＦＥＴ ５、６ メモリセル １１、１２ ビット線 １５、１６ ワード線
Claims (2)
- 【請求項１】 複数のメモリセルが接続されたビット線
と該ビット線の電圧供給線との間に、第１のソースと第
１のドレインが接続され第１のゲ−トが一定の電位にあ
る常時導通状態の第１のＭＯＳＦＥＴと、第２のソ−ス
と第２のドレインが接続され第２のゲートが少なくとも
メモリセルからのデ−タの読みだし時には前記第２のド
レインと同電位になる第２のＭＯＳＦＥＴを並列に含む
ことを特徴とする半導体記憶装置。 - 【請求項２】 メモリセルへのデータの書き込み時にお
いて前記第２のＭＯＳＦＥＴを非導通にするための制御
手段を備えることを特徴とする請求項１記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4067010A JPH05274882A (ja) | 1992-03-25 | 1992-03-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4067010A JPH05274882A (ja) | 1992-03-25 | 1992-03-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05274882A true JPH05274882A (ja) | 1993-10-22 |
Family
ID=13332528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4067010A Pending JPH05274882A (ja) | 1992-03-25 | 1992-03-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05274882A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130177A (ja) * | 1993-11-02 | 1995-05-19 | Nec Corp | 半導体記憶装置 |
| US11561216B2 (en) | 2012-02-13 | 2023-01-24 | Oxford Nanopore Technologies Plc | Apparatus for supporting an array of layers of amphiphilic molecules and method of forming an array of layers of amphiphilic molecules |
-
1992
- 1992-03-25 JP JP4067010A patent/JPH05274882A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130177A (ja) * | 1993-11-02 | 1995-05-19 | Nec Corp | 半導体記憶装置 |
| US11561216B2 (en) | 2012-02-13 | 2023-01-24 | Oxford Nanopore Technologies Plc | Apparatus for supporting an array of layers of amphiphilic molecules and method of forming an array of layers of amphiphilic molecules |
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