JPH07130177A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07130177A JPH07130177A JP5296012A JP29601293A JPH07130177A JP H07130177 A JPH07130177 A JP H07130177A JP 5296012 A JP5296012 A JP 5296012A JP 29601293 A JP29601293 A JP 29601293A JP H07130177 A JPH07130177 A JP H07130177A
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- JP
- Japan
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- bit line
- bit
- potential
- bit lines
- transistor
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】ビット線レベル補償用トランジスタによる読み
出し速度の低下を回避する構成の半導体記憶装置の提
供。 【構成】内部プリチャージ信号線がゲートに接続されビ
ット線と電源線間に挿入して接続されるプリチャージト
ランジスタと、プリチャージトランジスタと並列にビッ
ト線に接続されるＰチャネル型のビット線レベル補償用
トランジスタと、ビット線対間に挿入される平衡化回路
と、をビット線の負荷回路として備えた半導体記憶装置
において、ビット線レベル補償用トランジスタのゲート
電極をビット線に接続する。
出し速度の低下を回避する構成の半導体記憶装置の提
供。 【構成】内部プリチャージ信号線がゲートに接続されビ
ット線と電源線間に挿入して接続されるプリチャージト
ランジスタと、プリチャージトランジスタと並列にビッ
ト線に接続されるＰチャネル型のビット線レベル補償用
トランジスタと、ビット線対間に挿入される平衡化回路
と、をビット線の負荷回路として備えた半導体記憶装置
において、ビット線レベル補償用トランジスタのゲート
電極をビット線に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にデータ線の読み出し速度を向上させるスタティ
ックＲＡＭ（ランダムアクセスメモリ）のビット線負荷
回路に関する。
し、特にデータ線の読み出し速度を向上させるスタティ
ックＲＡＭ（ランダムアクセスメモリ）のビット線負荷
回路に関する。
【０００２】
【従来の技術】従来のスタティックＲＡＭのメモリセル
・ビット線系の回路を図３に示す。同図に示すように、
ビット線負荷回路１は、ビット線プリチャージ用のトラ
ンジスタＰ1，Ｐ2と、ビット線対Ｄ，￣Ｄの電位均衡を
回復するビット線イコライズトランジスタＰ3と、ビッ
ト線レベル補償用トランジスタＰ4，Ｐ5で構成される。
尚、本明細書において、￣Ｄはビット線Ｄの反転信号を
表わすという様に、符号の前に附された記号“￣”は反
転を表わす。
・ビット線系の回路を図３に示す。同図に示すように、
ビット線負荷回路１は、ビット線プリチャージ用のトラ
ンジスタＰ1，Ｐ2と、ビット線対Ｄ，￣Ｄの電位均衡を
回復するビット線イコライズトランジスタＰ3と、ビッ
ト線レベル補償用トランジスタＰ4，Ｐ5で構成される。
尚、本明細書において、￣Ｄはビット線Ｄの反転信号を
表わすという様に、符号の前に附された記号“￣”は反
転を表わす。
【０００３】トランジスタＰ1〜Ｐ5は、全てＰチャネル
型トランジスタであり、Ｐチャネル型トランジスタ
Ｐ1，Ｐ2のソースは電源線に、ドレインはそれぞれビッ
ト線Ｄ，￣Ｄに接続される。
型トランジスタであり、Ｐチャネル型トランジスタ
Ｐ1，Ｐ2のソースは電源線に、ドレインはそれぞれビッ
ト線Ｄ，￣Ｄに接続される。
【０００４】また、Ｐチャネル型トランジスタＰ1〜Ｐ3
のゲートは、内部の反転プリチャージ信号￣Ｐに接続さ
れている。Ｐチャネル型トランジスタＰ4，Ｐ5は、それ
ぞれＰチャネル型トランジスタＰ1，Ｐ2と並列に、電源
線ＶCCとビット線Ｄ，￣Ｄにそれぞれ接続され、ゲート
はともに接地電位に固定され、常時導通状態になってい
る。
のゲートは、内部の反転プリチャージ信号￣Ｐに接続さ
れている。Ｐチャネル型トランジスタＰ4，Ｐ5は、それ
ぞれＰチャネル型トランジスタＰ1，Ｐ2と並列に、電源
線ＶCCとビット線Ｄ，￣Ｄにそれぞれ接続され、ゲート
はともに接地電位に固定され、常時導通状態になってい
る。
【０００５】メモリセル２は、Ｎチャネル型トランジス
タで構成されるスイッチングトランジスタＮ1，Ｎ2と、
駆動トランジスタＮ3，Ｎ4と、高抵抗負荷Ｒ1，Ｒ2とか
らなる。また、スイッチングトランジスタＮ1，Ｎ2のゲ
ートはワード線ＷＬに接続されている。
タで構成されるスイッチングトランジスタＮ1，Ｎ2と、
駆動トランジスタＮ3，Ｎ4と、高抵抗負荷Ｒ1，Ｒ2とか
らなる。また、スイッチングトランジスタＮ1，Ｎ2のゲ
ートはワード線ＷＬに接続されている。
【０００６】Ｎチャネル型トランジスタＮ5，Ｎ6とＰチ
ャネル型トランジスタＰ6，Ｐ7は、列選択トランジスタ
であり、それぞれ列選択信号線ＹJ，￣ＹJをゲート入力
として、ビット線Ｄ，￣Ｄと共通データバス線ＤＢ，￣
ＤＢのスイッチングを行う。共通データバス線ＤＢ，￣
ＤＢの終端には、入出力データ制御回路３が接続され、
書き込み及び読み出し情報の伝送が行われる。
ャネル型トランジスタＰ6，Ｐ7は、列選択トランジスタ
であり、それぞれ列選択信号線ＹJ，￣ＹJをゲート入力
として、ビット線Ｄ，￣Ｄと共通データバス線ＤＢ，￣
ＤＢのスイッチングを行う。共通データバス線ＤＢ，￣
ＤＢの終端には、入出力データ制御回路３が接続され、
書き込み及び読み出し情報の伝送が行われる。
【０００７】次にビット線レベル補償用トランジスタＰ
4，Ｐ5の役割に着目して、ビット線負荷回路１の動作に
ついて説明する。図３に示されるメモリセル２の情報の
読み出し動作は以下の通りである。
4，Ｐ5の役割に着目して、ビット線負荷回路１の動作に
ついて説明する。図３に示されるメモリセル２の情報の
読み出し動作は以下の通りである。
【０００８】外部から入力されるアドレス信号に従い、
ワード線ＷＬが選択されるとメモリセル２に保持された
データがスイッチングトランジスタＮ1，Ｎ2を介してビ
ット線Ｄ，￣Ｄに伝送される。
ワード線ＷＬが選択されるとメモリセル２に保持された
データがスイッチングトランジスタＮ1，Ｎ2を介してビ
ット線Ｄ，￣Ｄに伝送される。
【０００９】さらに、外部入力アドレスに従って、列選
択信号線ＹJの電位が高レベル、反転列選択信号線￣ＹJ
の電位が低レベルになり、ビット線対Ｄ，￣Ｄの情報が
列選択トランジスタＰ6，Ｐ7を介して、共通データバス
線ＤＢ，￣ＤＢへ伝送され入出力データ制御回路３を介
して不図示の外部端子に出力される。
択信号線ＹJの電位が高レベル、反転列選択信号線￣ＹJ
の電位が低レベルになり、ビット線対Ｄ，￣Ｄの情報が
列選択トランジスタＰ6，Ｐ7を介して、共通データバス
線ＤＢ，￣ＤＢへ伝送され入出力データ制御回路３を介
して不図示の外部端子に出力される。
【００１０】入出力データ制御回路３は、共通データバ
ス線ＤＢ，￣ＤＢの電位差を感知して増幅し、外部にデ
ータを出力するため、共通データバス線ＤＢ，￣ＤＢの
電位差、すなわちビット線対Ｄ，￣Ｄの電位差が速く出
力される程、読み出し速度は速くなる。
ス線ＤＢ，￣ＤＢの電位差を感知して増幅し、外部にデ
ータを出力するため、共通データバス線ＤＢ，￣ＤＢの
電位差、すなわちビット線対Ｄ，￣Ｄの電位差が速く出
力される程、読み出し速度は速くなる。
【００１１】図４にメモリセル２の読み出し時のビット
線の波形図を示す。
線の波形図を示す。
【００１２】図４に示すように、ビット線Ｄ，￣Ｄの電
位は、ワード線ＷＬの電位が上昇する前に、反転プリチ
ャージ信号￣Ｐにしたがって、あらかじめ電源電位ＶCC
にまでプリチャージされているため、メモリセル２の情
報によりビット線Ｄ，￣Ｄのいずれか一方の電位（図中
ではＤの方）が電源電位ＶCCから緩やかに下降する。
位は、ワード線ＷＬの電位が上昇する前に、反転プリチ
ャージ信号￣Ｐにしたがって、あらかじめ電源電位ＶCC
にまでプリチャージされているため、メモリセル２の情
報によりビット線Ｄ，￣Ｄのいずれか一方の電位（図中
ではＤの方）が電源電位ＶCCから緩やかに下降する。
【００１３】ただし、ビット線レベル補償用トランジス
タＰ4，Ｐ5が常時導通状態にあるため、ビット線Ｄの電
位は、最終的に接地電位までは下降せず、所定の電位Ｖ
Sまで下降して飽和する。尚、所定の電位ＶSは概略、ト
ランジスタＰ4，Ｐ5と、スイッチングトランジスタ
Ｎ1，Ｎ2及びメモリセル２のトランジスタＮ3，Ｎ4のオ
ン時の等価抵抗等で電源電位ＶCCを分圧した値として定
められる。
タＰ4，Ｐ5が常時導通状態にあるため、ビット線Ｄの電
位は、最終的に接地電位までは下降せず、所定の電位Ｖ
Sまで下降して飽和する。尚、所定の電位ＶSは概略、ト
ランジスタＰ4，Ｐ5と、スイッチングトランジスタ
Ｎ1，Ｎ2及びメモリセル２のトランジスタＮ3，Ｎ4のオ
ン時の等価抵抗等で電源電位ＶCCを分圧した値として定
められる。
【００１４】ビット線Ｄ，￣Ｄの電位が所定の電位ＶS
までしか下降しないことにより、次のサイクルで選択さ
れるワード線ＷＬに接続されているメモリセルの保持デ
ータが、選択されるワード線ＷＬの電位上昇時に破壊さ
れることを防ぐと共に、ビット線対Ｄ，￣Ｄのイコライ
ズ（平衡化）動作を高速に行い、読み出し速度を上げる
ことになる。
までしか下降しないことにより、次のサイクルで選択さ
れるワード線ＷＬに接続されているメモリセルの保持デ
ータが、選択されるワード線ＷＬの電位上昇時に破壊さ
れることを防ぐと共に、ビット線対Ｄ，￣Ｄのイコライ
ズ（平衡化）動作を高速に行い、読み出し速度を上げる
ことになる。
【００１５】ここで、ビット線の電位とメモリセルのデ
ータ破壊について説明すると、ビット線Ｄ，￣Ｄの電位
を前記所定の電位ＶSの代わりに接地電位にまで下げた
場合、互いに逆のデータが保持されるビット線Ｄ，￣Ｄ
を共通とする二つのメモリセルについて、一のメモリセ
ルの読み出し後にビット線Ｄ，￣Ｄは接地電位に下が
り、次のサイクルで他のメモリセルのデータを読み出す
際にワード線の電位が上昇し他のメモリセルがビット線
Ｄ，￣Ｄを介して放電されることにより、他のメモリセ
ルのデータが反転してしまう危険性がある。
ータ破壊について説明すると、ビット線Ｄ，￣Ｄの電位
を前記所定の電位ＶSの代わりに接地電位にまで下げた
場合、互いに逆のデータが保持されるビット線Ｄ，￣Ｄ
を共通とする二つのメモリセルについて、一のメモリセ
ルの読み出し後にビット線Ｄ，￣Ｄは接地電位に下が
り、次のサイクルで他のメモリセルのデータを読み出す
際にワード線の電位が上昇し他のメモリセルがビット線
Ｄ，￣Ｄを介して放電されることにより、他のメモリセ
ルのデータが反転してしまう危険性がある。
【００１６】次に、外部入力アドレスが再び変化する
と、反転プリチャージ信号￣Ｐは一瞬低レベルになり、
プリチャージトランジスタＰ1，Ｐ2とビット線イコライ
ズトランジスタＰ3が導通することにより、ビット線
Ｄ，￣Ｄの電位はイコライズされ、速やかに電源電位Ｖ
CCまで上昇する。
と、反転プリチャージ信号￣Ｐは一瞬低レベルになり、
プリチャージトランジスタＰ1，Ｐ2とビット線イコライ
ズトランジスタＰ3が導通することにより、ビット線
Ｄ，￣Ｄの電位はイコライズされ、速やかに電源電位Ｖ
CCまで上昇する。
【００１７】
【発明が解決しようとする課題】以上説明した従来の半
導体記憶装置のビット線回路においては、ビット線レベ
ル補償用トランジスタとして、常時導通状態のＰチャネ
ル型トランジスタを使用しているため、読み出し時にお
けるビット線電位の下降速度が遅れ、結果として読み出
し速度の低下を招くという問題がある。
導体記憶装置のビット線回路においては、ビット線レベ
ル補償用トランジスタとして、常時導通状態のＰチャネ
ル型トランジスタを使用しているため、読み出し時にお
けるビット線電位の下降速度が遅れ、結果として読み出
し速度の低下を招くという問題がある。
【００１８】したがって、本発明は、上述の問題点を解
決すべくなされたものであり、半導体記憶装置のビット
線レベル補償用トランジスタによる読み出し速度の低下
を回避する構成の半導体記憶装置を提供することを目的
とする。
決すべくなされたものであり、半導体記憶装置のビット
線レベル補償用トランジスタによる読み出し速度の低下
を回避する構成の半導体記憶装置を提供することを目的
とする。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、内部プリチャージ信号線がゲートに接続
されビット線と電源線間に挿入して接続されるプリチャ
ージトランジスタと、前記プリチャージトランジスタと
並列にビット線に接続されるＰチャネル型のビット線レ
ベル補償用トランジスタと、ビット線対間に挿入される
平衡化回路と、をビット線の負荷回路として備えた半導
体記憶装置において、前記ビット線レベル補償用トラン
ジスタのゲート電極を前記ビット線に接続したことを特
徴とする半導体記憶装置を提供する。
め、本発明は、内部プリチャージ信号線がゲートに接続
されビット線と電源線間に挿入して接続されるプリチャ
ージトランジスタと、前記プリチャージトランジスタと
並列にビット線に接続されるＰチャネル型のビット線レ
ベル補償用トランジスタと、ビット線対間に挿入される
平衡化回路と、をビット線の負荷回路として備えた半導
体記憶装置において、前記ビット線レベル補償用トラン
ジスタのゲート電極を前記ビット線に接続したことを特
徴とする半導体記憶装置を提供する。
【００２０】
【作用】本発明に係る半導体記憶装置の作用について説
明する。本発明においては、好ましくは、スタティック
ＲＡＭのビット線の負荷回路において、内部プリチャー
ジ信号線がゲートに接続されビット線と電源線間に挿入
して接続されるプリチャージ用のＰチャネル型トランジ
スタと、プリチャージトランジスタと並列に、ゲートが
ビット線に接続されるビット線レベル補償用Ｐチャネル
型トランジスタが接続され、メモリセルの読み出し時に
プリチャージされたビット線の電位が電源電位からゲー
トしきい値電位分下降するまではビット線レベル補償用
Ｐチャネル型トランジスタが導通しないように構成され
るため、読み出し時にビット線の電位は高速に立ち下が
り、これにより読み出し速度を高速化するものである。
明する。本発明においては、好ましくは、スタティック
ＲＡＭのビット線の負荷回路において、内部プリチャー
ジ信号線がゲートに接続されビット線と電源線間に挿入
して接続されるプリチャージ用のＰチャネル型トランジ
スタと、プリチャージトランジスタと並列に、ゲートが
ビット線に接続されるビット線レベル補償用Ｐチャネル
型トランジスタが接続され、メモリセルの読み出し時に
プリチャージされたビット線の電位が電源電位からゲー
トしきい値電位分下降するまではビット線レベル補償用
Ｐチャネル型トランジスタが導通しないように構成され
るため、読み出し時にビット線の電位は高速に立ち下が
り、これにより読み出し速度を高速化するものである。
【００２１】
【実施例】次に本発明について、図面を参照して説明す
る。
る。
【００２２】図１は、本発明の一実施例を示す半導体記
憶装置のメモリセル・ビット線系の回路図である。図３
に示した従来のビット線系回路との相違点は、ビット線
負荷回路１におけるビット線レベル補償用トランジスタ
Ｐ4，Ｐ5のゲートをそれぞれのビット線に接続した点で
ある。Ｐチャネル型トランジスタＰ4，Ｐ5は、プリチャ
ージトランジスタＰ1，Ｐ2と並列に接続されている。な
お、図１において、図３に示した従来例と同一の要素に
は同一の参照符号が附されている。
憶装置のメモリセル・ビット線系の回路図である。図３
に示した従来のビット線系回路との相違点は、ビット線
負荷回路１におけるビット線レベル補償用トランジスタ
Ｐ4，Ｐ5のゲートをそれぞれのビット線に接続した点で
ある。Ｐチャネル型トランジスタＰ4，Ｐ5は、プリチャ
ージトランジスタＰ1，Ｐ2と並列に接続されている。な
お、図１において、図３に示した従来例と同一の要素に
は同一の参照符号が附されている。
【００２３】以下、Ｐチャネル型トランジスタＰ4，Ｐ5
に着目して、本発明のビット線負荷回路の動作を説明す
る。尚、従来例と重複する回路構成についてはその説明
を省略する。
に着目して、本発明のビット線負荷回路の動作を説明す
る。尚、従来例と重複する回路構成についてはその説明
を省略する。
【００２４】図２は、メモリセル２の情報を読み出す場
合のビット線の波形図である。外部から入力されるアド
レス信号に従い、ワード線ＷＬが選択されるとメモリセ
ル２に保持されたデータがスイッチングトランジスタＮ
1，Ｎ2を介してビット線Ｄ，￣Ｄに伝送される。
合のビット線の波形図である。外部から入力されるアド
レス信号に従い、ワード線ＷＬが選択されるとメモリセ
ル２に保持されたデータがスイッチングトランジスタＮ
1，Ｎ2を介してビット線Ｄ，￣Ｄに伝送される。
【００２５】ビット線Ｄ，￣Ｄの電位は、ワード線ＷＬ
が上昇する前に、反転プリチャージ信号￣Ｐにしたがっ
て、あらかじめ電源電位ＶCCまでプリチャージされてい
るため、メモリセル２の情報によりビット線Ｄ，￣Ｄの
いずれか一方の電位（図中では、Ｄの方）が電源電位Ｖ
CCから下降する。
が上昇する前に、反転プリチャージ信号￣Ｐにしたがっ
て、あらかじめ電源電位ＶCCまでプリチャージされてい
るため、メモリセル２の情報によりビット線Ｄ，￣Ｄの
いずれか一方の電位（図中では、Ｄの方）が電源電位Ｖ
CCから下降する。
【００２６】このとき、ビット線レベル補償用トランジ
スタＰ4，Ｐ5は、そのゲートしきい値電圧をＶTとする
と、ビット線Ｄ，￣Ｄの電位がＶCC−｜ＶT｜となるま
で導通しない。すなわち、ビット線レベル補償用トラン
ジスタＰ4，Ｐ5のソースは電源に接続され、ゲートとド
レインがともにビット線Ｄ，￣Ｄに接続されているため
（図１参照）、トランジスタＰ4，Ｐ5は、ゲート電位が
ソース電位（電源電位ＶCC）を基準としてしきい値電圧
ＶT（負）の絶対値｜ＶT｜以上降下した時に導通するこ
とになる。
スタＰ4，Ｐ5は、そのゲートしきい値電圧をＶTとする
と、ビット線Ｄ，￣Ｄの電位がＶCC−｜ＶT｜となるま
で導通しない。すなわち、ビット線レベル補償用トラン
ジスタＰ4，Ｐ5のソースは電源に接続され、ゲートとド
レインがともにビット線Ｄ，￣Ｄに接続されているため
（図１参照）、トランジスタＰ4，Ｐ5は、ゲート電位が
ソース電位（電源電位ＶCC）を基準としてしきい値電圧
ＶT（負）の絶対値｜ＶT｜以上降下した時に導通するこ
とになる。
【００２７】ビット線レベル補償用トランジスタＰ4，
Ｐ5が非導通状態にある時にビット線Ｄの電位は従来例
と比較して高速に立ち下がる（図２参照）。この結果、
入出力データ制御回路３を従来例と比べて早く作動させ
ることが可能となり、メモリセル２の読み出し速度が高
速化される。
Ｐ5が非導通状態にある時にビット線Ｄの電位は従来例
と比較して高速に立ち下がる（図２参照）。この結果、
入出力データ制御回路３を従来例と比べて早く作動させ
ることが可能となり、メモリセル２の読み出し速度が高
速化される。
【００２８】そして、ビット線Ｄの電位がＶCC−｜ＶT
｜まで下降するとＰチャネル型トランジスタＰ4が導通
状態になり、従来例と同様にビット線Ｄの電位は、最終
的に所定の電位ＶSまで下降して飽和する。
｜まで下降するとＰチャネル型トランジスタＰ4が導通
状態になり、従来例と同様にビット線Ｄの電位は、最終
的に所定の電位ＶSまで下降して飽和する。
【００２９】外部入力アドレスが再び変化すると、反転
プリチャージ信号￣Ｐは、一瞬低レベルになり、プリチ
ャージトランジスタＰ1，Ｐ2とイコライズトランジスタ
Ｐ3が導通することにより、ビット線対Ｄ，￣Ｄはイコ
ライズされ、速やかに電源電位ＶCCまで上昇する。
プリチャージ信号￣Ｐは、一瞬低レベルになり、プリチ
ャージトランジスタＰ1，Ｐ2とイコライズトランジスタ
Ｐ3が導通することにより、ビット線対Ｄ，￣Ｄはイコ
ライズされ、速やかに電源電位ＶCCまで上昇する。
【００３０】以上、本発明を高抵抗負荷型メモリセルを
備えたスタティックＲＡＭの実施例について説明した
が、本発明は６トランジスタ構成のＣＭＯＳ型（あるい
はＴＦＴ型）メモリセルから成るスタティックＲＡＭに
も全く同様にして適用できる。さらに本発明は、本発明
の原理に従うビット線系回路の構成を備えた半導体記憶
装置を含んでいる。
備えたスタティックＲＡＭの実施例について説明した
が、本発明は６トランジスタ構成のＣＭＯＳ型（あるい
はＴＦＴ型）メモリセルから成るスタティックＲＡＭに
も全く同様にして適用できる。さらに本発明は、本発明
の原理に従うビット線系回路の構成を備えた半導体記憶
装置を含んでいる。
【００３１】
【発明の効果】以上説明したように、本発明の半導体装
置におけるビット線負荷回路は、プリチャージトランジ
スタと並列に、ビット線に接続されるビット線レベル補
償用Ｐチャネル型トランジスタのゲート電位をビット線
に接続したことにより、ビット線の電位がＶCC−｜ＶT
｜以下にまで下降しないとビット線レベル補償用トラン
ジスタは導通せず、このため読み出し時にビット線の電
位は高速に下降し、メモリセルの読み出し速度の高速化
を達成するという顕著な効果を有する。
置におけるビット線負荷回路は、プリチャージトランジ
スタと並列に、ビット線に接続されるビット線レベル補
償用Ｐチャネル型トランジスタのゲート電位をビット線
に接続したことにより、ビット線の電位がＶCC−｜ＶT
｜以下にまで下降しないとビット線レベル補償用トラン
ジスタは導通せず、このため読み出し時にビット線の電
位は高速に下降し、メモリセルの読み出し速度の高速化
を達成するという顕著な効果を有する。
【図１】本発明の一実施例のメモリセル・ビット線系の
回路図である。
回路図である。
【図２】本発明におけるビット線波形図である。
【図３】従来のメモリセル・ビット線系の回路図であ
る。
る。
【図４】従来例におけるビット線波形図である。
１ ビット線負荷回路 ２ メモリセル ３ 入出力データ制御回路 Ｎ1〜Ｎ6 Ｎチャネル型トランジスタ Ｐ1〜Ｐ7 Ｐチャネル型トランジスタ Ｒ1，Ｒ2 高抵抗負荷 Ｄ，￣Ｄ ビット線 ＤＢ，￣ＤＢ 共通データバス線 ＷＬ ワード線 ＹJ，￣ＹJ 列選択信号線 ＶT Ｐチャネル型トランジスタＰ5，Ｐ6のゲートしき
い値電圧 ＶS 読み出し時のビット線の飽和電圧 ＶCC 電源電位 ＧＮＤ 接地電位
い値電圧 ＶS 読み出し時のビット線の飽和電圧 ＶCC 電源電位 ＧＮＤ 接地電位
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年８月１１日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
Claims (3)
- 【請求項１】内部プリチャージ信号線がゲートに接続さ
れビット線と電源線間に挿入して接続されるプリチャー
ジトランジスタと、前記プリチャージトランジスタと並
列にビット線に接続されるＰチャネル型のビット線レベ
ル補償用トランジスタと、ビット線対間に挿入される平
衡化回路と、をビット線の負荷回路として備えた半導体
記憶装置において、前記ビット線レベル補償用トランジ
スタのゲート電極を前記ビット線に接続したことを特徴
とする半導体記憶装置。 - 【請求項２】前記ビット線レベル補償用トランジスタが
エンハンスメント型である請求項１記載の半導体記憶装
置。 - 【請求項３】請求項１記載のビット線の負荷回路を備
え、高抵抗負荷型又はＣＭＯＳ型のメモリセルから成る
スタティックＲＡＭ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5296012A JPH07130177A (ja) | 1993-11-02 | 1993-11-02 | 半導体記憶装置 |
| KR1019940028599A KR950015388A (ko) | 1993-11-02 | 1994-11-02 | 상보 비트 라인을 충전시키는 반도체 메모리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5296012A JPH07130177A (ja) | 1993-11-02 | 1993-11-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130177A true JPH07130177A (ja) | 1995-05-19 |
Family
ID=17827983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5296012A Pending JPH07130177A (ja) | 1993-11-02 | 1993-11-02 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07130177A (ja) |
| KR (1) | KR950015388A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6067256A (en) * | 1998-04-01 | 2000-05-23 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device operating at high speed under lower power supply voltage |
| KR100666617B1 (ko) * | 2005-08-05 | 2007-01-10 | 삼성전자주식회사 | 비트라인 센스앰프 및 그것을 구비한 반도체 메모리 장치 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100732390B1 (ko) * | 2001-12-29 | 2007-06-27 | 매그나칩 반도체 유한회사 | 전류 미러형 누설 전류 보상 회로 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812193A (ja) * | 1981-07-15 | 1983-01-24 | Toshiba Corp | 半導体メモリ |
| JPS61237290A (ja) * | 1985-04-12 | 1986-10-22 | Sony Corp | ビツト線駆動回路 |
| JPH03224200A (ja) * | 1990-01-29 | 1991-10-03 | Nec Corp | 半導体記憶装置 |
| JPH05274882A (ja) * | 1992-03-25 | 1993-10-22 | Seiko Epson Corp | 半導体記憶装置 |
-
1993
- 1993-11-02 JP JP5296012A patent/JPH07130177A/ja active Pending
-
1994
- 1994-11-02 KR KR1019940028599A patent/KR950015388A/ko not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812193A (ja) * | 1981-07-15 | 1983-01-24 | Toshiba Corp | 半導体メモリ |
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| JPH03224200A (ja) * | 1990-01-29 | 1991-10-03 | Nec Corp | 半導体記憶装置 |
| JPH05274882A (ja) * | 1992-03-25 | 1993-10-22 | Seiko Epson Corp | 半導体記憶装置 |
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| US6067256A (en) * | 1998-04-01 | 2000-05-23 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device operating at high speed under lower power supply voltage |
| KR100666617B1 (ko) * | 2005-08-05 | 2007-01-10 | 삼성전자주식회사 | 비트라인 센스앰프 및 그것을 구비한 반도체 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950015388A (ko) | 1995-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970826 |