JP2766056B2 - 電流センス増幅器 - Google Patents
電流センス増幅器Info
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- JP2766056B2 JP2766056B2 JP2206663A JP20666390A JP2766056B2 JP 2766056 B2 JP2766056 B2 JP 2766056B2 JP 2206663 A JP2206663 A JP 2206663A JP 20666390 A JP20666390 A JP 20666390A JP 2766056 B2 JP2766056 B2 JP 2766056B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
- G11C2207/063—Current sense amplifiers
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ用の電流センス増幅器に関し、詳細に
は低電力スタチックランダムアクセスメモリ（SRAM）に
用いるためのダイナミック増幅器に関する。
は低電力スタチックランダムアクセスメモリ（SRAM）に
用いるためのダイナミック増幅器に関する。
半導体メモリは一般に１と０の形に２進データを記憶
するための直交メモリセルアレイを含む。RAMでは一般
に夫々のメモリセルは一対のビットラインと一本のワー
ドラインに接続する交叉接続フリップフロップとして配
置された２個のトランジスタを含む。このアレイは一般
にビットラインカラムとワードライン行を含む。一般に
これらビットラインは対とされて群化される。メモリセ
ルはビットライン対と１本のワードラインの交点に夫々
配置される。一対のビットラインは列アドレスデコーダ
から成る多数の列、選択ラインの１本の制御によりデー
タラインに選択的に接続しうる。列アドレスデコーダか
ら出るワードラインの１本はその列内のメモリセルを対
応するビットラインにそのメモリセル内のアクセストラ
ンジスタをオンとすることにより選択的に接続しうる。
入力アドレスは列アドレズデコーダと行アドレスデコー
ダにより、特定のメモリセル、すなわち選択されたビッ
トラインとワードラインの交点にあるメモリセルをデー
タラインに接続するためにデコードされる。このように
メモリセルに記憶された２進データがビットラインに、
そして次にデータラインに移されてメモリ出力装置への
転送しうる。データは同じようにしてメモリセルに書込
まれる。
するための直交メモリセルアレイを含む。RAMでは一般
に夫々のメモリセルは一対のビットラインと一本のワー
ドラインに接続する交叉接続フリップフロップとして配
置された２個のトランジスタを含む。このアレイは一般
にビットラインカラムとワードライン行を含む。一般に
これらビットラインは対とされて群化される。メモリセ
ルはビットライン対と１本のワードラインの交点に夫々
配置される。一対のビットラインは列アドレスデコーダ
から成る多数の列、選択ラインの１本の制御によりデー
タラインに選択的に接続しうる。列アドレスデコーダか
ら出るワードラインの１本はその列内のメモリセルを対
応するビットラインにそのメモリセル内のアクセストラ
ンジスタをオンとすることにより選択的に接続しうる。
入力アドレスは列アドレズデコーダと行アドレスデコー
ダにより、特定のメモリセル、すなわち選択されたビッ
トラインとワードラインの交点にあるメモリセルをデー
タラインに接続するためにデコードされる。このように
メモリセルに記憶された２進データがビットラインに、
そして次にデータラインに移されてメモリ出力装置への
転送しうる。データは同じようにしてメモリセルに書込
まれる。
データラインとメモリ出力装置の間にはセンス回路、
すなわちいわゆるセンス増幅器が必要である。SRAM用の
従来のセンス増幅器はビットライン間の電位差を検出し
ている。ビットライン間に発生する電位差は一般に装置
の電源電圧の５％から10％程度である。従って電源電圧
が５ボルトのときにはビットライン電位差は0.25から0.
5ボルトの範囲となる。
すなわちいわゆるセンス増幅器が必要である。SRAM用の
従来のセンス増幅器はビットライン間の電位差を検出し
ている。ビットライン間に発生する電位差は一般に装置
の電源電圧の５％から10％程度である。従って電源電圧
が５ボルトのときにはビットライン電位差は0.25から0.
5ボルトの範囲となる。
現在のスタチック電圧センス増幅器は連続的にビット
ライン電位差を検知してその電位差を増幅したものを出
力として出す。この増幅器の利得は高くなくてはなら
ず、そのためにこの増幅器は数個の従来の差動増幅段を
含み、その１個が出力が次の入力に供給されてメモリ出
力装置を駆動するに充分な高さの利得を得ている。
ライン電位差を検知してその電位差を増幅したものを出
力として出す。この増幅器の利得は高くなくてはなら
ず、そのためにこの増幅器は数個の従来の差動増幅段を
含み、その１個が出力が次の入力に供給されてメモリ出
力装置を駆動するに充分な高さの利得を得ている。
この形式のセンス回路はいくつかの欠点を有する。い
くつかの増幅段を必要とすることは、この回路がチップ
面積のかなりの部分を占めることおよび大きな電力を必
要とすることを意味する。更に、夫々の増幅段について
正確な電圧基準を与えねばならない。
くつかの増幅段を必要とすることは、この回路がチップ
面積のかなりの部分を占めることおよび大きな電力を必
要とすることを意味する。更に、夫々の増幅段について
正確な電圧基準を与えねばならない。
また、特定の時点での電位差の瞬時値をとることによ
り動作するダイナミック電圧センス増幅器も存在する。
この時点は、高い信頼度をもって検知される充分な電位
差がデータライン間に生じた時点での検知クロックφに
より決定される。そのような増幅器はスタチックセンス
増幅器より小型であり電力消費も少ないが電位差の検出
により動作する点は同じである。
り動作するダイナミック電圧センス増幅器も存在する。
この時点は、高い信頼度をもって検知される充分な電位
差がデータライン間に生じた時点での検知クロックφに
より決定される。そのような増幅器はスタチックセンス
増幅器より小型であり電力消費も少ないが電位差の検出
により動作する点は同じである。
ビットライン間の電位差の検出における１つの問題は
これらビットラインおよびデータラインが容量的に負荷
されるということである。従って、所要の電位差の発生
には時間遅延が付随する。容量によるこの時間遅延はメ
モリセルからのデータの読出しに要する時間を増加させ
る。
これらビットラインおよびデータラインが容量的に負荷
されるということである。従って、所要の電位差の発生
には時間遅延が付随する。容量によるこの時間遅延はメ
モリセルからのデータの読出しに要する時間を増加させ
る。
ビットライン間の電位差による検知技術を用いること
における他の欠点はセンス増幅器から最適の信号利得を
得ることおよび差信号がメモリ出力信号として使用しう
る前にビットライン上の共通モード電圧レベルをシフト
することが困難なことである。これらの問題は、ビット
ラインがメモリセルの安定性を保持するために装置の電
源電圧の約80％に等しい電圧より高く維持されねばなら
ないことによるものである。
における他の欠点はセンス増幅器から最適の信号利得を
得ることおよび差信号がメモリ出力信号として使用しう
る前にビットライン上の共通モード電圧レベルをシフト
することが困難なことである。これらの問題は、ビット
ラインがメモリセルの安定性を保持するために装置の電
源電圧の約80％に等しい電圧より高く維持されねばなら
ないことによるものである。
RAMにおけるビットライン電位差の測定の上記問題を
解決するための試みがなされている。これに関し、ビッ
トラインの電位差を検知する代りにビットラインに沿っ
て供給される電流間の差を検出するスタチックセンス増
幅器を示す米国特許第4766333号を参照する。２個の電
流源がビットラインに夫々接続して電流Icmを供給す
る。アクセスされるとセルが駆動電流Icellをとり込
み、その方向がそのセル内にあるデータによりきまる。
従って、電流差がデータライン間に生じる。このセンス
増幅器の詳細は上記米国特許に示されており、本願にお
いてもそれを参照する。
解決するための試みがなされている。これに関し、ビッ
トラインの電位差を検知する代りにビットラインに沿っ
て供給される電流間の差を検出するスタチックセンス増
幅器を示す米国特許第4766333号を参照する。２個の電
流源がビットラインに夫々接続して電流Icmを供給す
る。アクセスされるとセルが駆動電流Icellをとり込
み、その方向がそのセル内にあるデータによりきまる。
従って、電流差がデータライン間に生じる。このセンス
増幅器の詳細は上記米国特許に示されており、本願にお
いてもそれを参照する。
この増幅器はビットライン電位差が発生するまで待つ
必要がないという利点を有する。それ故上記の電圧スタ
チックセンス増幅器より高速である。しかしながら、大
型であり電力消費が大きいという欠点は電圧センス増幅
器と同じである。
必要がないという利点を有する。それ故上記の電圧スタ
チックセンス増幅器より高速である。しかしながら、大
型であり電力消費が大きいという欠点は電圧センス増幅
器と同じである。
本発明の目的は上述の従来技術における欠点を解消あ
るいは少くとも軽減する、RAM用のセス増幅器を提供す
ることである。
るいは少くとも軽減する、RAM用のセス増幅器を提供す
ることである。
本発明によれば、夫々、制御ノード、第１接続ノード
およびこの第１接続ノードとの間に制御可能な電路を形
成する第２接続ノードを有する第１および第２入力エレ
メントであって、前記入力エレメントはその内の一方の
制御ノードを他方の制御可能な電路上の信号を受けるよ
うに接続することにより交叉接続され、夫々の入力エレ
メントの第１接続ノードがメモリのデータライン電流の
一方を受けるように接続する前記第１および第２入力エ
レメントと、これら第１および第２入力エレメントの第
２接続ノードに夫々接続すると共にそれらの間に出力電
圧を発生する第１および第２負荷と、前記入力エレメン
トの制御ノード間にあって出力電圧が実質的に同一とな
る平衡状態に増幅器を保持する第１状態および前記デー
タライン電流の差の検知により２つの論理状態の一方へ
と前記増幅器をラッチするように前記入力エレメントが
出力電圧を駆動しうるようにする第２状態で動作しうる
スイッチエレメントとを備えていることを特徴とするメ
モリのデータライン上の電流信号の差を検知するために
メモリのデータラインにまたがり接続する電流センス増
幅器が提供される。
およびこの第１接続ノードとの間に制御可能な電路を形
成する第２接続ノードを有する第１および第２入力エレ
メントであって、前記入力エレメントはその内の一方の
制御ノードを他方の制御可能な電路上の信号を受けるよ
うに接続することにより交叉接続され、夫々の入力エレ
メントの第１接続ノードがメモリのデータライン電流の
一方を受けるように接続する前記第１および第２入力エ
レメントと、これら第１および第２入力エレメントの第
２接続ノードに夫々接続すると共にそれらの間に出力電
圧を発生する第１および第２負荷と、前記入力エレメン
トの制御ノード間にあって出力電圧が実質的に同一とな
る平衡状態に増幅器を保持する第１状態および前記デー
タライン電流の差の検知により２つの論理状態の一方へ
と前記増幅器をラッチするように前記入力エレメントが
出力電圧を駆動しうるようにする第２状態で動作しうる
スイッチエレメントとを備えていることを特徴とするメ
モリのデータライン上の電流信号の差を検知するために
メモリのデータラインにまたがり接続する電流センス増
幅器が提供される。
好適には上記入力エレメントは電界効果トランジスタ
（FET）であり、その場合にはそのゲートが制御ノード
であり、そのドレン／ソースチャンネルが制御可能な電
路である。
（FET）であり、その場合にはそのゲートが制御ノード
であり、そのドレン／ソースチャンネルが制御可能な電
路である。
好適には上記負荷は第１および第２入力エレメントの
ドレン／ソースチャンネルを接続するドレン／ソースチ
ャンネルを有するFETである。これら負荷はそれらのゲ
ートを第１および第２入力FETのゲートに接続すること
により交叉接続しうる。
ドレン／ソースチャンネルを接続するドレン／ソースチ
ャンネルを有するFETである。これら負荷はそれらのゲ
ートを第１および第２入力FETのゲートに接続すること
により交叉接続しうる。
好適には上記スイッチエレメントはスイッチング信号
を受けるようになった制御ノードと、入力エレメントの
制御ノード間に接続する制御可能な電路と、を有する。
好適な実施例ではこのスイッチエレメントは制御ノード
であるゲートと制御可能な電路であるドレン／ソースチ
ャンネルを有するFETトランジスタである。
を受けるようになった制御ノードと、入力エレメントの
制御ノード間に接続する制御可能な電路と、を有する。
好適な実施例ではこのスイッチエレメントは制御ノード
であるゲートと制御可能な電路であるドレン／ソースチ
ャンネルを有するFETトランジスタである。
背景技術として第１乃至３図を参照する。第１図は電
圧センス増幅器について使用する代表的メモリ装置を示
しており、これは３個の主要素、すなわち、アドレスデ
コード回路２、メモリセルアレイ４およびデータセンス
回路６を含む。メモリセルアレイの１セグメントを第２
図に示す。複数のメモリセル８が行列として配置され、
１つのコラム内のすべてのセルか一対のビットラインB
L,▲▼間に接続される。各ビットライン対は夫々の
列マルチプレクサ12に接続し、このマルチプレクサが出
力データライン14に接続する。１つの列内のすべてのセ
ルは１本の共通のワードライン10に接続する。セルの内
部構造を第３図に示す。アクセスすべきセルはワードラ
イン信号とコラムマルチプレクサにより決定される。ワ
ードライン10の電位が上がると、そのセルのアクセスト
ランジスタ16,18がオンとなりそのセルの状態によりビ
ットラインBLまたは▲▼からの放電路を形成する。
これによりビットラインBL,▲▼間に電位差ΔＶが
生じ、列マルチプレクサによりデータライン上に与えら
れる。但しΔＶ＝V1−V2である。
圧センス増幅器について使用する代表的メモリ装置を示
しており、これは３個の主要素、すなわち、アドレスデ
コード回路２、メモリセルアレイ４およびデータセンス
回路６を含む。メモリセルアレイの１セグメントを第２
図に示す。複数のメモリセル８が行列として配置され、
１つのコラム内のすべてのセルか一対のビットラインB
L,▲▼間に接続される。各ビットライン対は夫々の
列マルチプレクサ12に接続し、このマルチプレクサが出
力データライン14に接続する。１つの列内のすべてのセ
ルは１本の共通のワードライン10に接続する。セルの内
部構造を第３図に示す。アクセスすべきセルはワードラ
イン信号とコラムマルチプレクサにより決定される。ワ
ードライン10の電位が上がると、そのセルのアクセスト
ランジスタ16,18がオンとなりそのセルの状態によりビ
ットラインBLまたは▲▼からの放電路を形成する。
これによりビットラインBL,▲▼間に電位差ΔＶが
生じ、列マルチプレクサによりデータライン上に与えら
れる。但しΔＶ＝V1−V2である。
データセンス回路６の機能は電位差ΔＶ、特にその正
負を検出し、それによりアクセスされたセルの２進状態
を決定する。本発明は電流（電圧ではなく）検知の原理
にもとづきこれを達成する。
負を検出し、それによりアクセスされたセルの２進状態
を決定する。本発明は電流（電圧ではなく）検知の原理
にもとづきこれを達成する。
第４図は電流検知の理想化された原理を示す。２個の
電流源46,48がビットラインBL,▲▼を介して電流Ic
mを供給するように夫々接続される。セル８がアクセス
される場合には、それが電流Icellをとり混み、それ故
データライン14上の電流（Icm,Icm−Icell）が値Icell
だけそのセルに記憶されたデータによりきまる方向に異
なるものとなる。参照数字50は電流センス増幅器を示
す。データライン電流のこの差はビットラインのインピ
ーダンス不整合としてこの電流センス増幅器50に与えら
れる。スタチックセンス増幅器として動作するこの原理
を用いる増幅器は前記米国特許第4766333号に示されて
いる。本発明は第５図について述べるようにこの電流検
知の原理をダイナミック検知に応用する。
電流源46,48がビットラインBL,▲▼を介して電流Ic
mを供給するように夫々接続される。セル８がアクセス
される場合には、それが電流Icellをとり混み、それ故
データライン14上の電流（Icm,Icm−Icell）が値Icell
だけそのセルに記憶されたデータによりきまる方向に異
なるものとなる。参照数字50は電流センス増幅器を示
す。データライン電流のこの差はビットラインのインピ
ーダンス不整合としてこの電流センス増幅器50に与えら
れる。スタチックセンス増幅器として動作するこの原理
を用いる増幅器は前記米国特許第4766333号に示されて
いる。本発明は第５図について述べるようにこの電流検
知の原理をダイナミック検知に応用する。
上述のようにアクセスされたセルは電流センス増幅器
50にデータライン上のインピーダンスの不整合として信
号を与えるのであり、これらインピーダンスを第５図で
はZ1とZ2で示してある。
50にデータライン上のインピーダンスの不整合として信
号を与えるのであり、これらインピーダンスを第５図で
はZ1とZ2で示してある。
センス増幅器は２個の入力ｐチャンネルトランジスタ
52,54を含み、その一方のゲート他方のドレンに接続し
て交叉接続を形成する。トランジスタ52,54のソースは
データライン14,DL,▲▼の電流を夫々受けるように
接続する。第３のｎチャンネルトランジスタ56の形のス
イッチエレメントがそのドレン／ソースチャンネルをト
ランジスタ52,54のゲート間にし、そのゲートをクロッ
ク信号φを受けるようにして接続する。負荷はトランジ
スタ52,54のドレンに夫々接続し、増幅器の出力電圧V0,
▲▼が出力ノードN,Nにおいてこれら負荷にまたが
り発生する。第６図に示す好適な実施例ではこれら負荷
は３チャンネルトランジスタであり、それらのゲートは
入力トランジスタ52,54のゲートに夫々接続する。
52,54を含み、その一方のゲート他方のドレンに接続し
て交叉接続を形成する。トランジスタ52,54のソースは
データライン14,DL,▲▼の電流を夫々受けるように
接続する。第３のｎチャンネルトランジスタ56の形のス
イッチエレメントがそのドレン／ソースチャンネルをト
ランジスタ52,54のゲート間にし、そのゲートをクロッ
ク信号φを受けるようにして接続する。負荷はトランジ
スタ52,54のドレンに夫々接続し、増幅器の出力電圧V0,
▲▼が出力ノードN,Nにおいてこれら負荷にまたが
り発生する。第６図に示す好適な実施例ではこれら負荷
は３チャンネルトランジスタであり、それらのゲートは
入力トランジスタ52,54のゲートに夫々接続する。
クロック信号φが高いときはｐチャンネルトランジス
タ52と54および負荷トランジスタ58と60のゲート電圧は
これらトランジスタを飽和にまでバイアスし、データラ
インDL,▲▼の電流の差には無関係に出力電圧V0,▲
▼が等しく（またはほゞ等しく）維持されるように
するものである。データラインDL,▲▼上の電流をI
1,I2とする。但し、I2＞I1である。すなわちI2はIcmで
ありI1はIcm−Icellである。負荷トランジスタは夫々ド
レン電流I3を通すようにバイアスされる。但しI2＞I3＞
I1である。トランジスタ56がオンになると、差電流I2−
I3がトランジスタ56を介してトランジスタ54のドレンか
らトランジスタ58のドレンへと流れてトランジスタ52が
電流I1に加わる。従って、出力電圧V0,V1は負荷トラン
ジスタについてのVds/Vg特性によりきまる。クロック信
号が低となり、トランジスタ56がオフとなると、電流差
が出力電圧V0,▲▼を逆方向に駆動して出力電位差
を発生する。すなわち平衡電流路が消滅し、出力ノード
における電流差I2−I3によるそのノードの充電が生じ
（ノードの寄生容量の効果による）、▲▼が増大
する。それと同時に、出力ノードは電流差I3−I1によ
りその電荷密度が減少し、V0を減少させる。ノードＮに
おけるより高い電圧が負荷60にまたがり発生すると、ト
ランジスタ52のゲート−ソース電圧が減少し、従ってト
ランジスタを流れる電流が減少してノードＮの電流密度
を更に減少させる。ノードＮの電荷密度の減少によりト
ランジスタ54のゲート−ソース電圧が大となり、ドレン
電流が大となる。出力電圧が逆の方向に駆動される速度
は２個のトランジスタ52と54の交叉接続により生じる帰
還と負荷トランジスタ58,60の交叉接続により増大す
る。これら出力電圧は、通常のCMOSのロジックレベル5V
と0Vに近いレベルに夫々急速に近づき、それ故ラッチ回
路あるいは増幅回路を別途必要としない。データはそれ
故適当な「バックエンド（back end）」回路による使用
に適した形である。
タ52と54および負荷トランジスタ58と60のゲート電圧は
これらトランジスタを飽和にまでバイアスし、データラ
インDL,▲▼の電流の差には無関係に出力電圧V0,▲
▼が等しく（またはほゞ等しく）維持されるように
するものである。データラインDL,▲▼上の電流をI
1,I2とする。但し、I2＞I1である。すなわちI2はIcmで
ありI1はIcm−Icellである。負荷トランジスタは夫々ド
レン電流I3を通すようにバイアスされる。但しI2＞I3＞
I1である。トランジスタ56がオンになると、差電流I2−
I3がトランジスタ56を介してトランジスタ54のドレンか
らトランジスタ58のドレンへと流れてトランジスタ52が
電流I1に加わる。従って、出力電圧V0,V1は負荷トラン
ジスタについてのVds/Vg特性によりきまる。クロック信
号が低となり、トランジスタ56がオフとなると、電流差
が出力電圧V0,▲▼を逆方向に駆動して出力電位差
を発生する。すなわち平衡電流路が消滅し、出力ノード
における電流差I2−I3によるそのノードの充電が生じ
（ノードの寄生容量の効果による）、▲▼が増大
する。それと同時に、出力ノードは電流差I3−I1によ
りその電荷密度が減少し、V0を減少させる。ノードＮに
おけるより高い電圧が負荷60にまたがり発生すると、ト
ランジスタ52のゲート−ソース電圧が減少し、従ってト
ランジスタを流れる電流が減少してノードＮの電流密度
を更に減少させる。ノードＮの電荷密度の減少によりト
ランジスタ54のゲート−ソース電圧が大となり、ドレン
電流が大となる。出力電圧が逆の方向に駆動される速度
は２個のトランジスタ52と54の交叉接続により生じる帰
還と負荷トランジスタ58,60の交叉接続により増大す
る。これら出力電圧は、通常のCMOSのロジックレベル5V
と0Vに近いレベルに夫々急速に近づき、それ故ラッチ回
路あるいは増幅回路を別途必要としない。データはそれ
故適当な「バックエンド（back end）」回路による使用
に適した形である。
第５図の回路は最低でも例えば300mVなければならな
い検出に充分な高さをもつ電位差をビットラインBL,▲
▼間に発生される必要がないためその動作が高速で
ある点で電圧センス回路より有利である。
い検出に充分な高さをもつ電位差をビットラインBL,▲
▼間に発生される必要がないためその動作が高速で
ある点で電圧センス回路より有利である。
このセンス増幅器の他の利点は、この回路が「自己バ
イアス」形であり、すなわちこの増幅器から最適性能を
得るための電圧基準レベルが不要であること、および共
通モード入力レベルの大きな変化に対し設計に制約がな
いことである。この後者の許容性は正確な共通モード電
圧レベルが常に保証されるとは限らないメモリの書込サ
イクルまたはアボーテド（aborted）読取サイクル後に
あるいはパワーレールディスターバンス（power rail d
isturbance）中に最適性能を保証する上で重要である。
この回路は3Vから5Vの範囲（トランジスタのしきい値電
圧Vtn,Vtpを約0.7V,−0.7Vとした場合）の共通モード電
圧変化を許容する。
イアス」形であり、すなわちこの増幅器から最適性能を
得るための電圧基準レベルが不要であること、および共
通モード入力レベルの大きな変化に対し設計に制約がな
いことである。この後者の許容性は正確な共通モード電
圧レベルが常に保証されるとは限らないメモリの書込サ
イクルまたはアボーテド（aborted）読取サイクル後に
あるいはパワーレールディスターバンス（power rail d
isturbance）中に最適性能を保証する上で重要である。
この回路は3Vから5Vの範囲（トランジスタのしきい値電
圧Vtn,Vtpを約0.7V,−0.7Vとした場合）の共通モード電
圧変化を許容する。
センス増幅器をその最も感度の高い領域へとバイアス
するために基準電圧を発生しなければならないメモリで
は、電源ノイズおよび劣化したビットラインレベルが検
知範囲に悪影響を与えうる。
するために基準電圧を発生しなければならないメモリで
は、電源ノイズおよび劣化したビットラインレベルが検
知範囲に悪影響を与えうる。
このセンス増幅器は入力トランジスタおよび負荷トラ
ンジスタに対し、整合トランジスタを用いて形成出来
る。整合トランジスタはゲート−ソース電圧（Vgs）が
同じ条件であるときにドレン−ソース電圧（Vds）と基
板電圧（Vsubstrate）が同じドレン／ソース電流を有す
るようなトランジスタである。製造技術により２個の整
合トランジスタのドレン電流に10％までの差が生じうる
が、そのような差は多くの応用面では整合トランジスタ
として許容しうるものである。
ンジスタに対し、整合トランジスタを用いて形成出来
る。整合トランジスタはゲート−ソース電圧（Vgs）が
同じ条件であるときにドレン−ソース電圧（Vds）と基
板電圧（Vsubstrate）が同じドレン／ソース電流を有す
るようなトランジスタである。製造技術により２個の整
合トランジスタのドレン電流に10％までの差が生じうる
が、そのような差は多くの応用面では整合トランジスタ
として許容しうるものである。
しかしながら、製造技術により常に、完全に整合した
トランジスタあるいは10％以内に整合したトランジスタ
でさえ、得られるとは限らない。本発明回路の重要な利
点は入力トランジスタおよび負荷トランジスタにおける
大きな不整合にも不感であるということである。第６図
は通常のアクセスにおいてセンス増幅器が平衡している
ときの２個の入力トランジスタ52,54の特性を示す。こ
れらトランジスタは飽和しており、この状態におけるId
sとVgsの関係はβを相互コンダクタンスとするとIds＝
β/2（Vgs−Vt）２で決定される。このグラフから電流I
cmの33％の差Idiffが得られることがわかる。不正確な
検知が生じる前にドレンソース電流Idsの約30％のデバ
イスオフセットが必要となる。
トランジスタあるいは10％以内に整合したトランジスタ
でさえ、得られるとは限らない。本発明回路の重要な利
点は入力トランジスタおよび負荷トランジスタにおける
大きな不整合にも不感であるということである。第６図
は通常のアクセスにおいてセンス増幅器が平衡している
ときの２個の入力トランジスタ52,54の特性を示す。こ
れらトランジスタは飽和しており、この状態におけるId
sとVgsの関係はβを相互コンダクタンスとするとIds＝
β/2（Vgs−Vt）２で決定される。このグラフから電流I
cmの33％の差Idiffが得られることがわかる。不正確な
検知が生じる前にドレンソース電流Idsの約30％のデバ
イスオフセットが必要となる。
負荷トランジスタが整合しそして飽和するようにバイ
アスされていると負荷トランジスタにも30％のオフセッ
トが必要である。
アスされていると負荷トランジスタにも30％のオフセッ
トが必要である。
整合トランジスタを用いるこのセンス増幅器は信頼性
の高い検知の目安を容易に満足することは明らかであ
る。
の高い検知の目安を容易に満足することは明らかであ
る。
この信頼性の高い検知は、第６図で述べた例では200m
Vであるようなビットライン上の非常に低い電位差でも
達成出来る。これらトランジスタがより正しく整合して
いればそれより低い電位差でも検知しうる。
Vであるようなビットライン上の非常に低い電位差でも
達成出来る。これらトランジスタがより正しく整合して
いればそれより低い電位差でも検知しうる。
このセンス増幅器で最適性能を達成するためにはｐ形
装置がｎ形装置に対し大きいこと、すなわち平衡状態に
おいてｐ形装置が小さい絶対Ve（Vgs−Vt）を有しそれ
故Vgsの小さい変化に対し大きな差電流利得を有するこ
とが望ましい。ｐ形トランジスタのサイズを大きくする
とビットライン電位差は減少するが検知される電流差は
大きくなる。
装置がｎ形装置に対し大きいこと、すなわち平衡状態に
おいてｐ形装置が小さい絶対Ve（Vgs−Vt）を有しそれ
故Vgsの小さい変化に対し大きな差電流利得を有するこ
とが望ましい。ｐ形トランジスタのサイズを大きくする
とビットライン電位差は減少するが検知される電流差は
大きくなる。
米国特許第4766333号のスタチック電流センス構成に
比較すると本発明の回路はチップ上の占有スペースが小
さく、素子数が少なく、電力消費が小さいことが特徴で
ある。更に、直接出力としてCMOSの論理レベルに近いも
のが与えられるから次段の論理回路の駆動のために米国
特許第4766333号で必要なアナログレベルのディジタル
レベルへの変換が不要である。
比較すると本発明の回路はチップ上の占有スペースが小
さく、素子数が少なく、電力消費が小さいことが特徴で
ある。更に、直接出力としてCMOSの論理レベルに近いも
のが与えられるから次段の論理回路の駆動のために米国
特許第4766333号で必要なアナログレベルのディジタル
レベルへの変換が不要である。
第１図は基本的なメモリのレイアウトを示す図、第２図
はメモリアレイの部分を示す図、第３図はメモリアレイ
内の１個のセルを示す図、第４図は基本的な電流センス
システムのブロック図、第５図は本発明の原理を示す
「ダイナミック」電流センス増幅器の回路図、第６図は
本発明の一実施例による「ダイナミック」電流センス増
幅器の回路図、第７図はこの増幅器の入力トランジスタ
についてのドレン／ソース電流対ドレン／ソース電圧特
性を示すグラフである。 ２……アドレスデコード回路、４……メモリセルアレ
イ、６……データセンス回路、８……メモリセル、10…
…ワードライン、12……列マルチプレクサ、14……デー
タライン、16,18……アクセストランジスタ、46,48……
電流源、50……電流センス増幅器、52,54……入力トラ
ンジスタ、56……スイッチエレメント、58,60……負荷
トランジスタ。
はメモリアレイの部分を示す図、第３図はメモリアレイ
内の１個のセルを示す図、第４図は基本的な電流センス
システムのブロック図、第５図は本発明の原理を示す
「ダイナミック」電流センス増幅器の回路図、第６図は
本発明の一実施例による「ダイナミック」電流センス増
幅器の回路図、第７図はこの増幅器の入力トランジスタ
についてのドレン／ソース電流対ドレン／ソース電圧特
性を示すグラフである。 ２……アドレスデコード回路、４……メモリセルアレ
イ、６……データセンス回路、８……メモリセル、10…
…ワードライン、12……列マルチプレクサ、14……デー
タライン、16,18……アクセストランジスタ、46,48……
電流源、50……電流センス増幅器、52,54……入力トラ
ンジスタ、56……スイッチエレメント、58,60……負荷
トランジスタ。
Claims (5)
- 【請求項１】夫々、制御ノード、第１接続ノード、およ
びこの第１接続ノードとの間に制御可能な電路を形成す
る第２接続ノードを有する第１および第２入力エレメン
トであって、前記入力エレメントはその内の一方の制御
ノードを他方の制御可能な電路上の信号を受けるように
接続することにより交叉接続され、夫々の入力エレメン
トの第１接続ノードがメモリのデータライン電流の一方
を受けるように接続する前記第１および第２入力エレメ
ントと、これら第１および第２入力エレメントの第２接
続ノードに夫々接続すると共にそれらの間に出力電圧を
発生する第１および第２負荷と、前記入力エレメントの
制御ノード間にあって出力電圧が実質的に同一となる平
衡状態に増幅器を保持する第１状態および前記データラ
イン電流の差の検知により２つの論理状態の一方へと前
記増幅器をラッチするように前記入力エレメントが出力
電圧を駆動しうるようにする第２状態で動作しうるスイ
ッチエレメントとを備えていることを特徴とするメモリ
のデータライン上の電流信号の差を検知するためにメモ
リのデータラインにまたがり接続する電流センス増幅
器。 - 【請求項２】前記入力エレメントは前記制御ノードを構
成するゲートと、前記制御可能な電路を構成するドレン
／ソースチャンネルとを有するFETトランジスタである
ことを特徴とする請求項１記載の増幅器。 - 【請求項３】前記スイッチエレメントはスイッチング信
号を受けるようになった制御ノードと、前記入力エレメ
ントの制御ノード間の制御可能な電路とを有することを
特徴とする請求項１または２のいずれかに記載の増幅
器。 - 【請求項４】前記スイッチエレメントは前記制御ノード
を構成するゲートと、前記制御可能な電路を構成するド
レン／ソースチャンネルとを有するFETトランジスタで
あることを特徴とする請求項３記載の増幅器。 - 【請求項５】クロックパルス発生器により発生されるク
ロック／パルスを前記スイッチング信号とすることを特
徴とする請求項１乃至４のいずれかに記載の増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB898917835A GB8917835D0 (en) | 1989-08-04 | 1989-08-04 | Current sensing amplifier for a memory |
| GB8917835.4 | 1989-08-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0366097A JPH0366097A (ja) | 1991-03-20 |
| JP2766056B2 true JP2766056B2 (ja) | 1998-06-18 |
Family
ID=10661149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2206663A Expired - Lifetime JP2766056B2 (ja) | 1989-08-04 | 1990-08-03 | 電流センス増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0411818B1 (ja) |
| JP (1) | JP2766056B2 (ja) |
| DE (1) | DE69020063T2 (ja) |
| GB (1) | GB8917835D0 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012238373A (ja) * | 2011-04-26 | 2012-12-06 | Soytec | スイッチトランジスタを有しない差動センス増幅器 |
| US9111593B2 (en) | 2011-04-26 | 2015-08-18 | Soitec | Differential sense amplifier without dedicated precharge transistors |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3079675B2 (ja) * | 1991-08-22 | 2000-08-21 | ソニー株式会社 | レベル変換回路 |
| JP3421297B2 (ja) * | 1992-06-26 | 2003-06-30 | 川崎マイクロエレクトロニクス株式会社 | 符号化回路 |
| US5309395A (en) * | 1992-10-22 | 1994-05-03 | At&T Bell Laboratories | Synchronous static random access memory |
| US5384504A (en) * | 1992-10-22 | 1995-01-24 | Dickinson; Alexander G. | Sense amplifier powered from bit lines and having regeneratively cross-coupling means |
| GB9423032D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | Bit line sensing in a memory array |
| FR2974667B1 (fr) * | 2011-04-26 | 2020-10-02 | S O I Tec Silicon On Insulator Tech | Amplificateur de detection differentiel sans transistor de commutation |
| FR2985839B1 (fr) * | 2012-01-16 | 2014-02-07 | Soitec Silicon On Insulator | Circuit et procede pour detecter une difference de tension sur une paire de lignes de signal duales, en particulier par un transistor d'egalisation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS538528A (en) * | 1976-07-12 | 1978-01-26 | Nec Corp | Memory circuit |
| US4670675A (en) * | 1986-02-07 | 1987-06-02 | Advanced Micro Devices, Inc. | High gain sense amplifier for small current differential |
-
1989
- 1989-08-04 GB GB898917835A patent/GB8917835D0/en active Pending
-
1990
- 1990-07-25 EP EP19900308152 patent/EP0411818B1/en not_active Expired - Lifetime
- 1990-07-25 DE DE1990620063 patent/DE69020063T2/de not_active Expired - Fee Related
- 1990-08-03 JP JP2206663A patent/JP2766056B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012238373A (ja) * | 2011-04-26 | 2012-12-06 | Soytec | スイッチトランジスタを有しない差動センス増幅器 |
| US9111593B2 (en) | 2011-04-26 | 2015-08-18 | Soitec | Differential sense amplifier without dedicated precharge transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69020063D1 (de) | 1995-07-20 |
| GB8917835D0 (en) | 1989-09-20 |
| EP0411818B1 (en) | 1995-06-14 |
| DE69020063T2 (de) | 1995-12-21 |
| EP0411818A2 (en) | 1991-02-06 |
| JPH0366097A (ja) | 1991-03-20 |
| EP0411818A3 (en) | 1991-08-14 |
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