KR0170403B1 - 고속 복수포트 BiCMOS 메모리 셀 - Google Patents

고속 복수포트 BiCMOS 메모리 셀 Download PDF

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존 지. 웨브
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Abstract

복수 포트 메모리 셀은 저장 셀을 이용하여 상보 데이터 저장 노드를 형성한다. 메모리 셀의 각각의 독출 포트는 독출 포트들을 분리시키도록 한쌍의 상보 데이터 아웃 라인중 하나와 독출 인에이블 라인 사이에 각기 연결된 2개의 FET를 포함한다. 2개의 독출 포트 FET의 각각의 게이트는 해당 데이터 저장 노드에 연결된다. 저장 셀은 독출 인에이블 라인으로부터 전류를 인출하고 상보 데이터 아웃 라인들 사이의 차를 모니터링 함으로써 독출된다.

Description

고속 복수포트(multi-port) BiCMOS 메모리 셀
제1도는 선행 기술 메모리 셀을 예시하는 개략적 회로도.
제2도는 다른 하나의 선행기술 메모리 셀을 예시하는 개략적 회로도.
제3도는 또다른 하나의 선행기술 메모리 셀을 예시하는 개략적 회로도.
제4도는 본 발명에 따른 메모리 셀을 예시하는 개략적 회로도.
제5도는 본 발명에 따른 메모리 셀의 변형례를 예시하는 개략적 회로도.
제6도는 본 발명에 따른 4포트 메모리 셀을 예시하는 개략적 회로도.
[발명의 배경]
[발명의 분야]
본 발명은 랜덤 억세스 메모리 회로에 관한 것으로, 상세히 말하면, 모든 CMOS 트랜지스터를 이용하고 데이터를 차동으로 전달하며, 추가 포트들을 수용하도록 용이하게 변형될 수 있는 소형의 고속 복수 포트 메모리 셀에 관한 것이다.
[종래 기술의 검토]
메모리 셀은 정보의 2진 숫자 또는 비트가 저장될 수 있는 전자 회로이다. 집적 회로 메모리 디바이스에는 대단히 많은 수의 메모리 셀들이 매트릭스 형태로 배치되어 대량의 2진 데이터 저장 능력을 제공한다. 메모리 셀 저장 매트릭스에 추가하여, 메모리 디바이스는 메모리 셀에 2진 데이터를 서입하는 서입 포트(write port) 및 메모리 셀로부터 저장된 2진 데이터를 독출하는 독출 포트(read port)를 포함한다.
종종 모두 상호 독립된 복수의 서입 및 독출 포트를 가지는 메모리 셀을 제공하는 것이 유리하다. 이 복수 포트 제품은 저장 매트릭스내의 하나 이상의 메모리 셀 또는 복수 군(群)의 메모리 셀에 대한 동시적 억세스를 허용함으로써 데이터로의 억세스를 개선하고 그 데이터와 관련한 동작을 위해 필요한 시간을 감소시킨다.
제1도는 ECL(emitter-coupled logic; 에미터 접합 논리)회로에 바이폴라 트랜지스터들이 제공되는 전형적인 선행기술 복수 포트 메모리 셀(10)을 도시하고 있다. NPN트랜지스터(12,14)가 데이터를 저장하는 플립-플롭을 형성하는 바, 대기 전류(stand-by current)는 전압 소오스 VREF로부터 저항(16,18)을 통해서 공급된다. 서입 및 독출 동작은 차동 접속 NPN 트랜지스터(20,22,24,26)를 통과하는 스티어링(steering) 전류에 의해 성취된다. 서입 동작중에, 트랜지스터(20,22)는 서입행 (行)라인들 경유하여 그들의 에미터 영역에 인가된 전류에 의해 인에이블된다. 상호 데이터인(DATA IN) 라인들의 상태에 종속하여 트랜지스터(20,22)중 하나가 턴 온하며, 각각의 라인은 트랜지스터(20,22)중 하나의 베이스에 연결되고 대기 전류를 전환하여 데이터를 메모리 셀(10)에 서입한다. 독출 회로는, 감지 증폭기(sense amplifier)와 함께 차동 캐스코드(cascode) 감지 회로를 형성하는 트랜지스터(24,26)를 포함하는바, 그 증폭기는 상호 데이터 아웃(DATA OUT) 라인 및 트랜지스터(24,26)의 컬렉터를 비교적 일정한 전압으로 구동하는 차동 캐스코드(cascode) 감지회로를 형성한다. 독출 동작중에 트랜지스터(24,26)는 메모리 셀 저장 노드(A,B)의 상태에 종속하여 그들 트랜지스터중 하나를 턴 온 시키는 독출 행 라인을 경유하여 에미터 영역에 인가된 전류에 의해 인에이블된다. 감지 증폭기는 데이터 아웃 라인을 통해서 트랜지스터(24,26)를 경유하여 흐르는 차동 전류를 감지한다.
본 기술 분야의 숙련자에게는, 추가 서입 라인 및 컬렉터들이 저장 노드(A,B)에 연결되는 관련 NPN 트랜지스터 쌍들을 추가함으로써 추가 서입 포트들이 메모리 셀(10)에 용이하게 추가될 수 있음이 자명할 것이다. 마찬가지로, 독출 라인 및 베이스가 노드(A,B)에 연결되는 관련 NPN 트랜지스터를 추가함으로써 추가 독출 포트들이 제공될 수 있다.
비록, 메모리 셀(10)이 ECL 회로 때문에 고속 회로이긴 하지만, 대기(stand-by)중에, 그리고 데이터를 메모리 셀내에 유지하기 위해서는 상당한 동력이 필요하다. 또한, 비교적 큰 배치(layout)면적을 필요로 한다.
제2도는 종래의 단일 포트, 6개 트랜지스터(6T) CMOS(complementary metal-oxide semiconductor; 상보 금속 산화물 반도체) 메모리 셀에 2개의 바이폴라 트랜지스터(44,46)를 추가하여 복수 포트제품을 제공하는 다른 하나의 선행 기술 메모리 셀(30)을 도시하고 있다. 기본 6T CMOS 메모리 셀은, 상보 데이터 저장노드(A,B)를 제공 하도록 상호 연결된 두 교차 결합쌍의 상보 MOSFET에 의해 형성된 CMOS 플립 플롭을 포함한다. 메모리 셀(30)에 서입하는 것은 서입 행 라인을 인에이블링함으로써 성취되는바, 이는 n 챈널 트랜지스터(40,42)를 턴 온(turn on)하여 상호 테이터 인 라인상의 데이터를 저장노드(A,B)에 데이터를 서입한다. 메모리셀(30)로부터 독출하는 것은 2개의 바이폴라 NPN 트랜지스터(44,46)를 개재하여 성취되는바, 그 트랜지스터중 하나가 저장 노드(A,B)의 상태를 기초로 턴 온하여, 독출 행이 인에이블되는 경우, 해당 데이터 아웃 라인을 구동시킨다.
몇가지 관점에서, 제2도에 도시된 메모리셀(2)은 제1도의 메모리 셀(10)의 개량물이다. 메모리 셀(30)은 CMOS 플립플롭이 그것의 상태를 유지하기 위하여 단지 작은 접합 누설 전류만을 필요로하기 때문에 데이터를 저장하는데 필요한 전류의 양을 감소 시킨다. 제1도의 셀과 비교하여 추가 포트들이 용이하게 추가될 수 있다.
그러나, 셀(30)이 고속 독출 통로를 가지고 있고 데이터 아웃라인을 구동하기 위하여 본질적으로 고속 바이폴라 트랜지스터를 사용하더라도 데이터 아웃 라인상의 큰(600-800mV) 스윙(swing) 및 큰 독출 행라인 용량 때문에 독출 동작이 늦다. 추가로, 바이폴라 트랜지스터를 합체함으로써 배치 면적이 증가된다. 또한, 바이폴라 디바이스를 사용하면 설계에 사용되는 8개의 디바이스의 레벨 정합(matching)이 어렵다. 독출 행 라인이 최소한 600-800mV 까지 스윙하기 때문에, 대기상태의 메모리 셀(30) 양단의 전압은 전체 공급 전압 미만이며, 이는 알파 이벤트(alpha event)에 대한 증가된 민감성 및 감소된 노이즈 면제(noise immunity) 때문에 데이터 업셋(upset) 가능성을 증대시킨다.
제3도에 도시된 소위 스탠포드 셀(standford cell)이라 불리는 관련 메모리 셀(50)도 또한 제2도의 셀의 기본 CMOS 플립플롭 저장 셀 구조(즉, 상보 트랜지스터(32,34,36,38)를 이용하지만, 독출동작에 대해서는 바이폴라 트랜지스터(48)를 경유하여, 그리고 서입 동작에 대해서는 MOSFET 트랜지스터(50)를 경유하여 싱글 엔드된다(single-ended). 메모리 셀(50)은, 비록 제2도의 셀 보다 더 간단하긴 하지만, 독출 동작에 대한 기준을 필요로 하고 의사(擬似) 신호의 조악한 공통 모드 역논리합(common mode rejection)을 가진다. 또한, 바이폴라 트랜지스터(48)를 사용하기 때문에 알파 업셋에 대한 증대된 민감성(sensitivity) 및 어려운 레벨 정합의 단점이 있다.
[발명의 요약]
본 발명은 3개의 기능 유니트, 즉, 저장 셀, 하나이상의 서입포트 및 하나이상의 독출 포트로 구성된 CMOS 트랜지스터들을 이용하는 메모리 셀을 제공한다. 본 발명의 바람직한 실시예에 따르면, 저장 셀은 2개의 상보 데이터 저장 노드를 제공하도록 통상의 방법으로 플립 플롭으로서 상호 접속된 2쌍의 상보 전계 효과 트랜지스터를 포함한다. 각각의 서입 포트는 통상의 방법으로 각기 2개의 상호 데이터 인 라인중 하나와 플립 플롭 저장셀의 해당 데이터 저장 노드 사이에 접속된 2개의 전계 효과 트랜지스터를 포함한다. 2개의 서입 포트 트랜지스터들의 게이트는 저장 셀에 데이터를 서입할 때 서입 포트 트랜지스터를 인에이블하도록 서입 인에이블 제어 라인에 연결된다. 본 발명에 따라, 각각의 독출 포트는 독출 포트와 서입포트를 분리시키도록 2개의 상보 데이터 아웃 라인중 하나와 독출 인에이블 라인 사이에 각기 연결된 2개의 전계 효과 트랜지스터를 포함한다. 2개의 독출 포트 트랜지스터의 각각의 게이트는 플립 플롭 셀의 저장노드들중 하나에 연결된다. 저장 셀은 독출 인에이블 라인으로부터 전류를 인출하고 상보 데이터 아웃 라인들 사이의 전류의 차를 모니터링 함으로써 독출된다.
본 발명의 변형예에 있어서, 플립 플롭 셀의 p 채널 트랜지스터는 양(+)의 레일로부터 대기 전류를 제공하는 저항으로 대체된다. 본 발명의 메모리 셀은 종래 기술의 그것에 다수의 장점을 제공한다. 그것의 독출 통로는 면적 및 동력의 불리한 조건없이 순수한 바이폴라 메모리 셀만큼 빠르다. 독출 포트 FET가 견고하고 잘 분리된 설계를 초래하기 때문에, 독출 동작은 저장된 데이터 교란 가능성이 훨씬 감소되고 그것의 추가 게이트 용량은 또한 알파 파티클(alpga partile)에 대한 민감성을 개선시킨다. 표준 6T CMOS 셀과는 달리, 독출 동작을 위한 예비 충전이 필요없다. 독출 및 서입 동작에 대한 제한은 복수의 서입이 동일 어드레스상에서 동시에 발생할 수 없다는 것 뿐이다. 셀은 차동 데이터 독출 및 서입을 이용하므로 기준레벨에 대한 조건 및 이들 기준 레벨들을 정합시키는것과 관련된 문제들을 배제시킨다.
간단히 말해서, 본 발명은 CMOS 동력 및 면적의 장점들과 함께 ECL 독출 성능을 가지는 메모리 셀을 제공한다.
본 발명의 특징 및 장점에 대해서는 본 발명의 원리가 이용되는 예시적 실시예를 보여주는 첨부도면과 관련한 본 발명의 후술의 상세한 설명을 참조하면 더욱 잘 이해될 것이다.
[바람직한 실시예의 상세한 설명]
제4도는 CMOS 플립 플롭 저장 셀, 하나 이상의 독출 포트 및 하나 이상의 서입 포트를 포함하는 메모리 셀(100)을 보여준다.
CMOS 플립 - 플롭 저장 셀은 2쌍의 상보 전계 효과 트랜지스터(102,104;106,108)를 포함한다. 각 쌍은, 드레인이 양이 접압 공급 라인(VCC)에 연결되고 소오스가 n 챈널 전계 효과 트랜지스터에 연결된 P 챈널 전계효과 트랜지스터를 포함하여, n 챈널 전계 효과 트랜지스터는 다시 소오스가 음 전압 공급 라인(VEE)에 연결된다. 각쌍의 전계 효과 트랜지스터의 게이트는 함께 연결되고 또한 다른쌍의 드레인-소오스 연결부에 연결되어 상보 데이터 저장노드(A,B)를 형성한다.
동작에 있어서, 어떤 주어진 상태의 플립 플롭에서, 한 쌍의 P 챈널 FET와 다른 쌍의 n챈널 FET는 통전하게 된다. 통전 P 챈널 FET는 하나의 데이터 저장노드를 VCC로 강제하고, 통전 n 챈널 FET는 타 데이터 저장노드를 VEE로 강제한다. 그러므로, 각각의 데이터 저장 노드는 어떤 트랜지스터가 통전하는가에 종속하여 VCC또는 VEE의 전압을 가지게 된다. 그러므로, 전술한 바와같이, 플립 플롭 저장 셀은 노드(A) 및 노드(B)에 상보 상태를 형성한다. 메모리 셀(100)의 서입 포트는 데이터 노드(B,A)중 하나와 2개의 상보 데이터 인 라인중 하나사이에 각기 연결되는 2개의 전계 효과 트랜지스트를 이용한다. N 챈널 트랜지스터(100)는 저장 노드(A)와 데이터 인 C 라인 사이에 각기 연결된 드레임 및 소스를 가지며, n 챈널 트랜지스터(112)는 데이터 저장노드(B)와 데이터 인 라인 사이에 각기 연결된 드레인 및 소오스를 가진다. 두 트랜지스터(110,112) 모두는 독출 인에이블 라인에 연결된 데이터를 가지고 있다.
서입 인에이블 라인이 고레벨(high) 상태로 풀되면 서입 동작이 발생하여 트랜지스터(110,112)를 턴 온하고 상보 데이터 인 라인과 데이터 인 C 라인 상에 내장된 데이터가 각기 데이터 저장노드 (B,A)로 통고하도록 허용한다.
본 발명에 따라, 메모리 셀(100)의 독출 포트는 2개의 전계효과 트랜지스터(114,116)를 포함한다. 각각의 FET(114,116)는 독출 포트와 서입포트를 효과적으로 분리시키도록 2개의 상보 데이터 아웃 라인 및 데이터 아웃 C 라인 중 하나 사이에 연결되어 있다. FET(114,116)의 게이트들은 각기 데이터 노드(B,A)에 연결된다.
독출 동작은 독출 인에이블라인으로부터 전류를 풀 아웃하고 감지 증폭기(sense amplitr; 도시안됨)를 사용하여 상보 데이터 아웃 라인들 사이의 전류의 차를 모니터링함으로써 성취된다.
독출 포트 트랜지스터(114,116)는 제1도의 메모리 셀(10)의 ECL 차동 독출 게이트와 유사한 방법으로 형성된다. 이 의사 차동 게이트의 입력은 메모리 셀(100)의 레일 투 레일 상태이다. 차동 게이트의 입력 양단의 큰 델타 전압(약 5V)은 매우 명료한 전류 스티어링을 허용한다.
셀(100)에 모두 CMOS 트랜지스터를 사용함으로써 좁은 배치면적을 허용할뿐 아니라 바이폴라 트랜지스터를 사용하는 것으로부터 초래되는 레벨 정합의 필요성도 배제된다.
MOS 디바이스의 드레인 접합 용량의 바이폴라 디바이스의 컬렉터 기판 용량보다 본질적으로 훨씬 더 작기 때문에, 메모리 셀(100)에 FET(114,116)를 사용함으로써 제1-3도에 도시된 선행 기술 메모리 셀과 비교하여 훨씬 낮은 용량의 데이터 아웃 라인에 위치된다.
독출 포트 트랜지스터(114,115)의 치수는 2가지 이유 때문에 중요하다. 첫째로, 독출 트랜지스터(114,115)는 행 라인 전압 강하를 보상하도록 축퇴(degeneration) 전압을 제공하여 전류 호깅(hogging)을 허용가능한 레벨까지 감소시킨다. 디바이스가 더 작을수록, 디비이스 양단에 더 큰 축퇴 전압이 나타난다. 둘째로, 디비이스 사이즈 및 독출 전류가 행 라는 스윙을 세트하게 되는바, 전류값, 디바이스 치수 및 행 라인 스윙의 크기는 기능 및 성능에 대해 모두 허용가능한 레벨을 제공하도록 함께 작용하여야 한다.
독출 트랜지스터(114,116)는, 데이터 아웃 라인에 연결된 그들의 드레인 전압이 상부 공급 레일(VCC)의 한계 전압(VT)내에 유지되는 한 분리 분제를 제공하지 않는다.
이는, 저항 부하 또는 캐스코드형 감지 증폭기를 이용하면 용이하게 성취된다.
더우기, CMOS 트랜지스터들이 독점적으로 사용되지 않더라도, ECL레벨을 가지는 ECL 독출 통로는 전체 독출 통로에 걸쳐 유지된다.
그러므로, 본 발명은 고속, 저동력 및 대용량 비트카운트 메모리를 초래하는 낮은 기생 용량 및 ECL 레벨 스윙을 가지는 소형 메모리 셀을 제공한다.
제5도는 본 발명에 따른 메모리 셀의 변형례를 보여준다. 제5도에 도시된 메모리 셀(200)은 플립 플롭 저장 셀의 p챈널 트랜지스터들이 양의 레일로부터 대기 전류를 제공하는 저항(202,204)로 대체된다는 것을 제외하고는 제4도의 메모리 셀(100)과 유사하다. 제4도 및 5도의 유사한 소자들은 유사하게 도시되어 있다.
제4도의 메모리 셀(100)과 제5도의 메모리 셀(200) 사이에는 어떤 동작적인 차이가 없지만, 몇가지 프로세스 기술은 저항들이 PMOS 디바이스보다는 훨씬 더 좁은 면적내에 배치되도록 허용한다. 그러나, PMOS 트랜지스터보다는 저항을 사용함으로써 셀 치수에 있어서 얻어지는 장점은 증대된 알파 감도의 비용, 더 큰 임계 트랜지스터 치수 및 더 큰 대기 전류의 조건에 있다.
본 기술분야의 숙련자에게는, 전술된 본 발명의 제4도 및 제5도의 어떤 실시예에 있어서든, 적합한 데이터 및 제어 라인과 상호 연결 FET 트랜지스터들을 추가함으로써 추가 독출 또는 서입 포트가 제공될 수 있음이 명확할 것이다.
제6도는 본 발명에 따른 메모리 셀의 4포트 실시예를 보여준다. 메모리 셀(300)의 플립 플롭 저장 셀(300)은 제4도와 관련하여 전술된 메모리 셀(100)과 동일하여 유사한 소자들은 유사하게 도시되어 있다.
메모리 셀(300)의 각각의 서입 포트는 데이터 인 라인중 하나와 플립 플롭 저장 셀(302)의 해당 데이터 저장 노드 사이에 각기 연결된 2개의 FET(304,306)를 포함한다. 서입 포트 트랜지스터(304,306)의 게이트들은 해당 서입 인에이블 제어 라인에 연결되어 있다. 각각의 독출 포트는 상보 데이터 아웃 라인들중 하나와 해당 독출 인에이블 라인 사이에 각기 연결된 2개의 FET(308,310)의 각각의 게이트는 플립 플롭 저장 셀(302)의 저장 노드중 하나에 연결된다.
단일 포트 동작은 서입 인에이블 라인 및 독출 인에이블 라인 모두에 같은 어드레스를 간단히 제공함으로써 제4도의 메모리 셀(100) 또는 제5도의 메모리 셀(200)로 성취될 수 있음을 주지해야 한다.
전술된 본 발명에 대한 여러 가지 변형예가 본 발명을 실시함에 있어서 채용될 수 있음이 이해될 것이다. 첨부된 특허청구의 범위가 본 발명의 범위를 형성하고 이들 특허청구 범위내의 회로 구조 및 그들의 등가물들은 그 청구범위에 의해 포괄되도록 의도된다.

Claims (9)

  1. 상보 데이터 아웃 라인 및 독출 인에이블 제어 라인을 가지는 메모리 회로용 메로리 셀에 있어서, (a) 상보 데이터 저장 노드를 형성하는 저장 셀, (b) 데이터가 데이터 저장 노드에 서입될 수 있도록 인에이블 서입 포트 및, (c) 상보 데이터 아웃 라인중 하나와 독출 인에이블 제어라인 사이에 각기 연결되고, 각각의 게이트는 해당하는 데이터 저장 노드에 각기 연결되어 있는 2개의 전계 효과 독출 포트 트랜지스터를 포함하는 독출 포트, 를 포함하는 메모리 셀.
  2. 상보 데이터 인 라인, 상보 데이터 아웃 라인, 독출 인에이블 제어 라인 및 서입 인에이블 제어 라인을 가지는 메모리 회로용 메모리 셀에 있어서, (a) 2개의 상보 데이터 저장 노드를 형성하는 저장 셀, (b) 상보 데이터 라인중 하나와 해당하는 데이터 저장 노드 사이에 각기 연결되고, 게이트들이 서입 인에이블 제어 라인에 연결되는 2개의 전계 효과 서입 포트 트랜지스터를 포함하는 서입 포트, (c) 상보 데이터 아웃 라인중 하나와 독출 인에이블 제어라인 사이에 각기 연결되고, 각각의 게이트는 해당하는 데이터 저장 노드에 각기 연결되는 2개의 전계 효과 독출 트랜지스터를 포함하는 독출 포트, 를 포함하는 메모리 셀.
  3. 독출 인에이블 제어 라인 및 서입 인에이블 제어 라인을 가지는 메모리 회로용 메모리 셀에 있어서, (a) 2개의 상보 데이터 저장 노드를 형성하는 저장 셀, (b) 2개의 상보 데이터 인 라인중 하나와 해당하는 데이터 저장 노드 사이에 각가 연결되고, 게이트들이 서입 인에이블 제어 라인에 연결된 2개의 전계 효과 서입 포트, (c) 2개의 해당 상보 데이터 아웃 라인중 하나와 독출 인에이블 제어 라인 사이에 각기 연결되고 각각의 게이트가 각기 해당 데이터 저장 노드에 연결되는 2개의 전계 효과 독출 포트 트랜지스터를 각기 포함하는 복수의 독출 포트, 를 포함하는 메모리 셀.
  4. 2개의 전압 공급 라인, 2개의 상보 데이터 인 라인, 2개의 상보 데이터 아웃 라인, 독출 인에이블 제어 라인 및 서입 인에이블 제어 라인을 가지는 회로용 메모리 셀에 있어서, (a) 2개의 상보 데이터 저장 노드를 가지는 저장 셀을 형성하도록 전압 공급 라인들 사이에서 상호 연결된 2싸의 상보 전계 효과 트랜지스터를 가지는 CMOS 플립 플롭, (b) 상보 데이터 인 라인중 하나와 플립 플롭의 해당 데이터 저장 노드 사이에 각기 연결되고, 게이트들이 서입 인에이블 제어 라인에 연결되는 2개의 전계 효과 서입 포트 트랜지스터를 포함하는 서입 포트, (c) 상보 데이터 아웃 라인들중 하나와 독출 인에이블 라인 사이에 각기 연결되고 각각의 게이트가 플립 플롭의 해당하는 데이터 저장 노드에 각기 연결되는 2개의 전계 효과 독출 포트 트랜지스터를 포함하는 독출 포트, 를 포함하는 메모리 셀.
  5. 제4항에 있어서, 서입 포트 트랜지스터와 독출 포트 트랜지스터가 n 챈널 트랜지스터인 메모리 셀.
  6. 제4항에 있어서, 하나 이상의 추가 서입 포트를 또한 포함하고, 각각의 추가 서입 포트는, 2개의 해당 상보 데이터 인 라인중 하나와 플립 플롭의 해당 데이터 저장 노드 사이에 연결되고 각각의 게이트가 서입 인에이블 제어 라인에 연결되는 2개의 전계 효과 서입 포트 트랜지스터를 포함하는 메모리 셀.
  7. 제4항에 있어서, 하나 이상의 추가 독출 포트를 포함하고, 각각의 추가 독출포트는, 2개의 해당 상보 데이터 아웃 라인중 하나와 독출 인에이블 제어 라인 사이에 각기 연결되고 각각의 게이트가 플립 플롭의 해당 데이터 저장 노드에 연결되는 2개의 전계 효과 독출 포트 트랜지스터를 포함하는 메모리 셀.
  8. (a) 2개의 상보 전압 공급 라인, (b) 2개의 상보 데이터 저장 노드를 가지는 메모리 셀을 형성하도록 상보 동력 라인들 사이에 연결되는 2쌍의 상보 트랜지스터를 가지는 CMOS 플립 플롭, (c) 2개의 상보 데이터 인 라인, (d) 서입 인에이블 제어 라인, (e) 상보 데이터 인 라인중 하나와 플립 플롭의 해당 데이터 저장 노드 사이에 각기 연결되고 각각의 게이트가 서입 인에이블 제어 라인에 연결되어 그 라인에 의해 제어되는 2개의 전계 효과 트랜지스터를 포함하는 서입 포트, (f) 2개의 상보 데이터 아웃 라인, (g) 독출 인에이블 제어 라인 및, (h) 상보 데이터 아웃 라인중 하나와 독출 인에이블 제어 라인 사이에 각기 연결되고, 각각의 게이트가 플립 플롭의 해당 데이터 저장 노드에 각기 연결되는 2개의 전계 효과 독출 포트 트랜지스터를 포함하는 독출 포트, 를 포함하는 메모리 셀 회로.
  9. 2개의 전압 공급 라인, 2개의 상보 데이터 인 라인, 2개의 상보 데이터 아웃 라인, 독출 인에이블 제어 라인 및 서입 인에이블 제어 라인을 가지는 메모리 회로용 메모리 셀에 있어서, (a) 2개의 전압공급 라인들 사이에 제1의 n챈널 전계 효과 트랜지스터와 병렬로 연결된 제1항, 2개의 전압공급 라인들 사이에 제2의 n챈널 전계 효과 트랜지스터와 병렬로 연결된 제2 트랜지스터를 포함하고, 제1 n 챈널 트랜지스터의 게이트가 제2저항과 제2 n 챈널 트랜지스터 사이의 상호 접속부에 연결되고, 제2 n 챈널 트랜지스터의 게이트가 제1저항과 제1 n챈널 트랜지스터 사이의 상호 접속부에 연결되며, 이로써 2개의 상보 데이터 저장 노드를 형성하는 저장 셀, (b) 상보 데이터 인 라인중 하나와 해당 데이터 저장 노드 사이에 각기 연결하고 게이트들이 서입 인에이블 라인에 연결되는 2개의 n챈널 전계 효과 서입 포트 트랜지스터를 포함하는 서입 포트, (c) 상보 데이터 아웃 라인중 하나와 독출 인에이블 제어 라인 사이에 각기 연결되고 각각의 게이트가 해당 데이터 저장 노드에 각기 연결되는 2개의 전계효과 트랜지스터를 포함하는 독출 포트를 포함하는 메모리 셀.
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