KR930004625B1 - 감지회로 - Google Patents

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가즈다카 노가미
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

감지회로
제1도는 본 발명에 따른 감지회로의 1실시예를 나타낸 회로도.
제2도 내지 제4도는 제1도에 도시된 감지회로의 변형예를 나타낸 회로도.
제5도는 본 발명에 따른 감지회로의 다른 실시예를 나타낸 회로도.
제6도 내지 제8도는 제5도에 도시된 감지회로의 변형예를 나타낸 회로도.
제9도는 본 발명에 따른 감지회로의 또 다른 실시예를 나타낸 회로도.
제10도 내지 제12도는 제9도에 도시된 감지회로의 변형예를 나타낸 회로도.
제13도는 제1도 및 제2도에 도시된 감지회로의 동작을 나타낸 파형도.
제14도는 제3도 및 제4도에 도시된 감지회로의 동작을 나타낸 파형도.
제15도는 제5도 내지 제8도에 도시된 감지회로의 동작을 나타낸 파형도.
제16도는 제9도 및 제10도에 도시된 감지회로의 동작을 나타낸 파형도.
제17도는 제11도 및 제12도에 도시된 감지회로의 동작을 나타낸 파형도.
제18도는 종래의 래치형 감지회로를 나타낸 회로도.
제19도 및 제20도는 각각 종래의 전류미러형 감지회로를 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
N1∼N7 : N채널형 MOS트랜지스터 P1∼P7 : P채널형 MOS트랜지스터
A,B : 입력노드 C,D : 출력노드
SE,/SE : 감지회로 활성화신호 및 그 반전신호.(본 명세서에서, /표시는 임의의 신호의 반전신호를 의미하는 것이다. 예컨대, /SE는 SE의 반전신호를 의미하는 것이다.)
[산업상의 이용분야]
본 발명은 다비트(多bit)로 구성된 반도체 메모리에서 사용되는 감지회로에 관한 것으로, 특히 MOS(절연 게이트형) 트랜지스터를 이용해서 만들어진 감지회로에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 반도체 메모리의 감지회로로서는 제18도에 도시된 바와같은 래치형 감지회로나 제19도 및 제20도에 도시된 바와같은 전류미러형 감지회로가 이용되고 있는데, 제18도에 도시된 래치형 감지회로는 2개의 CMOS인버터(I1, I2)가 교차접속되어 이루어지는 바, 이 2개의 인버터(I1, I2)의 각 입력단이 한쌍의 비트선(BL, /BL ; 여기에서, /BL는 BL의 반전신호를 의미하는 것이다)에 접속되어 있다. 그리고, 이 래치형 감지회로는 감지회로 활성화신호(SE)가 “H”레벨로 되고, 그 반전신호(/SE)가 “L”레벨로 될 때에 활성화되어 상기 비트선(BL, /BL)쌍의 전위차를 증폭해서 출력하게 된다.
이와 같은 래치형 감지회로는, 한번 래치되면 독출을 종료하게 되므로, 상기 비트선(BL, /BL)쌍에 충분한 전위차가 나타날 때까지 기다리지 않고 활성화시키게 되면 오독출할 염려가 있다. 따라서, 오독출을 피하기 위해서는 활성화전에 충분한 시간적 여유를 가져야만 하기 때문에 그만큼 감지속도가 지연되게 된다.
또, 통상 상기 래치형 감지회로가 감지동작을 수행할 때에는 비트선(BL, /BL)이 메모리의 전원전위나 접지전위로 되므로, 비트선의 전위는 전원전압의 모든 진폭에 걸쳐 변화하게된다. 따라서, 비트선의 용량이 큰 경우, 혹은 사이클시간이 짧은 경우에는 비트선(BL, /BL)의 충방전에 따른 소비전력이 커지게 된다.
한편, 제19도에 도시된 전류미러형 감지회로는, 한쌍의 입력용 N형 MOS트랜지스터(191, 192)와 1개의 전류제한용 N형 MOS트랜지스터(193), 한쌍의 전류미러부하용 P형 MOS트랜지스터(194, 195)로 구성되고, 제20도에 도시된 전류미러형 감지회로는 제19도에 도시된 바와같은 전류미러형 감지회로 2조가 차동적으로 접속되어 구성된다.
상기 2개의 전류미러형 감지회로는 입력이 한쌍의 비트선(BL, /BL)에 접속되어, 감지회로 활성화신호(SE)가 하이레벨로 될 때 상기 전류제한용 트랜지스터(193)가 온되므로 활성화되어 상기 비트선(BL, /BL)쌍의 전위차에 따른 출력을 출력노드(DO) 또는 한쌍의 출력노드(DO, /DO)로 출력하게 된다. 이 경우, 입력은 증폭되지 않으므로(입력이 전원전압의 모든 진폭에 걸쳐 변화하지 않으므로), 비트선(BL, /BL)의 충방전에 따른 소비전력이 작아지게 된다.
그러나, 전류미러형 감지회로의 감지속도는 전류제한용 트랜지스터(193)로 흐르는 전류에 의해 결정되므로, 고속으로 감지하기 위해서는 1개의 감지회로당 0.3㎃이상의 전류가 흐르지 않으면 안된다. 따라서, 반도체 메모리에서 예컨대 200비트를 동시에 독출하는 경우, 전원전위가 5V로 되면 감지회로에서만 0.3W 정도 전력을 소비하게 되어, 소비전력에 따른 제약때문에 독출가능한 비트수가 제한되게 된다. 즉, 대단히 많은 비트(예컨대, 500비트 이상)를 동시에 독출하는 반도체 메모리에서는 상기한 바와 같은 전류미러형 감지회로를 사용하는 것이 곤란하게 된다.
[발명의 목적]
본 발명은, 상기한 바와 같이 종래의 래치형 감지회로는 비트선전위가 전원전압의 모든 진폭에 걸쳐 변화하므로 비트선의 충방전에 따른 소비전력이 커진다고 하는 문제점 및 종래의 전류미러형 감지회로는 감지속도가 전류제한용 트랜지스터에 흐르는 전류에 의해 결정되므로 고속으로 감지하기 위해서는 1개의 감지회로마다 큰 전류가 흘러야만 하고, 많은 비트를 동시에 독출하는 경우에는 소비전력에 따른 제약 때문에 독출가능한 비트수가 제한된다고 하는 문제점을 해결하기 위해 발명된 것으로, 반도체 메모리에 적용시킬 경우에 소비전력을 줄임으로써 대단히 많은 비트를 동시에 독출할 수 있도록 된 감지회로를 제공하고자 함에 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명에 따른 감지회로는, 직렬접속된 제1도전형 제1MOS트랜지스터 및 제2MOS트랜지스터와 ; 동일한 모양으로 직렬접속된 제1도전형 제3MOS트랜지스터 및 제4MOS트랜지스터 ; 상기 제2MOS트랜지스터 및 제4MOS트랜지스터의 소오스 상호접속점과 제1전원전위노드간에 드레인·소오스간이 접속되고, 게이트에 감지회로 활성화신호가 인가되는 제1도전형 제5MOS트랜지스터를 구비하고 있고, 상기 제1MOS트랜지스터의 드레인 및 제3MOS트랜지스터의 드레인이 대응하게 상기 제3MOS트랜지스터(또는 제4MOS트랜지스터)의 게이트 및 상기 제1MOS트랜지스터(또는 제2MOS트랜지스터)의 게이트에 접속되고, 상기 제2MOS트랜지스터(또는 제1MOS트랜지스터)의 게이트 및 상기 제4MOS트랜지스터(또는 제3MOS트랜지스터)의 게이트가 대응되게 제1입력노드 및 제2입력노드로 되며, 상기 제1MOS트랜지스터의 드레인 및 제3MOS트랜지스터의 드레인이 대응되게 제1출력노드 및 제2출력노드로 되도록 구성된 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명에 의하면, 선충전(precharge)시에는 활성화신호가 비활성상태로 되어 제5MOS트랜지스터는 오프상태로 되고, 제1출력노드 및 제2출력노드는 선충전회로(도시하지 않음)에 의해 소정의 전위로 각각 선충전된다. 이와같이 선충전된 상태에서 제1입력노드 및 제2입력노드간에 전위차가 발생하게 되는바, 이 전위차가 충분히 나타나는 시점에서 상기 활성화신호가 활성화됨으로써 감지회로가 활성화되고, 그에 따라 각 MOS트랜지스터가 온상태로 되므로 제1출력노드의 전위 및 제2출력노드의 전위가 각각 변화하게 된다.
이 경우, 제1입력노드 및 제2입력노드의 고저관계에 따라 제1출력노드 및 제2출력노드의 전위에 차이가 생기고, 그에 따라 상기 제3MOS트랜지스터(또는 제4MOS트랜지스터)의 게이트전위 및 상기 제1MOS트랜지스터(또는 제2MOS트랜지스터)의 게이트전위에 차이가 생기게 되므로, 상기 제1출력노드의 전위와 제2출력노드의 전위의 차이가 더욱 확대되게 된다. 그리고, 이 제1출력노드의 전위 또는 제2출력노드의 전위가 소정의 값이 되면, 이 제1출력노드의 전위 또는 제2출력노드의 전위가 게이트에 인가되고 있는 트랜지스터가 오프상태로 되므로 이후 래치되어 감지동작이 종료되게 된다.
[실시예]
이하, 예시도면을 참조해서 본 발명의 각 실시예를 상세히 설명한다.
제1도에 도시된 감지회로에 있어서는, 제1도전형(본 실시예에서는 N채널형) 제1MOS트랜지스터(N1) 및 제2MOS트랜지스터(N2)가 직렬접속되어 있고, 동일한 모양으로 N채널형 제3MOS트랜지스터(N3) 및 제4MOS트랜지스터(N4)가 직렬접속되어 있으며, 상기 제2MOS트랜지스터(N2) 및 제4MOS트랜지스터(N4)의 소오스가 공통접속되어 있고, 이 접속점과 제1전원전위(본 실시예에서는 VSS)노드간에 N채널형 제5MOS트랜지스터(N5)의 드레인·소오스간이 접속되며, 이 제5MOS트랜지스터(N5)의 게이트에 감지회로 활성화신호(SE)가 인가된다.
그리고, 상기 제1MOS트랜지스터(N1)의 드레인 및 제3MOS트랜지스터(N3)의 드레인이 대응되게 상기 제3MOS트랜지스터(N3)의 게이트 및 상기 제1MOS트랜지스터(N1)의 게이트에 접속되고, 상기 제2MOS트랜지스터(N2)의 게이트 및 상기 제4MOS트랜지스터(N4)의 게이트가 대응되게 제1입력노드(A) 및 제2입력노드(B)로 되며, 상기 제1MOS트랜지스터(N1)의 드레인 및 제3MOS트랜지스터(N3)의 드레인이 대응되게 제1출력노드(C) 및 제2출력노드(D)로 되어 있다. 여기에서, 상기 감지회로의 제1입력노드(A) 및 제2입력노드(B)는, 예컨대 다비트구성의 스태틱형 반도체 메모리에서의 메모리셀 어레이의 각 열의 비트선쌍(BL, /BL)에 접속되어 있다.
다음에는 제13도를 참조해서 상기 감지회로의 동작에 관하여 설명한다.
먼저, 선충전(precharge)시에는 감지회로 활성화신호(SE)가 “L”레벨로 되어 제5MOS트랜지스터(N5)는 오프상태로 되고, 제1출력노드(C) 및 제2출력노드(D)는 선충전회로(도시하지 않음)에 의해 예컨대 5V의 제2전원전압(VDD; VDD＞VSS)으로 각각 선충전된다. 이와 같이 선충전된 상태에서 메모리셀의 독출데이터에 따라 비트선(BL, /BL)쌍에 전위차가 발생하게 된다. [여기서는, 비트선(BL, /BL)쌍이 VDD전위의 1/2전위로 선충전된 상태이기 때문에 “0”데이터의 독출에 따라 /BL가 “L”레벨로 되는 경우를 나타내고 있다]
이 전위차가 충분히 나타난 시점에서 감지회로 활성화신호(SE)가 “H”레벨로 되어 감지회로가 활성화되고, 각 MOS트랜지스터가 온상태로 되므로, 제1출력노드(C)의 전위(/OUT) 및 제2출력노드(D)의 전위(OUT)가 각각 저하하게 되는데, 이 경우에는 BL의 전위＞/BL의 전위이므로 상기 제1출력노드(C)의 전위(/OUT)가 제2출력노드(D)의 전위(OUT)보다도 빨리 저하하게 된다. 그에 따라, 제3MOS트랜지스터(N3)의 게이트전위 및 상기 제1MOS트랜지스터(N1)의 게이트전위에 전위차가 생겨 상기 제1출력노드(C)의 전위(/OUT)와 제2출력노드(D)의 전위(OUT)의 전위차가 확대되게 된다. 그리고, 상기 제1출력노드(C)의 전위(/OUT)가 N채널 트랜지스터의 역치전압(VIN; VIN＞OV)이하로 된 시점(Ta)에서 제3MOS트랜지스터(N3)가 오프상태로 되므로 상기 제2출력노드(D)의 전위(OUT)의 저하가 중지되고, 그후 상기 제1출력노드(C)의 전위(/OUT)는 VSS전위까지 저하되며, 이 상태에서 래치되어 독출동작이 종료되게 된다.
상기한 감지회로는, 그 래치동작이 비트선전위에 변화를 가하지 않도록 되어 있기 때문에 비트선의 전위 변동으로서는 상기 감지회로의 독출에 필요한 비트선 전위차만큼만 비트선전위를 변동시키면 되므로, 비트선의 충방전에 필요한 전류가 대단히 작아지게 된다. 이 경우, SRAM(스태틱형 랜덤 억세스메모리)이라던지 EPROM(자외선소거형으로 재기록이 가능한 독출전용 메모리) 등은 비파괴독출을 수행하므로 비트선전위를 반드시 VDD와 VSS간의 모든 진폭에 걸쳐 변동시킬 필요가 없으므로, 상기한 바와 같은 감지회로를 사용해서 그 독출에 필요한 비트선전위차만큼만 비트선전위를 변동시키면 된다.
또, 상기한 감지회로는 래치에 의해 한쌍의 출력노드의 진폭이 크게 변화되지만(한쪽의 출력노드가 VDD와 VSS간의 모든 진폭에 걸쳐 변화되지만) 이 한쌍의 출력노드에는 다음단의 게이트까지의 용량이 부가되어 있어서 비트선 등이 접속되는 한쌍의 입력노드에 비해 용량을 극히 작게 할 수 있으므로, 그 충방전전류에 따른 소비전력이 작아지게 된다.
이와 관련하여, 비트선용량이 3pF(256K, 1M비트레벨의 SRAM에서는 이 정도로 된다)이고, 사이클시간이 20ns, 독출에 필요한 비트선전위차가 200mv, 출력노드의 용량이 0.5pF, VDD전위가 5V인 경우, 비트선의 충방전전류는
3pF×200㎷÷20ns=30㎂
로 되고, 출력노드의 충방전류는 VDD와 VSS간의 모든 진폭에 걸쳐 변화하게 됨으로써
0.5pF×5V÷20ns=125㎂
로 되어, 감지회로 1개당(1비트당) 계 155㎂의 전류로 1비트의 독출을 수행하게 된다.
이에 대해, 제18도에 도시된 종래의 래치형 감지회로를 이용하는 경우에는, 비트선의 충방전전류가
3pF×5V÷20ns=750㎂
로 되어, 비트선의 충방전전류만에서 상기 실시예의 경우에 비해 약 5배의 전류를 소비하게 된다. 또, 제19도 및 제20도에 도시된 종래의 전류미러형 감지회로를 이용하는 경우에는 전류제한용 트랜지스터에 전류가 흐르게 할 필요가 있어서, 사이클시간 20ns를 실현하기 위해서는 감지회로 1개당(1비트당) 적어도 300㎂의 전류가 흘러야만 하므로, 상기 실시예의 경우에 비해 약 2배의 전류를 소비하게 된다.
제2도는 제1도에 도시된 감지회로의 변형예를 나타낸 것으로, 제1도에 비해 제1MOS트랜지스터(N1)의 드레인 및 제3MOS트랜지스터(N3)의 드레인이 대응되게 제4MOS트랜지스터(N4)의 게이트 및 제2MOS트랜지스터(N2)의 게이트에 접속되고, 제1MOS트랜지스터(N1)의 게이트 및 제3MOS트랜지스터(N3)의 게이트가 대응되게 제1입력노드(A) 및 제2입력노드(B)로 되도록 변경되어 있으며, 그외 다른 부분은 동일하므로 제1도와 동일한 참조부호를 붙였다. 이 경우에도 제1도에 도시된 감지회로와 마찬가지의 동작이 수행되어 동일한 효과를 얻을 수 있게 된다.
제3도는 제1도에 도시된 감지회로의 상보적인 감지회로를 나타낸 것으로, 제1도에 도시된 감지회로에 비해 MOS트랜지스터군의 도전형을 N채널형으로부터 P채널형으로 치환하고, 감지회로 활성화신호(SE)를 그 반전신호(/SE)로 대치하며, 전원전위노드에 대한 접속관계를 교체한 상보적인 구성이다.
즉, 이 감지회로는 직렬접속된 제2도전형 제1MOS트랜지스터(P1) 및 제2MOS트랜지스터(P2)와, 동일한 모양으로 직렬접속된 제2도전형 제3MOS트랜지스터(P3) 및 제4MOS트랜지스터(P4) 및, 상기 제2MOS트랜지스터(P2) 및 제4MOS트랜지스터(P4)의 소오스상호접속점과 제2전원전위(VDD)노드간에 드레인·소오스간이 접속되고 게이트에 감지회로 활성화신호(SE)의 반전신호(/SE)가 인가되는 제2도전형 제5MOS트랜지스터(P5)를 구비하고 있고, 상기 제1MOS트랜지스터(P1)의 드레인 및 제3MOS트랜지스터(P3)의 드레인이 대응되게 상기 제3MOS트랜지스터(P3)의 게이트 및 제1MOS트랜지스터(P1)의 게이트에 접속되며, 상기 제2MOS트랜지스터(P2)의 게이트 및 상기 제4MOS트랜지스터(P4)의 게이트가 대응되게 제1입력노드(A) 및 제2입력노드(B)로 되고, 상기 제1MOS트랜지스터(P1)의 드레인 및 제3MOS트랜지스터(P3)의 드레인이 대응되게 제1출력노드(C) 및 제2출력노드(D)로 되어 있다.
이 경우에도, 제1도에 도시된 감지회로의 동작에 준해서 상보적인 동작이 제14도에 도시된 바와 같이 수행되어, 제1도에 도시된 감지회로와 동일한 효과를 얻을 수 있게 된다.
즉, 선충전시에는 반전신호(/SE)가 “H”레벨로 되어 제5MOS트랜지스터(P5)는 오프상태로 되고, 제1출력노드(C) 및 제2출력노드(D)는 선충전회로(도시되지 않음)에 의해 제1전원전위(VSS)로 각각 선충전된다. 이와 같이 선충전된 상태에서 메모리셀 독출데이터에 따라 비트선(BL,/ BL)쌍에 전위차가 발생하게 되는데, 이 전위차가 충분히 나타난 시점에서 반전신호(/SE)가 “L”레베로 되어 감지회로가 활성화되면, 감지회로가 비트선(BL, /BL)쌍의 전위차를 감지증폭해서 래치하게 된다.
제4도는 제3도에 도시된 감지회로의 변형예를 나타낸 것으로, 제3도에 비해 제1MOS트랜지스터(P1)의 드레인 및 제3MOS트랜지스터(P3)의 드레인이 대응되게 제4MOS트랜지스터(P4)의 게이트 및 제2MOS트랜지스터(P2)의 게이트에 접속되고, 제1MOS트랜지스터(P1)의 게이트 및 제3MOS트랜지스터(P3)의 게이트가 대응되게 제1입력노드(A) 및 제2입력노드(B)로 되도록 변경되어 있으며, 그외 다른 부분은 동일하므로 제3도와 동일한 참조부호를 붙였다. 이 경우에도, 제3도에 도시된 감지회로와 동일한 동작이 수행되므로 동일한 효과를 얻을 수 있게 된다.
제5도 내지 제8도는 각각 본 발명의 다른 실시예에 따른 감지회로를 나타내고 있는 바, 제5도는 제1도에 도시된 감지회로와 제3도에 도시된 감지회로를 조합시킨 것으로, 제1도에 도시된 감지회로와 제3도에 도시된 감지회로 각각의 제1입력노드(A)끼리 접속되고, 제2입력노드(B)끼리 접속되며, 제1출력노드(C)끼리 접속되고, 제2출력노드(D)끼리 접속되어 있다.
제6도는 제2도에 도시된 감지회로와 제4도에 도시된 감지회로를 제5도와 마찬가지로 조합시킨 것이고, 제7도는 제2도에 도시된 감지회로와 제3도에 도시된 감지회로를 제5도와 마찬가지로 조합시킨 것이며, 제8도는 제1도에 도시된 감지회로와 제4도에 도시된 감지회로를 제5도와 마찬가지로 조합시킨 것이다.
이들 감지회로에서는, 선충전시에 제1출력노드(C) 및 제2출력노드(D)를 제2전원전위(VDD)와 제1전원전위(VSS)간의 임의의 레벨로 선충전시켜도 감지동작이 수행되게 된다.
여기에서, 제1출력노드(C) 및 제2출력노드(D)를 예컨대 VDD전위의 1/2의 전위로 선충전한 경우의 감지동작에 관하여 제15도를 참조해서 설명하면 다음과 같다.
먼저, 선충전시에는 감지회로 활성화신호(SE)가 “L”레벨, 그 반전신호(/SE)가 “H”레벨로 되어 MOS트랜지스터(N5, P5)는 오프상태로 되고, 제1출력노드(C) 및 제2출력노드(D)는 선충전회로(도시되지 않음)에 의해 VDD전위의 1/2의 전위로 각각 선충전된다. 이와 같이 선충전된 상태에서 메모리의 독출데이터에 따라 비트선(BL, /BL)쌍에 전위차가 생기게 된다[여기서는, 비트선(BL, /BL)쌍이 VDD전위의 1/2전위로 선충전된 상태이기 때문에 “0”데이터의 독출에 의해 /BL가 “L”레벨로 되는 경우를 나타내고 있다]
이 전위차가 충분히 나타난 시점에서 감지회로 활성신호(SE)가 “H”레벨로 되고, 그 반전신호(/SE)가 “L”레벨로 되어 감지회로가 동작을 개시하게 되고, 제1출력노드(C)의 전위가 VSS, 제2출력노드(D)의 전위가 VDD로 되어 감지동작이 종료되게 된다. 한편, 상기 감지회로 활성화신호(SE)가 “H”레벨, 그 반전신호(/SE)가 “L”레벨로 되는 타이밍은 반드시 같지 않아도 된다. 이 경우, 제1출력노드(C) 및 제2출력노드(D)는 VDD와 VSS간의 모든 진폭에 걸쳐 변화하게 되므로, 감지동작이 종료된 후에 다음 단의 게이트에 관통전류가 발생하지 않게 되어 저소비전력화를 실현할 수 있게 된다.
또, 상기 감지동작에 즈음해서 N채널형 트랜지스터와 P채널형 트랜지스터의 양쪽에서 증폭을 수행하기 때문에, 제1도 내지 제4도의 감지회로와 같이 N채널형 트랜지스터 혹은 P채널형 트랜지스터만으로 증폭한 경우보다도 감지감도가 좋아지게 된다.
제9도 내지 제12도는 각각 본 발명의 또 다른 실시예에 따른 감지회로를 나타내고 있는 바, 제9도 및 제10도는 각각 대응되게 제1도에 도시된 감지회로 및 제2도에 도시된 감지회로에 부하용 P채널형 제6트랜지스터(P6) 및 제7트랜지스터(P7)가 각각 접속된 회로이다. 즉, 제1출력노드(C) 및 제2출력노드(D)와 제2전원전위(VDD)노드간에 부하용 P채널형 제6트랜지스터(P6) 및 제7트랜지스터(P7)가 각각 접속되고, 이 제6트랜지스터(P6) 및 제7트랜지스터(P7)의 각 게이트는 대응되게 상기 제2출력노드(D) 및 제1출력노드(C)에 접속되어 이루어진다. 이 경우에도, 제1도에 도시된 감지회로 및 제2도에 도시된 감지회로와 거의 동일한 동작이 제16도에 도시된 바와 같이 수행되어 동일한 효과를 얻을 수 있게 된다. 이 경우, 부하가 접속되어 있어서 감지동작시에 제1출력노드(C) 및 제2출력노드(D)는 VDD와 VSS간의 모든 진폭에 걸쳐 변화하게 되므로, 감지동작 종료후에 다음 단의 게이트에 관통전류가 발생하지 않게 되어 저소비 전력화를 실현할 수 있게 된다.
또, 제11도 및 제12도는 각각 대응되게 제3도에 도시된 감지회로 및 제4도에 도시된 감지회로에 부하용 N채널용 제6트랜지스터(P6) 및 제7트랜지스터(N7)가 제9도 및 제10도와 동일하게 각각 접속된 것으로, 이 경우에도 제3도에 도시된 감지회로 및 제4도에 도시된 감지회로와 거의 동일한 동작이 제17도에 나타낸 바와 같이 수행되어 동일한 효과를 얻을 수 있게 됨과 더불어, 감지동작시에 제1출력노드(C) 및 제2출력노드(D)는 VDD와 VSS간의 모든 진폭을 걸쳐 변화하게 되므로 감지동작 종료후에 다음 단의 게이트에 관통전류가 발생하지 않게 되어 저소비전력화를 실현할 수 있게 된다.
또, 제9도 내지 제12도에 도시된 감지회로에서는 감지동작시 활성화신호가 SE 혹은 /SE만으로 족하므로, 제5도 내지 제8도에 되시된 감지회로에서 2개의 신호(SB 및 /SB)를 필요로 하는 것에 비해 신호발생회로를 간략화할 수 있게 된다.
더욱이, 제9도 내지 제12도에 도시된 감지회로는, 제5도 내지 제8도에 도시된 감지회로에 비해 트랜지스터의 사용수가 적으므로, 칩상의 점유면적이 보다 작아지게 된다.
한편, 본 발명의 특허청구의 범위의 각 구성요소에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
상술한 바와 같이 본 발명의 감지회로에 의하면, 래치동작이 입력노드의 전위에 변화를 일으키지 않으므로, 이 입력노드의 전위를 반드시 VDD와 VSS간의 모든 진폭에 걸쳐 변동시킬 필요가 없게 되고, 이로써 이 입력노드의 충방전류를 억제시킬 수 있게 되므로 소비전력이 낮아지게 된다. 따라서, SRAM이라던지 EPROM 등과 같은 반도체 메모리를 사용해서 대단히 많은 비트를 동시에 독출할 수 있게 된다(소비전력이 제한된 경우에 가장 많은 비트의 동시독출을 수행할 수 있게 된다).

Claims (3)

  1. 제1입력신호(BL)가 공급되는 제1입력노드(A)와 ; 제2입력신호(/BL)가 공급되는 제2입력노드(B) ; 제1출력노드(C) ; 제2출력노드(D) ; 상기 제1출력노드(C)에 드레인이 접속되는 제1도전형의 제1MOS트랜지스터(N1, P1) ; 상기 제1MOS트랜지스터(N1, P1)의 소오스에 드레인이 접속되는 제1도전형의 제2MOS트랜지스터(N2, P2) ; 상기 제2출력노드(D)에 드레인이 접속되는 제1도전형의 제3MOS트랜지스터(N3, P3) ; 상기 제3MOS트랜지스터(N3, P3)의 소오스에 드레인이 접속되는 제4MOS트랜지스터(N4, P4) ; 상기 제2MOS트랜지스터(N2, P2)의 소오스 및 상기 제4MOS트랜지스터(N4, P4)의 소오스에 드레인이 접속되고, 게이트에 감지회로 활성화신호(SE, /SE)가 공급되며, 소오스에 제1전원전위(VSS, VDD)가 공급되는 제1도전형의 제5MOS트랜지스터(N5, P5)를 갖추고서, 상기 제1 및 제2MOS트랜지스터중 한쪽 트랜지스터의 게이트가 상기 제2출력노드(D)에 접속되는 한편 다른쪽 트랜지스터의 게이트가 상기 제1입력노드(A)에 접속되고, 상기 제3 및 제4MOS트랜지스터중 한쪽 트랜지스터의 게이트가 상기 제1출력노드(C)에 접속되는 한편 다른쪽 트랜지스터의 게이트가 상기 제2입력노드(B)에 접속되어 이루어진 것을 특징으로 하는 감지회로.
  2. 제1항에 있어서, 소오스에 제2전원전위(VDD, VSS)가 공급되고, 상기 제1출력노드(C)에 드레인이 접속되며, 상기 제2출력노드(D)에 게이트가 접속되는 제2도전형의 제6트랜지스터(P6, N6)와 ; 소오스에 제2전원전위(VDD, VSS)가 공급되고, 상기 제2출력노드(D)에 드레인이 접속되며, 상기 제1출력노드(D)에 게이트가 접속되는 제2도전형의 제7트랜지스터(P7, N7)가 더 갖춰진 것을 특징으로 하는 감지회로.
  3. 제1입력신호(BL)가 공급되는 제1입력노드(A)와 ; 제2입력신호(/BL)가 공급되는 제2입력노드(B) ; 제1출력노드(C) ; 제2출력노드(D) ; 상기 제1출력노드(C)에 드레인이 접속되는 제1도전형의 제1MOS트랜지스터(N1) ; 상기 제1MOS트랜지스터(N1)의 소오스에 드레인이 접속되는 제1도전형의 제2MOS트랜지스터(N2) ; 상기 제2출력노드(D)에 드레인이 접속되는 제1도전형의 제3MOS트랜지스터(N3) ; 상기 제3MOS트랜지스터(N3)의 소오스에 드레인이 접속되는 제1도전형의 제4MOS트랜지스터(N4) ; 상기 제2MOS트랜지스터(N2)의 소오스 및 상기 제4MOS트랜지스터(N4)의 소오스에 드레인이 접속되고, 게이트에 제1감지회로 활성화신호(SE)가 공급되며, 소오스에 제1전원전위(VSS)가 공급되는 제1도전형의 제5MOS트랜지스터(N5) ; 상기 제1출력노드(C)에 드레인이 접속되는 제2도전형의 제6MOS트랜지스터(P1) ; 상기 제6MOS트랜지스터(P1)의 소오스에 드레인이 접속되는 제2도전형의 제7MOS트랜지스터(P2) ; 상기 제2출력노드(D)에 드레인이 접속되는 제2도전형의 제8MOS트랜지스터(P3) ; 상기 제8MOS트랜지스터(P3)의 소오스에 드레인이 접속되는 제2도전형의 제9MOS트랜지스터(P4) ; 상기 제7MOS트랜지스터(P2)의 소오스 및 상기 제9MOS트랜지스터(P4)의 소오스에 드레인이 접속되고, 게이트에 제2감지회로 활성신호(/SE)가 공급되며, 소오스에 제2전원전위(VDD)가 공급되는 제2도전형의 제10MOS트랜지스터(P5)를 갖추고서, 상기 제1 및 제2MOS트랜지스터(N1, N2) 중 한쪽 트랜지스터의 게이트가 상기 제2출력노드(D)에 접속되는 한편 다른쪽 트랜지스터의 게이트가 상기 제1입력노드(A)에 접속되고, 상기 제3 및 제4MOS트랜지스터(N3, N4)중 한쪽 트랜지스터의 게이트가 상기 제1출력노드(C)에 접속되는 한편 다른쪽 트랜지스터의 게이트가 상기 제2입력노드(B)에 접속되며, 상기 제6 및 제7MOS트랜지스터(P1, P2)중 한쪽 트랜지스터의 게이트가 상기 제2출력노드(D)에 접속되는 한편 다른쪽 트랜지스터의 게이트가 상기 제1입력노드(A)에 접속되고, 상기 제8 및 제9MOS트랜지스터(P3, P4) 중 한쪽 트랜지스터의 게이트가 상기 제1출력노드(C)에 접속되는 한편 다른쪽 트랜지스터의 게이트가 상기 제2입력노드(B)에 접속되어 이루어진 것을 특징으로 하는 감지회로.
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