JPH0612880A - センス増幅回路及び方法 - Google Patents

Abstract

(57)【要約】 【目的】 デジタル論理出力の指定信頼度を達成しなが
ら、差分電圧を形成する２つの電圧信号間に必要な最小
差分を低減すると共に、センス増幅プロセスの実行で必
要な最小時間を短縮する、センス増幅用の方法及び回路
を提供する。 【構成】 差分入力電圧（８４ａ，８４ｂ）が入力さ
れ、差分出力電圧（９０ａ，９０ｂ）が出力される。差
分出力電圧（９０ａ，９０ｂ）は、リセット信号線（８
８）上のリセット信号が有効の間、十分に最小化され
る。リセット信号が有効の間、差分出力電圧（９０ａ，
９０ｂ）は、差分入力電圧（８４ａ，８４ｂ）に応じて
バイアスされる。リセット信号の無効後、差分出力電圧
（９０ａ，９０ｂ）が、バイアスに応じて増幅されるよ
うに構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子回路に関し、特に、
センス増幅用の方法及び回路群に関する。

【０００２】

【従来技術の説明】多くのシステムでは、アナログ回路
とデジタル回路とを適切にインターフェースさせるため
に、アナログ電圧信号を迅速かつ高信頼度で増幅するこ
とが必要である。この必要性は、アナログ電圧信号が、
２つの電圧信号間の差分電圧によって形成されるとき、
たびたび生じる。

【０００３】この場合、デジタル論理回路との適切なイ
ンターフェースを達成すべく、第１及び第２の電圧信号
間の差分電圧を増幅するのに、センスアンプを使用する
ことができる。例えば、第２の電圧信号に対して、第１
の電圧信号が正であれば、センスアンプはこの２つの電
圧信号間の差分を増幅し、この結果、増幅した第１の電
圧信号はデジタル論理値「１」を有し、増幅した第２の
電圧信号はデジタル論理値「０」を有することとなる。

【０００４】その代わりに、第２の電圧信号に対して、
第１の電圧信号が負であれば、センスアンプがこの２つ
の電圧信号間の差分を増幅することによって、増幅した
第１の電圧信号はデジタル論理値「０」を有し、増幅し
た第２の電圧信号はデジタル論理値「１」を有すること
となる。

【０００５】こういった差分電圧を適切に増幅するため
に、センスアンプは一般的に、デジタル論理出力に関す
る指定された信頼度を達成しながら、この２つの電圧信
号間の最小の差分と、センス増幅プロセスを行う上での
最小の時間とを要求する。

【０００６】２つの電圧信号間の差分が小さ過ぎれば、
或いは、センス増幅プロセスを実行する上での許容時間
が短か過ぎれば、センスアンプは、許容時間内で差分電
圧を十分に増幅し得ない。センスアンプが差分電圧は不
適切に増幅し得ることも可能であり、この結果、増幅し
た電圧信号は、正規の状態から反転したデジタル論理値
を有することとなる。

【０００７】デジタル論理出力に関する指定された信頼
度を達成しながら、差分電圧を形成する２つの信号間に
必要な最小差分を低下すると共に、センス増幅プロセス
を実行するのに必要な最小時間を低下することが望まれ
る。

【０００８】最小差分及び最小時間を低下することによ
って、システム電力が低減され、システム速度が増加す
る。

【０００９】こうして、デジタル論理出力の指定された
信頼性を依然達成しながら、差分電圧を形成する２つの
電圧信号間に必要な最小差分を低減すると共に、センス
増幅プロセスを実行する上で必要な最小時間を低減す
る、センス増幅用の方法及び回路に対する必要性が生じ
ている。

【００１０】

【発明の概要】センス増幅用の方法及び回路において、
差分入力電圧が入力され、差分出力電圧が出力される。

【００１１】リセット信号線上のリセット信号が有効の
間、差分出力電圧は十分に最小化される。リセット信号
が有効の際、差分入力電圧に応じて、差分出力電圧がバ
イアスされる。リセット信号後、バイアスに応じて、差
分出力電圧が増幅される。

【００１２】デジタル論理出力の指定された信頼度を達
成しながら、差分電圧を形成する２つの電圧信号間に要
求される最小差分を低減する、センス増幅用の方法及び
回路を提供することが、本発明の技術的利点である。

【００１３】デジタル論理出力の指定された信頼度を達
成しながら、センス増幅プロセスを実行する上で要求さ
れる最小時間を低減する、センス増幅用の方法及び回路
を提供することが、本発明の別の技術的利点である。

【００１４】

【実施例】本発明の好ましい実施例及びその利点は、図
１ないし図１３を参照することによって了知されよう。
なお、図面において、同様の参照番号は、同様のまたは
対応する構成部分を示すものである。

【００１５】図１は、好ましい実施例の電流入力アナロ
グ・デジタル変換用回路群１０を示すものである。入力
電流経路ノード１２は、入力電流源１４及びＤＣ電流ノ
ード１６に接続しているＤＣ電流ノード１６は、ＤＣ電
流源１８に接続している。入力電流経路ノード１２は更
に、ｐ型トランジスタ２２ａ（方向トランジスタＭ_１）
のソース２０ａ、ｐ型トランジスタ２２ｂ（方向トラン
ジスタＭ_２）のソース２０ｂ、ｐ型トランジスタ２２ｃ
（方向トランジスタＭ_３）のソース２０ｃ、及びｐ型ト
ランジスタ２２ｄ（方向トランジスタＭ_ｎ）のソース２
０ｄに接続している。バイアス電圧２４は、トランジス
タＭ_１のゲート２６ａ、トランジスタＭ_２のゲート２６
ｂ、トランジスタＭ_３のゲート２６ｃ、及びトランジス
タＭ_ｎのゲート２６ｄに印加される。トランジスタＭ_１
のドレイン２８ａは、出力回路３２ａの入力電流経路ノ
ード３０ａ

【外１】（Ｉ_ＩＮ１） に接続している。トランジスタＭ_２のドレイン２８ｂ
は、出力回路３２ｂ（Ｓ_２）の入力電流経路ノード３０
ｂ

【外２】（Ｉ_ＩＮ２） に接続している。トランジスタＭ_３のドレイン２８ｃ
は、出力回路３２ｃ（Ｓ_３）の入力電流経路ノード３０
ｃ

【外３】（Ｉ_ＩＮ３） に接続している。トランジスタＭ_ｎのドレイン２８ｄ
は、出力回路３２ｄ（Ｓ_ｎ）の入力電流経路ノード３０
ｄに接続している。出力回路Ｓ_１は出力信号３４ａ（Ｏ
ＵＴ_１）を出力すると共に、基準電流源３６ａ

【外４】（Ｉ_ＲＥＦ１） に接続している。出力回路Ｓ_２は出力信号３４ｂ（ＯＵ
Ｔ_２）を出力すると共に、基準電流源３６ｂ

【外５】（Ｉ_ＲＥＦ２） に接続している。出力回路Ｓ_３は出力信号３４ｃ（ＯＵ
Ｔ_３）を出力すると共に、基準電流源３６ｃ

【外６】（Ｉ_ＲＥＦ３） に接続している。出力回路Ｓ_ｎは出力信号３４ｄ（ＯＵ
Ｔ_ｎ）を出力すると共に、基準電流源３６ｄ

【外７】（Ｉ_ＲＥＦｎ） に接続している。本実施例において、他のプロセスも使
用し得るが、回路１０は、１ミクロンＣＭＯＳプロセス
において実施される。

【００１６】本実施例において、トランジスタＭ_１〜Ｍ
_ｎのおのおのは、略２７０ミクロンのチャネル幅と、略
１ミクロンのチャネル長を有している。代替実施例で
は、トランジスタＭ_１〜Ｍ_ｎは、ｎ型トランジスタであ
ってよい。

【００１７】トランジスタＭ_ｉ（ｉ＝１，…，ｎ）、出
力回路Ｓ_ｉ、及び基準電流源

【外８】Ｉ_ＲＥＦｉ はモジュールを形成し、このモジュールを所望する如く
ｎ回（ｎ；整数値）繰り返すことによって、Ａ／Ｄ変換
回路１０用の特別なビット分解を達成する。デジタル論
理値は、入力電流源１４を流れる電流の可変レベルに基
づき、出力信号ＯＵＴ_１〜ＯＵＴ_ｎとして回路１０から
出力される。付加的ＤＣ電流源１８は、ＤＣ電流ノード
１６に実質的に一定レベルの電流を供給し、これによっ
て、入力電流源１４を流れる電流、特に、入力電流源１
４を流れる電流が小さいときの電流の変化に対する回路
１０の応答時間を減少すべく、方向トランジスタＭ_１〜
Ｍ_ｎを流れる電流の最小レベルを保証する。

【００１８】入力電流源１４を流れる電流の変化に対す
る回路１０の応答時間を減少することによって、回路１
０は高周波数で、入力電流源１４を流れる電流の変化を
サンプリングすることができる。こうして、電流源１４
からの電流と、ＤＣ電流源１８からの電流とが合計され
ると共に、入力電流源１４及びＤＣ電流源１８からの合
計電流が、方向トランジスタＭ_１〜Ｍ_ｎに供給される。
方向トランジスタＭ_１〜Ｍ_ｎは、入力電流源１４及びＤ
Ｃ電流源１８からの合計電流をｎに分割する。このｎ
は、入力電流経路ノード

【外９】Ｉ_{ＩＮ１−ＩＮｎ} にそれぞれ接続した素子の数に等しい。本実施例におい
て、方向トランジスタＭ_１〜Ｍ_ｎは、所望する電流分割
比を達成すべく、十分に一致している。出力回路Ｓ_ｉは
入力電流経路ノード

【外１０】Ｉ_ＩＮｉ と、基準電流源

【外１１】Ｉ_ＲＥＦｉ を流れる電流とを比較する

【００１９】入力電流経路ノード

【外１２】Ｉ_ＩＮｉ を流れる電流が、基準電流源

【外１３】Ｉ_ＲＥＦｉ を流れる電流に比して大であれば、出力信号ＯＵＴ
_ｉは、論理「１」となる。入力電流経路ノード

【外１４】Ｉ_ＩＮｉ を流れる電流が、基準電流源

【外１５】Ｉ_ＲＥＦｉ を流れる電流に比して小であれば、出力信号ＯＵＴ
_ｉは、論理「０」となる。

【００２０】例えば、４ビット分解が所望されれば、ｎ
＝（２^４）−１＝１５が成立する。出力信号ＯＵＴ_１〜
出力信号ＯＵＴ_ｎは、Ａ／Ｄ変換回路１０のデジタル・
サーモメータ・コードを形成する。表１は、ｎ＝１５の
ときの回路１０によるサーモメータ・コード出力を表わ
している。出力信号ＯＵＴ_１〜ＯＵＴ_ｎとし

【表１】 て回路１０から出力されるサーモメータ・コードは、二
値コード、グレイコード、及び２の補数コードを含む、
任意の数ビットコード形式に符号化される。

【００２１】入力電流経路ノード

【外１６】Ｉ_ＩＮｉ を流れる電流と、基準電流源

【外１７】Ｉ_ＲＥＦｉ を流れる電流とを比較することの他に、出力回路Ｓ
_ｉ（ｉ＝１，…，ｎ）はまた、方向トランジスタＭ_ｉ及
び基準電流源

【外１８】Ｉ_ＲＥＦｉ が、３極管、オーミック、抵抗性または逆方向導通状態
にならないように援助するものである。何故なら、出力
回路Ｓ_ｉは、入力電流経路ノード

【外１９】Ｉ_ＩＮｉ を流れる電流が基準電流源

【外２０】Ｉ_ＲＥＦｉ を流れる電流に比して大であれば、入力電流経路ノード

【外２１】Ｉ_ＩＮｉ からの電流を低減するからである。方向トランジスタＭ
_１〜Ｍ_ｎの電流分流及び分割機能は、方向トランジスタ
Ｍ_１〜Ｍ_ｎまたは基準電流源

【外２２】Ｉ_ＲＥＦ１〜Ｉ_ＲＥＦｎ の何れかが、３極管、オーミック、抵抗性または逆方向
導通状態になったならば、それ程問題とはならない。

【００２２】本実施例において、基準電流源

【外２３】Ｉ_ＲＥＦ１〜Ｉ_ＲＥＦｎ を流れる電流が、回路１０にふさわしいレベルに設定さ
れることによって、出力信号ＯＵＴ_１〜ＯＵＴ_ｎに基づ
き、線形的に位取りしたサーモメータ・コードがもたら
される。こうして、電流源

【外２４】Ｉ_ＲＥＦ１〜Ｉ_ＲＥＦｎ を流れる電流は、次式によって与えられる。

【数１】 式中、ｎ＝２ビット分解数−１、ｉ＝１，…，ｎであ
り、ｍａｘ．Ｉ_ＩＮは入力電流源Ｉ_ＩＮを流れる電流の
最大基準化値である。従って、表１に示す４ビット分解
サーモメータ・コードに対して、入力電流源Ｉ_ＩＮを流
れる電流がその最大基準化値（ｍａｘ．Ｉ_ＩＮ）の１／
６より大であれば、ＯＵＴ_１は論理「１」である。何故
なら、入力電流経路ノード

【外２５】Ｉ_ＩＮ１ を流れる電流は、基準電流源

【外２６】Ｉ_ＲＥＦ１ を流れる電流に比して大であるからである。同様に、入
力電流源Ｉ_ＩＮを流れる電流が、その最大基準化値（ｍ
ａｘ．Ｉ_ＩＮ）の１２／１６に比して大であれば、出力
信号ＯＵＴ_１〜ＯＵＴ_１２のおのおのは、論理「１」で
ある。代替実施例においては、基準電流源

【外２７】Ｉ_ＲＥＦ１〜Ｉ_ＲＥＦｎ を流れる電流を回路１０に所望される如く調整して、出
力信号ＯＵＴ_１〜ＯＵＴ_ｎに基づき、非線形的に位取り
したサーモメータ・コードをもたらすようにしてもよ
い。例えば、基準電流源

【外２８】Ｉ_ＲＥＦ１〜Ｉ_ＲＥＦｎ を通して、適切な電流レベルが確立されるとき、回路１
０は出力信号ＯＵＴ_１〜ＯＵＴ_ｎに基づき、対数的に位
取りしたサーモメータ・コードをもたらすことができ
る。

【００２３】本実施例の重要な点は、出力信号

【外２９】Ｉ_ＲＥＦ１〜Ｉ_ＲＥＦｎ が同時に発生されるように、電流入力Ａ／Ｄ変換が並列
アーキテクチャーにて達成されることである。バイアス
電圧２４は、本実施例において、このバイアス電圧２４
が略２．５Ｖであるように、動作の際に方向トランジス
タＭ_１〜Ｍ_ｎが飽和することを保証するのにふさわしい
レベルに設定される。また、本実施例においては、入力
電流源１４を流れる電流の最大レベルは、４ビット分解
Ａ／Ｄ変換に対して、略１０ミリアンペアであり、ＤＣ
電流源１８を流れる電流は、略３１５マイクロアンペア
である。

【００２４】図２は、本実施例の出力回路５０（Ｓ_ｉ）
（ｉ＝１，…，ｎ）を図示している。即ち、出力回路Ｓ
_ｉは、図１に示す出力回路Ｓ_１，Ｓ_２，Ｓ_３またはＳ_ｎ
のおのおのに含まれる回路から成っている。図では、簡
略化のために、１つの出力回路のみを図示している。入
力電流経路ノード５２

【外３０】（Ｉ_ＩＮｉ） は、図１に示す入力電流経路ノード

【外３１】Ｉ_{ＩＮ１−ＩＮｎ} のうちのどの１つでもよい。基準電流源５４

【外３２】（Ｉ_ＲＥＦｉ） は、図１に示す基準電流源

【外３３】Ｉ_ＲＥＦ１〜Ｉ_ＲＥＦｎ のうちのどの１つでもよい。非反転出力信号５６ａ（Ｏ
ＵＴ_ｉ）は、図１に示す出力信号ＯＵＴ_１〜ＯＵＴ_ｎの
うちの何れかでよい。反転出力信号５６ｂはまた、出力
回路５０（Ｓ_ｉ）によってもたらされる。ｐ型カレント
ミラー・トランジスタ５８は、ソース６０、ゲート６
２、及びドレイン６４を有している。ゲート６２及びド
レイン６４の双方は、基準電流源５４

【外３４】（Ｉ_ＲＥＦｉ） に接続し、この基準電流源５４

【外３５】（Ｉ_ＲＥＦｉ） は更に、比較回路６８の基準電流入力６６に結合してい
る。比較回路６８は、図１に示すバイアス電圧２４に結
合している。比較回路６８は更に、クロック入力７０ａ
（ＣｌｋＡ）と結合しており、このクロック入力７０ａ
（ＣｌｋＡ）は、インバータ７２の入力端に接続してい
る。インバータ７２の出力は、比較回路６８の反転クロ
ック入力７０ｂ（ＣｌｋＢ）に結合している。比較回路
６８は更に、入力電流経路ノード５２

【外３６】（Ｉ_ＩＮｉ） に接続している。比較回路６８の正の出力信号７４ａ
（ＯＵＴ^＋ _ｉ）はバッファ回路７８ａの入力７６ａに結
合され、比較回路６８の負の出力信号７４ｂ（ＯＵＴ⁻
_ｉ）は、バッファ回路７８ｂの入力７６ｂに結合され
る。

【００２５】比較回路６８の基準電流入力６６は、バッ
ファ回路７８ａの入力８０ａ、及びバッファ回路７８ｂ
の入力８０ｂと結合している。バッファ回路７８ａの出
力８２ａは、センス増幅回路８６の正の信号入力８４ａ
（ＩＮ^＋ _ｉ）に結合しており、バッファ回路７８ｂの出
力８２ｂは、センス増幅回路８６の負の信号入力８４ｂ
（ＩＮ⁻ _ｉ）に結合している。センス増幅回路８６は、
センスアンプクロック信号８８と結合している。センス
増幅回路８６の反転出力信号９０ｂは、ＮＯＲゲート９
４の第１の入力９２に結合しており、センス増幅回路８
６の非反転出力信号９０ａは、ＮＯＲゲート９８の第１
の入力９６に結合している。

【００２６】ＮＯＲゲート９４の出力１００は、出力回
路５０（Ｓ_ｉ）の反転出力信号５６ｂを形成し、この出
力１００は、ＮＯＲゲート９８の第２の入力１０２に結
合している。ＮＯＲゲート９８の出力１０４は、出力回
路５０（Ｓ_ｉ）の非反転信号５６ａ（ＯＵＴ_ｉ）を形成
し、この出力はまた、ＮＯＲゲート９４の第２の入力１
０６に結合している。

【００２７】本実施例において、カレントミラー・トラ
ンジスタ５８及び基準電流源

【外３７】Ｉ_ＲＥＦｉ は、全出力回路Ｓ_１〜Ｓ_ｎによって共有され、出力回路
Ｓ_１〜Ｓ_ｎのおのおのは、例えば各出力回路Ｓ_１〜Ｓ_ｎ
内の対応するカレントミラー・トランジスタのチャネル
寸法を設定することによって、所望するサーモメータ・
コードスケールを達成するのに適したカレントミラー・
トランジスタ５８を有する基準化カレントミラーを個別
に形成する。比較回路６８は、図３に関連して後述す
る、比較回路６８内の対応するカレントミラー・トラン
ジスタを流れる電流に対して、入力電流経路ノード

【外３８】Ｉ_ＩＮｉ を流れる電流を比較する。

【００２８】代わりに、出力回路Ｓ_１〜Ｓ_ｎのおのおの
は、自身の基準電流源

【外３９】Ｉ_ＲＥＦｉ 及びカレントミラー・トランジスタ５８を有してよい。
比較回路６８が、出力信号７４ａ（ＯＵＴ^＋ _ｉ）及び７
４ｂ（ＯＵＴ⁻ _ｉ）間の差分電圧を検知した後、電流入
力Ａ／Ｄ変換プロセスは実質的に完了すると共に、図２
のバッファ回路７８ａ，７８ｂ及びセンス増幅回路８６
の諸機能を実施するのに、幾つかの異なるアプローチを
使用することができる。

【００２９】本実施例において、バッファ回路７８ａ及
び７８ｂは単位ゲインバッファであるが、これらのバッ
ファはその代わりに増幅バッファであってよい。バッフ
ァ回路７８ａ及び７８ｂは、センスアンプ回路８６にお
ける高速過渡状態から比較回路６８を十分に保護する。

【００３０】センス増幅回路８６は、差分出力信号ＯＵ
Ｔ^＋ _ｉ及びＯＵＴ⁻ _ｉを、出力信号９０ａ及び９０ｂの
デジタル信号レベルにまで増幅する。本実施例では、セ
ンスアンプ・クロック信号８８が反転クロック入力７０
ｂ（ＣｌｋＢ）に結合することによって、比較回路６８
が出力信号ＯＵＴ^＋ _ｉ及びＯＵＴ⁻ _ｉをリセットすると
き、センス増幅回路８６は、クロック入力７０ａ（Ｃｌ
ｋＡ）の正のエッジ遷移状態の出力信号ＯＵＴ^＋ _ｉ及び
ＯＵＴ⁻ _ｉを増幅してラッチする。ＮＯＲゲート９８及
び９４がセンス増幅回路８６からの出力信号９０ａ及び
９０ｂをラッチすることによって、非反転出力信号９０
ａのデジタル値がラッチされて非反転出力信号５６ａ
（ＯＵＴ_ｉ）となり、反転出力信号９０ｂがラッチされ
て反転出力信号５６ｂとなる。

【００３１】図３は、本実施例の出力回路５０（Ｓ_ｉ）
の比較回路６８の略図である。入力電流経路ノード５２
は、ノードＡにて正の出力信号７４ａに結合している。
ノードＡは、ｎ型再生トランジスタ１０２のドレイン１
００に接続している。再生トランジスタ１０２のゲート
１０４は、ノードＢに接続している。再生トランジスタ
１０２のソース１０６は、Ｖ_ｓｓ１０８に接続してい
る。ノードＢは、ｎ型再生トランジスタ１１２のドレイ
ン１１０に接続している。再生トランジスタ１１２のゲ
ート１１４は、ノードＡに接続している。また、再生ト
ランジスタ１１２のソース１１６は、Ｖ_ｓｓに接続して
いる。

【００３２】基準電流入力６６

【外４０】（Ｉ_ＲＥＦｉ） は、図２のカレントミラー・トランジスタ５８に対応す
るＰ型カレントミラー・トランジスタ１２０のゲート１
１８に結合している。カレントミラー・トランジスタ１
２０のソース１２２は、Ｖ_ｄｄ１２４に接続している。
カレントミラー・トランジスタ１２０のドレイン１２６
は、Ｐ型平衡トランジスタ１３０のソース１２８に接続
している。平衡トランジスタ１３０のゲート１３２は、
バイアス電圧２４に結合している。平衡トランジスタ１
３０のドレイン１３４は、ノードＢにて、負の出力信号
７４ｂ（ＯＵＴ⁻ _ｉ）に結合している。ｎ型リセットト
ランジスタ１３８のゲート１３６は、クロック入力７０
ａ（ＣｌｋＡ）に結合している。また、リセットトラン
ジスタ１３８のドレイン１４０は、ノードＢに接続して
いる。

【００３３】リセットトランジスタ１３８のソース１４
２は、ノードＡに接続している。ｎ型キャパシタンスト
ランジスタ１４６のゲート１４４は、反転クロック入力
７０ｂ（ＣｌｋＢ）及びｎ型キャパシタンストランジス
タ１５０のゲート１４８に接続している。キャパシタン
ストランジスタ１４６のソース１５２は、ノードＡ、キ
ャパシタンストランジスタ１４６のドレイン１５４、及
びＰ型等化トランジスタ１５８のソース１５６に接続し
ている。キャパシタンストランジスタ１５０のドレイン
１６０は、ノードＢ、キャパシタンストランジスタ１５
０のソース１６２、及び等化トランジスタ１５８のドレ
イン１６４に接続している。また、等化トランジスタ１
５８のゲート１６６は、Ｖ_ｓｓ１０８に接続している。

【００３４】本実施例において、平衡トランジスタ１３
０は、略１ミクロンのチャネル長と、略２７０ミクロン
のチャネル幅とを有している。再生トランジスタ１１２
及び１０２のおのおのは、略１ミクロンのチャネル長
と、略１５０ミクロンのチャネル幅とを有している。リ
セットトランジスタ１３８は、略１ミクロンのチャネル
長と、略３０ミクロンのチャネル幅とを有している。キ
ャパシタンストランジスタ１４６及び１５０のおのおの
は、略１ミクロンのチャネル長と、略３５ミクロンのチ
ャネル幅とを有している。また、等化トランジスタ１５
８は、略１ミクロンのチャネル長と、略１５０ミクロン
のチャネル幅とを有している。

【００３５】カレントミラー・トランジスタ１２０は、
図１との関連で説明した所望のサーモメータ・コードを
達成するために、このカレントミラー・トランジスタ１
２０が位置する特定の出力回路Ｓ_１〜Ｓ_ｎに従って変化
し得るチャネル寸法を有している。出力信号ＯＵＴ^＋ _ｉ
及びＯＵＴ⁻ _ｉがそれぞれ等価回路に結合していること
から、比較回路６８はバランスする。例えば、図１の電
流源Ｉ_ＩＮ及びＩ_ＤＣを流れる電流は、カレントミラー
・トランジスタ１２０のドレイン１２６を流れる電流を
バランスさせ、図３の平衡トランジスタ１３０は、図１
の方向トランジスタＭ_ｉをバランスさせ、再生トランジ
スタ１１２は再生トランジスタ１０２をバランスさせ、
キャパシタンストランジスタ１４６はキャパシタンスト
ランジスタ１５０をバランスさせ、かつノードＡはノー
ドＢをバランスさせる。また、リセットトランジスタ１
３８及び等化トランジスタ１５８は、ノードＡ及びノー
ドＢ間にて左右相称的に接続されている。バランスさせ
られることによって、比較回路６８は一層正確になる。
何故なら、比較回路は、回路の非平衡状態に起因して生
じ得る回路切替雑音の悪影響を、それ程受けなくなるか
らである。

【００３６】図１の方向トランジスタＭ_１〜Ｍ_ｎのドレ
イン２８ａ〜２８ｄの電圧は、リセットの際に実質的に
等しいことか好ましい。この結果、方向トランジスタＭ
_１〜Ｍ_ｎは、入力電流源Ｉ_ＩＮ及びＤＣ電流源Ｉ_ＤＣか
らの電流を実質的に均等に分割する。方向トランジスタ
Ｍ_１〜Ｍ_ｎを流れる電流を実質的に均等に分割すること
は、比較回路６８をリセットすることによって達成する
ことができる。ＣｌｋＡがハイのとき、比較回路６８を
リセットすることによって、リセットトランジスタ１３
８は低いソース・ドレイン間インピーダンスを有し、こ
の結果、正の出力信号ＯＵＴ^＋ _ｉが、負の出力信号ＯＵ
Ｔ⁻ _ｉと実質的に等しくなる。また、再生トランジスタ
１１２及び１０２は、リセットの際にダイオード接続式
素子として動作し、均一の低インピーダンスを有する。
リセットトランジスタ１３８によってノードＡ及びノー
ドＢ間に形成される低インピーダンス経路は、比較回路
６８をリセットするのに別に必要とされる時間を短縮
し、この結果、Ａ／Ｄ変換のより高いサンプリングレー
ト周波数を達成することができる。

【００３７】リセット後、クロック入力ＣｌｋＡはロー
となって、リセットトランジスタ１３８は高いソース・
ドレイン間インピーダンスを有し、反転クロック入力Ｃ
ｌｋＢはハイとなって、キャパシタンストランジスタ１
４６及び１５０は、ノードＡ及びノードＢから離隔し
た、引込み電荷用の小さな寄生容量をそれぞれ形成する
こととなる。従って、キャパシタンストランジスタ１４
６及び１５０は、リセット後のリセットトランジスタ１
３８のターン・オフに起因する電荷に関するマイナス要
因を少なくとも部分的には除去する。また、クロック入
力ＣｌｋＡがハイレベルに戻ったとき、キャパシタンス
トランジスタ１４６及び１５０は、比較回路６８の次の
リセットを助長する。何故なら、キャパシタンストラン
ジスタ１４６及び１５０は、リセットの際に、ノードＡ
及びノードＢに電荷を再供給するからである。

【００３８】リセット後、入力電流経路ノード

【外４１】Ｉ_ＩＮｉ を流れる電流が、平衡トランジスタ１３０のドレイン１
３４を流れる電流に比して大であるか否かに基づき、再
生トランジスタ１１２及び１０２は、出力信号７４ａ
（ＯＵＴ^＋ _ｉ）及び７４ｂ（ＯＵＴ⁻ _ｉ）間に差分電圧
を素早く形成する。平衡トランジスタ１３０のドレイン
１３４を流れる電流は、カレントミラー・トランジスタ
１２０のドレイン１２６を流れる電流と実質的に等し
い。

【００３９】入力電流経路ノード

【外４２】Ｉ_ＩＮｉ を流れる電流が、平衡トランジスタ１３０のドレイン１
３４を流れる電流に比して大であれば、ノードＡはノー
ドＢに比して高い電圧に移行する。ノードＡがノードＢ
に比して高い電圧を有すれば、再生トランジスタ１１２
のソース１１６を流れる電流が、再生トランジスタ１０
２のソースを流れる電流に比して大となる。何故なら、
ノードＡは再生トランジスタ１１２のゲート１１４に接
続されると共に、ノードＢは再生トランジスタ１０２の
ゲート１０４に接続されているからである。再生トラン
ジスタ１１２が、再生トランジスタ１０２に比してより
多くの電流を流せば、ノードＢの電圧は、ノードＡの電
圧に比して一層低下し、これによって、再生トランジス
タ１１２は、再生トランジスタ１０２に比してより一層
導電性が高められる。従って、再生トランジスタ１１２
及び１０２によって正帰還がもたらされ、この結果、平
衡トランジスタ１３０のドレイン１３４を流れる電流に
比して大なる、入力電流経路ノード

【外４３】Ｉ_ＩＮｉ を流れる電流に応答して、リセット後、ノードＡ及びノ
ードＢ間には差分電圧が素早く形成される。

【００４０】同様に、入力電流経路ノード

【外４４】Ｉ_ＩＮｉ を流れる電流が、平衡トランジスタ１３０のドレイン１
３４を流れる電流に比して小さければ、再生トランジス
タ１１２及び１０２は正帰還をもたらし、この結果、ノ
ードＡに比して高い電圧を有するノードＢにおいて、差
分電圧が素早く形成される。こうして、比較回路６８
は、入力電流経路ノードＩ_ＩＮｉを流れる電流と、平衡
トランジスタ１３０のドレイン１３４を流れる電流とを
比較して、出力信号ＯＵＴ^＋ _ｉ（ノードＡに結合）及び
ＯＵＴ⁻ _ｉ（ノードＢに結合）間に素早く差分電圧をも
たらす。このように、入力電流経路ノード

【外４５】Ｉ_ＩＮｉ を流れる電流が、平衡トランジスタ１３０のドレイン１
３４を流れる電流に比して多ければ、正の出力信号ＯＵ
Ｔ^＋ _ｉはより高い電圧を有する。また、平衡トランジス
タ１３０のドレイン１３０を流れる電流が、入力電流経
路ノード

【外４６】Ｉ_ＩＮｉ を流れる電流に比して多ければ、負の出力信号ＯＵＴ⁻
_ｉがより高い電圧を有する。

【００４１】方向トランジスタＭ_１〜Ｍ_ｎのドレイン２
８ａ〜２８ｄがリセットの際に実質的に等しくなる必要
性と、リセット後、比較回路６８によって差分電圧が素
早くもたらされ得るような、リセットの際のノードＡと
ノードＢ間の小さな差分電圧の必要性とを最適にバラン
スさせるようにして、リセットトランジスタ１３８のチ
ャネル寸法を選択することが好ましい。

【００４２】ノードＡ及びノードＢ間の差分電圧を十分
に抑制して、方向トランジスタＭ_ｉまたは平衡トランジ
スタ１３０の何れかが、リセット後、３極管、オーミッ
ク、抵抗性または逆方向導通状態になるのを回避するに
足る、ソース・ドレイン間インピーダンスを、等価トラ
ンジスタ１５８は有している。ソース・ゲート間のしき
い値電圧が、ノードＡ及びＶ_ｓｓ１０８間またはノード
Ｂ及びＶ_ｓｓ１０８間の値に達したか否かに基づいて、
等価トランジスタ１５８は、順方向または逆方向にも相
称的に動作する。こうして、ノードＡがノードＢに比し
てより高い電圧を有すれば、等価トランジスタ１５８
は、ノードＡの電圧がノードＢの電圧を超え得る範囲を
十分に制限する。同様に、ノードＢがノードＡに比して
高い電圧を有すれば、等化トランジスタ１５８は、ノー
ドＢの電圧がノードＡの電圧を超え得る範囲を十分に制
限する。

【００４３】ノードＡ及びノードＢ間の差分電圧を制限
することによって、比較回路６８は、ハイの状態にある
クロック入力ＣｌｋＡに応答して、より迅速にリセット
を行うことができる。何故なら、ノードＡの電圧及びノ
ードＢの電圧はリセットトランジスタ１３８によって一
層迅速に等化されると共に、方向トランジスタＭ_ｉまた
は平衡トランジスタ１３０の何れも３極管状態から回復
されることがないからである。リセットの際、等価トラ
ンジスタ１５８は、略１Ｖのソース・ゲート間電圧を有
し、この結果、等価トランジスタ１５８は、不十分な導
通状態となる。代替実施例においては、等価トランジス
タ１５８の諸機能は、複数の等価トランジスタによって
実行され得る。等価トランジスタ１５８のソース・ゲー
ト間電圧は、再生トランジスタ１１２または再生トラン
ジスタ１０２の何れかのゲート・ソース間電圧と実質的
に等しい。

【００４４】図４は、本実施例の出力回路５０（Ｓ_ｉ）
（図２に示す）のバッファ回路７８ａの略図である。図
２のバッファ回路７８ｂは、バッファ回路７８ａと同一
に設計されている。図４において、正の出力信号７４ａ
（ＯＵＴ^＋ _ｉ）は、Ｐ型トランジスタ２０２のゲート２
００に結合している。Ｐ型トランジスタ２０２のドレイ
ン２０４は、Ｖ_ｓｓ１０８に接続している。Ｐ型トラン
ジスタ２０２のソース２０６は、正の信号入力８４ａ
（ＩＮ^＋ _ｉ）（図２に図示）と、Ｐ型トランジスタ２１
０のドレイン２０８に接続されている。Ｐ型トランジス
タ２１０のソース２１２は、Ｖ_ＤＤ１２４に接続してい
る。Ｐ型トランジスタ２１０のゲート２１４は、基準電
流入力６６（図２に図示）に接続している。本実施例に
おいて、トランジスタ２１０は、略５ミクロンのチャネ
ル長と、略３０ミクロンのチャネル幅を有し、トランジ
スタ２０２は、略１ミクロンのチャネル長と、略１０ミ
クロンのチャネル長を有している。

【００４５】動作時、トランジスタ２１０は、図２のカ
レントミラー・トランジスタ５８を有するカレントミラ
ーを形成し、この結果、トランジスタ２１０は、ドレイ
ン２０８を通して、実質的に一定の電流を供給する。正
の出力信号ＯＵＴ^＋ _ｉは、トランジスタ２０２がトラン
ジスタ２１０のドレインからの電流を低減する範囲を制
御することによって、正の信号入力ＩＮ^＋ _ｉの電圧レベ
ルを制御する。正の出力信号ＯＵＴ^＋ _ｉが比較的低い電
圧を有していれば、トランジスタ２０２は、トランジス
タ２１０のドレイン２０８からの比較的多量の電流を低
減し、この結果、正の信号入力ＩＮ^＋ _ｉもまた、比較的
低い電圧を有することとなる。正の出力信号ＯＵＴ^＋ _ｉ
が比較的高い電圧を有すれば、トランジスタ２０２は、
トランジスタ２１０のドレイン２０８からの比較的少量
の電流を低下させ、この結果、正の信号入力ＩＮ^＋ _ｉも
また、比較的高い電圧を有する。従って、正の信号入力
ＩＮ^＋ _ｉの電圧は、トランジスタ２０２のソース・ゲー
ト間電圧によって増大される、正の出力信号ＯＵＴ^＋ _ｉ
の電圧と実質的に等しくなる。このようにして、バッフ
ァ回路７８ａは、図２のセンスアンプ回路８６からの信
号雑音に関するマイナス要因から、図２の比較回路６８
を十分に分離させる。

【００４６】図５は、本実施例の出力回路５０（Ｓ_ｉ）
（図２に図示）のセンス増幅回路８６を示すものであ
る。本実施例のセンス増幅回路８６は、差分電圧信号を
迅速にかつ確実に増幅するために、任意のシステムにも
適用することができて有益である。正の信号入力８４ａ
（ＩＮ^＋ _ｉ）は、ｎ型入力トランジスタ２５２のゲート
に接続している。負の入力信号８４ｂ（ＩＮ⁻ _ｉ）は、
ｎ型入力トランジスタ２５６のゲート２５４に接続して
いる。トランジスタ２５６のソース２５８は、ｎ型トラ
ンジスタ２６２のドレイン２６０に接続している。ま
た、トランジスタ２５２のソース２６４は、ｎ型トラン
ジスタ２６８のドレイン２６６に接続している。

【００４７】トランジスタ２６８のソース２７０は、ト
ランジスタ２６２のソース２７２、ｎ型トランジスタ２
７６のドレイン、及びｎ型トランジスタ２８０のドレイ
ン２７８に接続している。トランジスタ２８０のゲート
２８２は、Ｖ_ＤＤ１２４に接続している。トランジスタ
２８０のソース２８４は、Ｖ_ＳＳ１０８に接続してい
る。トランジスタ２７６のソース２８６も、Ｖ_ＳＳ１０
８に接続している。トランジスタ２７６のゲート２８８
は、センスアンプ・クロック信号８８（ＳＣｌｋ）に結
合しており、このセンスアンプ・クロック信号８８（Ｓ
Ｃｌｋ）は更に、Ｐ型トランジスタ２９２のゲート２９
０、Ｐ型トランジスタ２９６のゲート２９４、及びＰ型
トランジスタ３００のゲート２９８に結合している。ト
ランジスタ２９２のソース３０２は、Ｖ_ＤＤ１２４に接
続している。

【００４８】トランジスタ３００のソース３０４は、Ｖ
_ＤＤ１２４に接続している。Ｐ型トランジスタ３０８の
ソース３０６も、Ｖ_ＤＤ１２４に接続している。Ｐ型ト
ランジスタ３１２のドレイン３１０もまた、Ｖ_ＤＤ１２
４に接続している。トランジスタ２９２のドレイン３１
４は、トランジスタ３０８のドレイン３１６、トランジ
スタ３１２のゲート３１８、トランジスタ２９６のソー
ス３２０、トランジスタ２５２のドレイン３２２、トラ
ンジスタ２６２のゲート３２４、Ｐ型トランジスタ３２
８のゲート３２６、及びｎ型トランジスタ３３２のゲー
ト３３０に接続している。トランジスタ３００のドレイ
ン３３４は、トランジスタ３１２のドレイン３３６、ト
ランジスタ３０８のゲート３３８、トランジスタ２９６
のドレイン３４０、トランジスタ２５６のドレイン３４
２、トランジスタ２６８のゲート３４４、Ｐ型トランジ
スタ３４８のゲート３４６、及びｎ型トランジスタ３５
２のゲート３５０に接続している。トランジスタ３４８
のソース３５４は、Ｖ_ＤＤ１２４に接続している。トラ
ンジスタ３４８のドレイン３５６は、トランジスタ３５
２のドレイン３５８、及び反転出力信号９０ｂ（ＯＵＴ
（バー））に接続している。トランジスタ３５２のソー
ス３６０は、Ｖ_ＳＳ１０８に接続している。トランジス
タ３２８のドレイン３６２は、非反転出力信号９０ａ
（ＯＵＴ）、及びトランジスタ３３２のドレイン３６４
に接続している。また、トランジスタ３２８のソース３
６６は、Ｖ_ＤＤ１２４に接続している。トランジスタ３
３２のソース３６８は、Ｖ_ＳＳ１０８に接続している。

【００４９】本実施例において、トランジスタ３２８
は、略１ミクロンのチャネル長と、略５ミクロンのチャ
ネル幅を有している。トランジスタ３３２は、略１ミク
ロンのチャネル長と、略５ミクロンのチャネル幅を有し
ている。トランジスタ２９２は、略１ミクロンのチャネ
ル長と、略１２ミクロンのチャネル幅を有している。ト
ランジスタ３０８は、略１ミクロンのチャネル長と、略
４ミクロンのチャネル幅を有している。トランジスタ２
５２は、略１ミクロンのチャネル長と、略４０ミクロン
のチャネル幅を有している。トランジスタ２６８は、略
１ミクロンのチャネル長と、略７ミクロンのチャネル幅
を有している。トランジスタ２７６は、略１ミクロンの
チャネル長と、略１８ミクロンのチャネル幅を有してい
る。トランジスタ３１２は、略１ミクロンのチャネル長
と、略４ミクロンのチャネル幅を有する。トランジスタ
２５６は、略１ミクロンのチャネル長と、略４０ミクロ
ンのチャネル幅を有する。トランジスタ２６２は、略１
ミクロンのチャネル長と、略７ミクロンのチャネル幅を
有する。トランジスタ２８０は、略６ミクロンのチャネ
ル長と、略２．６ミクロンのチャネル幅を有する。トラ
ンジスタ３４８は、略１ミクロンのチャネル長と、略５
ミクロンのチャネル幅を有する。トランジスタ３５２
は、略１ミクロンのチャネル長と、略３ミクロンのチャ
ネル幅を有する。また、トランジスタ２９６は、略１ミ
クロンのチャネル長と、略４ミクロンのチャネル幅を有
する。

【００５０】トランジスタ３２８及び３３２が共に、Ｃ
ＭＯＳインバータを形成することによって、出力信号９
０ａ（ＯＵＴ）は、トランジスタ３２８のゲート３２６
のデジタル論理電圧を反転したデジタル論理電圧を有す
る。トランジスタ３４８及び３５２が共に、ＣＭＯＳイ
ンバータを形成することによって、反転出力信号９０ｂ
（ＯＵＴ（バー））は、トランジスタ３４８のゲート３
４６のデジタル論理電圧を反転したデジタル論理電圧を
有する。リセットの際、センスアンプ・クロック信号８
８（ＳＣｌｋ）はローレベルにあるので、トランジスタ
２９２、２９６及び３００はそれぞれ低インピーダンス
を有し、この結果、トランジスタ３２８のゲート３２６
の電圧は、Ｖ_ＤＤ１２４の電圧と実質的に等しくなると
共に、トランジスタ３４８のゲート３４６の電圧は、Ｖ
_ＤＤ１２４の電圧と実質的に等しくなる。また、リセッ
トの際、トランジスタ２９６は、出力信号９０ｂ（ＯＵ
Ｔ（バー））の電圧と実質的に等しい出力信号９０ａ
（ＯＵＴ）の電圧を維持することを助長する。トランジ
スタ２６８及び２６２は、リセットの際、３極管状態で
動作し、これによって抵抗素子として機能することとな
る。

【００５１】本実施例の重要な点は、リセットの際、正
の信号入力ＩＮ^＋ _ｉはトランジスタ２５２のインピーダ
ンスレベルを制御すると共に、負の信号入力ＩＮ⁻ _ｉは
トランジスタ２５６のインピーダンスレベルを制御する
ことである。トランジスタ２５２のインピーダンスレベ
ルがトランジスタ２５６のインピーダンスレベルに比し
て高ければ、トランジスタ２５２のドレイン３２２は、
トランジスタ２５６のドレイン３４２に比して高い電圧
になる傾向があろう。こうして、トランジスタ２６８
は、トランジスタ２６２に比して高いインピーダンスを
有し、トランジスタ３０８は、トランジスタ３１２に比
して低いインピーダンスを有することとなる。トランジ
スタ２５２のドレイン３２２及びトランジスタ２５６の
ドレイン３４２間の差分電圧の形成を助長するために、
トランジスタ２８０は、トランジスタ２６８のソース２
７０及びトランジスタ２６２のソース２７２を流れるバ
イアス電流をもたらす。こうして、正帰還が形成される
ので、センスアンプ回路８６は、信号入力ＩＮ^＋ _ｉ及び
ＩＮ⁻ _ｉ間の差分電圧を迅速に増幅することができ、こ
の結果、増幅された差分電圧が出力信号９０ａ（ＯＵ
Ｔ）及び（ＯＵＴ（バー））にもたらされる。

【００５２】しかしながら、リセットの際、トランジス
タ２８０を流れるバイアス電流は十分に小さいので、ト
ランジスタ２９２，２９６及び３００の低インピーダン
スは、出力信号９０ａ（ＯＵＴ）及び９０ｂ（ＯＵＴ
（バー））双方がＶ_ＳＳ１０８近傍の電圧を有した状態
で、出力信号９０ａ（ＯＵＴ）及び９０ｂ（ＯＵＴ（バ
ー））間の差分電圧を十分に最小化し得る。リセットの
際、出力信号９０ａ（ＯＵＴ）及び９０ｂ（ＯＵＴ（バ
ー））に対してトランジスタ２９２，２９６及び３００
が優位であるものの、トランジスタ３０８，３１２，２
５２，２５６，２６８，２６２及び２８０はリセットの
際に適格にバイアスされ、この結果、出力信号９０ａ
（ＯＵＴ）及び９０ｂ（ＯＵＴ（バー））の高速遷移
が、リセット後に直ちに達成され得るということが技術
的利点である。

【００５３】また、リセットの際に、トランジスタ３０
８，３１２，２５２，２５６，２６８，２６２及び２８
０を正しくバイアスすることによって、信号入力ＩＮ^＋
_ｉ及びＩＮ⁻ _ｉの変化に応答して、出力信号９０ａ（Ｏ
ＵＴ）及び９０ｂ（ＯＵＴ（バー））のデジタル論理値
に関する特定の増幅速度及び信頼性を達成するため、信
号入力ＩＮ^＋ _ｉ及びＩＮ⁻ _ｉ間には、小さな差分電圧の
みが必要とされる。同様に、特定の増幅速度及び信頼性
は、比較的低い電力でも達成できる。何故なら、センス
増幅回路８６はリセットの際に時間を有益に使用して、
トランジスタ３０８，３１２，２５２，２５６，２６
８，２６２及び２８０が正しくバイアスされるので、リ
セット後、特定の時限内で所望のセンス増幅を達成する
には、より小さい電力が必要とされるからである。例え
ば、信号入力ＩＮ^＋ _ｉ及びＩＮ⁻ _ｉ間の差分電圧が少な
くとも５〜１０ｍＶの範囲にあるとき、センス増幅回路
８６は、出力信号９０ａ（ＯＵＴ）及び９０ｂ（ＯＵＴ
（バー））のデジタル論理値に関する特定の増幅速度及
び信頼性を達成する。この動作は、略５０ｍＶの信号入
力ＩＮ^＋ _ｉ及びＩＮ⁻ _ｉ間の差分電圧が必要な代表的な
従来のアプローチを十分に改良することによって、同一
の特定の増幅速度及び信頼性を達成している。

【００５４】リセット後、センスアンプ・クロック信号
８８（ＳＣｌｋ）はハイとなり、この結果、トランジス
タ２７６は低インピーダンスを有すると共に、トランジ
スタ２９２，２９６及び３００はそれぞれ高インピーダ
ンスを有する。従って、Ｖ_ＳＳ１８０の電圧に近い出力
信号９０ａ（ＯＵＴ）及び９０ｂ（ＯＵＴ（バー））に
おいて実質的に等しい電圧を維持した直後に、トランジ
スタ２９２，２９６及び３００の影響を除去することに
よって、かつ、トランジスタ２６８及び２６２に印加す
るバイアス電流を更に助長すべく、トランジスタ２７６
をオンに切り換えることによって、比較的低い電力で以
って、信号入力ＩＮ^＋ _ｉ及びＩＮ⁻ _ｉに関する迅速かつ
高信頼度の増幅が達成される。比較的低い電力が要求さ
れるのは、リセットの際、トランジスタ２５２のドレイ
ン３２２及びトランジスタ２５６のドレイン３４２間
に、信号入力ＩＮ^＋ _ｉ及びＩＮ⁻ _ｉが差分電圧を起こす
ことによる。

【００５５】第１のＣＭＯＳインバータは、トランジス
タ３０８及び２６８によって形成され、第２のＣＭＯＳ
インバータは、トランジスタ３１２及び２６２によって
形成される。即ち、第１及び第２のＣＭＯＳインバータ
は共に、背向形（ｂａｃｋ−ｔｏ−ｂａｃｋ）ラッチを
形成する。このラッチは、トランジスタ３０８のドレイ
ン３１６に第１の出力電圧を有すると共に、トランジス
タ３１２のドレイン３３６に第２の出力電圧を有する。
リセット後、ドレイン３３６の第２の出力電圧に対する
ドレイン３１６の第１の出力電圧の極性は、負の信号入
力ＩＮ⁻ _ｉに対する正の信号入力ＩＮ^＋ _ｉの極性を反転
したものとなる。ドレイン３１６の第１の出力電圧は、
トランジスタ３２８及び３３２により形成されるＣＭＯ
Ｓインバータによって反転されると共に、ドレイン３３
６の第２の出力電圧は、トランジスタ３４８及び３５２
により形成されるＣＭＯＳインバータによって反転され
るので、反転出力信号９０ｂ（ＯＵＴ（バー））に対す
る出力信号９０ａ（ＯＵＴ）の極性は、負の信号入力Ｉ
Ｎ⁻ _ｉに対する正の信号入力ＩＮ^＋ _ｉの極性と同一であ
る。

【００５６】図６は、本実施例の符号器回路４００を図
示している。本実施例の重要な点は、符号器回路４００
は二分探索法を実行して、回路１０（図１）の並列サー
モメータ・コード出力信号ＯＵＴ_１〜ＯＵＴ_ｎを、対応
する二値コード出力に符号化することである。代表的な
従来のアプローチは、ＲＯＭ（ｒｅａｄ−ｏｎｌｙｍｅ
ｍｏｒｙ）に格納したルックアップテーブルを使用し
て、サーモメータ・コードを対応する二値コードに変換
している。こういった従来のアプローチでは、対応する
二値コードが、特定のサーモメータ・コードで指定され
たＲＯＭのアドレスに格納される。こういった従来のア
プローチの欠点は、サーモメータ・コードにエラーがあ
れば、あばくことができる。サーモメータ・コードの特
定ヒットが論理「１」であり、隣接したビットに論理
「１」がないとき、この種エラーが生じ得る。

【００５７】表１との関連で説明した４ビット分解サー
モメータ・コードに対して、例えば、出力信号ＯＵＴ_１
〜ＯＵＴ_５がそれぞれ正確に論理「１」であり、出力信
号ＯＵＴ_７が誤って論理「１」であれば、この種エラー
が生じ得る。この例では、正確なデジタル二値コード出
力は、０１０１である。しかしながら、ＲＯＭに格納し
たルックアップテーブルを使用する、代表的な従来のア
プローチは、正確なデジタル二値コード出力をもたらす
のに失敗し得る。何故なら、出力信号ＯＵＴ_７の誤った
状態によって、ＲＯＭには間違ったアドレスが指定され
てしまうからである。符号器回路４００は、並列入力デ
ジタルサーモメータ・コードを対応する二値コードに変
換すべく、二分探索法を使用することによって、この種
サーモメータ・コードエラーというマイナス要因を十分
に回避する。

【００５８】図６の回路４００は、１５個の出力信号Ｏ
ＵＴ_１〜ＯＵＴ_１５（図６において、信号４０２ａ〜４
０２ｏとしてそれぞれ図示）を備えた４ビット分解並列
入力デジタルサーモメータ・コードに対して示されてい
る。回路４００は４ビット分解サーモメータ・コードに
対して示しているが、他のビット分解を有するサーモメ
ータ・コードに適応すべく、これを容易に変形すること
ができる。

【００５９】図６において、出力信号ＯＵＴ_９〜ＯＵＴ
_１５は、マルチプレクサ４０６ａ〜４０６ｇの入力４０
４ａ〜４０４ｇにそれぞれ結合している。出力信号ＯＵ
Ｔ_１〜ＯＵＴ_７は、マルチプレクサ４０６ａ〜４０６ｇ
の入力４０８ａ〜４０８ｇにそれぞれ結合している。マ
ルチプレクサ４０６ａ〜４０６ｇの出力４１０ａ〜４１
０ｇは、Ｄ型フリップフロップ４１２ａ〜４１２ｇの入
力にそれぞれ接続している。フリップフロップ４１２ａ
〜４１２ｃの出力４１４ａ〜４１４ｃは、マルチプレク
サ４１８ａ〜４１８ｃの入力４１６ａ〜４１６ｃにそれ
ぞれ接続している。フリップフロップ４１２ｅ〜４１２
ｇの出力４２０ａ〜４２０ｃは、マルチプレクサ４１８
ａ〜４１８ｃの入力４２２ａ〜４２２ｃにそれぞれ接続
している。マルチプレクサ４１８ａ〜４１８ｃの出力４
２４ａ〜４２４ｃは、Ｄ型フリップフロップ４２６ａ〜
４２６ｃの入力にそれぞれ接続している。フリップフロ
ップ４２６ａの出力４２８は、マルチプレクサ４３２の
入力４３０に接続している。フリップフロップ４２６ｃ
の出力４３４は、マルチプレクサ４３２の入力４３６に
接続している。また、マルチプレクサ４３２の出力４３
８は、Ｄ型フリップフロップ４４０の入力に接続してい
る。

【００６０】出力信号ＯＵＴ_８は、インバータ４４２を
介して、マルチプレクサ４０６ａ〜４０６ｇの選択ライ
ン入力４４４ａ〜４４４ｇにそれぞれ結合している。出
力信号ＯＵＴ_８は更に、Ｄ型フリップフロップ４４６の
入力及びマルチプレクサ４０６ａ〜４０６ｇの選択ライ
ン入力４４８ａ〜４４８ｇにそれぞれ結合している。フ
リップフロップ４１２ｄの出力４５０は、インバータ４
５２を介して、マルチプレクサ４１８ａ〜４１８ｃの選
択ライン入力４５４ａ〜４５４ｃにそれぞれ結合してい
る。フリップフロップ４１２ｄの出力４５０は更に、Ｄ
型フリップフロップ４５６の入力及びマルチプレクサ４
１８ａ〜４１８ｃの選択ライン入力４５８ａ〜４５８ｃ
にそれぞれ結合している。フリップフロップ４２６ｄの
出力４６０は、インバータ４６２を介して、マルチプレ
クサ４３２の選択ライン入力４６４に結合している。フ
リップフロップ４２６ｄの出力４６０は更に、Ｄ型フリ
ップフロップ４６６の入力及びマルチプレクサ４３２の
選択ライン入力４６８に結合している。フリップフロッ
プ４５６の出力４７０は、Ｄ型フリップフロップ４７２
の入力に結合している。フリップフロップ４４６の出力
４７４は、Ｄ型フリップフロップ４７６の入力に結合し
ている。フリップフロップ４７６の出力４７８は、Ｄ型
フリップフロップ４８０の入力に結合している。また、
クロツク信号４８２は、フリップフロップ４１２ａ〜４
１２ｇ、４２６ａ〜４２６ｃ、４４０、４４６、４５
６、４７６、４６６、４７２及び４８０のクロック入力
に結合している。

【００６１】回路４００の二値コード出力は、フリップ
フロップ４８０の出力４８４（Ｑ_３）、フリップフロッ
プ４７２の出力４８６（Ｑ_２）、フリップフロップ４６
６の出力４８８（Ｑ_１）、及びフリップフロップ４４０
の出力４９０（Ｑ_０）によって形成される。ここで、Ｑ
_３は最上位のビットであり、Ｑ_０は最下位のビットであ
る。出力信号ＯＵＴ_８が論理０ならば、出力信号ＯＵＴ
_１〜ＯＵＴ_１５のデジタル諭理値は「８」を下回る。こ
の場合、出力信号ＯＵＴ_８は、マルチプレクサ４０６ａ
〜４０６ｇの選択ライン入力４４８ａ〜４４８ｇをそれ
ぞれ無効にする。また、インバータ４４２は、マルチプ
レクサ４０６ａ〜４０６ｇの選択ライン入力４４４ａ〜
４４４ｇをそれぞれ無効にし、この結果、出力信号ＯＵ
Ｔ_１〜ＯＵＴ_７はマルチプレクサ４０６ａ〜４０６ｇに
よって、それぞれ出力４１０ａ〜４１０ｇ上に出力され
る。

【００６２】代わりに、出力信号ＯＵＴ_８が論理１であ
れば、出力信号ＯＵＴ_１〜ＯＵＴ_１５は、少なくとも
「８」のデジタル論理値を有する。この場合、出力信号
ＯＵＴ_８は、マルチプレクサ４０６ａ〜４０６ｇの選択
ライン入力４４８ａ〜４４８ｇをそれぞれ無効にする。
また、インバータ４４２は、マルチプレクサ４０６ａ〜
４０６ｇの選択ライン入力４４４ａ〜４４４ｇをそれぞ
れ無効にし、この結果、出力信号ＯＵＴ_９〜ＯＵＴ_１５
がマルチプレクサ４０６ａ〜４０６ｇによって、それぞ
れ出力４１０ａ〜４１０ｇ上に出力される。

【００６３】クロック信号４８２が正のエッジ遷移にな
ると直ちに、マルチプレクサ４０６ａ〜４０６ｇの出力
４１０ａ〜４１０ｇは、フリップフロップ４１２ａ〜４
１２ｇによってラッチされて、出力４１４ａ〜４１４ｇ
上にそれぞれ出力され、出力信号ＯＵＴ_８はフリップフ
ロップ４４６によってラッチされて、出力４７４上に出
力される。フリップフロップ４１２ｄの出力が論理０で
あれば、出力４５０はマルチプレクサ４１８ａ〜４１８
ｃの選択ライン出力４５８ａ〜４５８ｃをそれぞれ無効
にする。更に、インバータ４５２は、マルチプレクサ４
１８ａ〜４１８ｃの選択ライン入力４５４ａ〜４５４ｃ
をそれぞれ無効にし、この結果、フリップフロップ４１
２ａ〜４１２ｃの出力４１４ａ〜４１４ｃは、マルチプ
レクサ４１８ａ〜４１８ｃによって、それぞれ出力４２
４ａ〜４２４ｃ上に出力される。

【００６４】代わりに、フリップフロップ４１２ｄの出
力４５０が論理１であれば、出力４５０はマルチプレク
サ４１８ａ〜４１８ｃの選択ライン入力４５８ａ〜４５
８ｃをそれぞれ無効にする。また、インバータ４５２
は、マルチプレクサ４１８ａ〜４１８ｃの選択ライン入
力４５４ａ〜４５４ｃをそれぞれ無効にし、この結果、
フリップフロップ４１２ｅ〜４１２ｇの出力４２０ａ〜
４２０ｃは、マルチプレクサ４１８ａ〜４１８ｃによっ
て、出力４２４ａ〜４２４ｃ上にそれぞれ出力される。

【００６５】クロック信号４８２が正のエッジ遷移にな
ると直ちに、マルチプレクサ４１８ａ〜４１８ｃの出力
４２４ａ〜４２４ｃは、フリップフロップ４２６ａ〜４
２６ｃによってラッチされて、出力４２８，４６０及び
４３４上にそれぞれ出力されると共に、フリップフロッ
プ４１２ｄの出力４５０は、フリップフロップ４５６に
よってラッチされて、出力４７０上に出力される。ま
た、フリップフロップ４４６の出力は、フリップフロッ
プ４７６によってラッチされて、出力４７８上に出力さ
れる。

【００６６】フリップフロップ４２６ｄの出力４６０が
論理０であれば、出力４６０はマルチプレクサ４３２の
選択ライン入力４６８を無効にする。また、インバータ
４６２はマルチプレクサ４３２の選択ライン入力４６４
を無効にし、この結果、フリップフロップ４２６ａの出
力は、マルチプレクサ４３２によって、出力４３８上に
出力される。

【００６７】代わりに、フリップフロップ４２６ｄの出
力４６０が論理１であれば、出力４６０はマルチプレク
サ４３２の選択ライン入力４６８を無効にする。また、
インバータ４６２はマルチプレクサ４３２の選択ライン
入力４６４を無効にし、この結果、フリップフロップ４
２６ｃの出力４３４は、マルチプレクサ４３２によっ
て、出力４３８上に出力される。

【００６８】クロック信号４８２が正のエッジ遷移にな
ると直ちに、マルチプレクサ４３２の出力４３８は、フ
リップフロップ４４０によってラッチされて、出力４９
０（Ｑ_０）上に出力されると共に、フリップフロップ４
２６ｂの出力４６０は、フリップフロップ４６６によっ
てラッチされて、出力４８８（Ｑ_１）上に出力される。
また、フリップフロップ４５６の出力４７０は、フリッ
プフロップ４７２によってラッチされて、出力４８６
（Ｑ_２）上に出力されると共に、フリップフロップ４７
６の出力４７８は、フリップフロップ４８０によってラ
ッチされて、出力４８４（Ｑ_３）上に出力される。

【００６９】本実施例の重要な点は、回路４００がサー
モメータ・コードをパイプライン式に二値コードに変換
し、この結果、クロック信号４８２が正のエッジ遷移に
なると直ちに、フリップフロップ４１２ａ〜４１２ｇ及
び４４６が直前のサーモメータ・コードから必要な値を
ラッチするために、新しいサーモメータ・コードを、出
力信号ＯＵＴ_１〜ＯＵＴ_１５から受信することができる
ことである。同様に、フリップフロップ４２６ａ〜４２
６ｃ、４５６及び４７６は、フリップフロップ４１２ａ
〜４１２ｇ及び４４６から必要な値をラッチし、この結
果、フリップフロップ４１２ａ〜４１２ｇ及び４４６
は、新しいデータをラッチすることができる。また、フ
リップフロップ４４０、４６６、４７２及び４８０は、
フリップフロップ４２６ａ〜４２６ｃ、４５６及び４７
６から必要な値をラツチし、この結果、フリップフロッ
プ４２６ａ〜４２６ｃ、４５６及び４７６は新しいデー
タをラツチできる。フリップフロップ４４０、４６６、
４７２、及び４８０が、フリップフロップ４２６ａ〜４
２６ｃ、４５６及び４７６から必要な値をラッチしたと
き、二値コードが出力信号Ｑ_３，Ｑ_２，Ｑ_１及びＱ_０に
もたらされた状態で、符号化プロセスは完了する。こう
して、サーモメータ・コードが回路４００の出力信号Ｏ
ＵＴ_１〜ＯＵＴ_１５上に最初にもたらされて、クロック
信号４８２が正のエッジ遷移を３回繰り返した後、対応
する二値コードが、出力Ｑ_３，Ｑ_２，Ｑ_１及びＱ_０にも
たらされる。しかしながら、符号器回路４００の多段パ
イプライン式アーキテクチャーは、クロック信号４８２
が正のエッジ遷移になる毎に、出力ＯＵＴ_１〜ＯＵＴ
_１５から新しいサーモメータ・コードを受信することが
できる。

【００７０】符号器回路４００の動作例として、出力信
号ＯＵＴ_１〜ＯＵＴ_５のみが論理１であれば、出力信号
ＯＵＴ_１〜ＯＵＴ_７は、クロック信号４８２が最初のエ
ッジ遷移になると直ちに、フリップフロップ４１２ａ〜
４１２ｇによってラッチされて、出力４１４ａ〜４１４
ｇ上にそれぞれ出力される。また、フリップフロップ４
４６の出力４７４が、出力信号Ｑ_８（論理０）をラッチ
し、この結果、クロック信号４８２が第２及び第３の正
のエッジ遷移となった後、出力Ｑ_３（最上位ビット）は
最終的に論理０となる。

【００７１】クロック信号が第２の正のエッジ遷移とな
った後、出力信号ＯＵＴ_５〜ＯＵＴ_７（クロック信号４
８２の第１の正のエッジ遷移に先立って初めから受信さ
れる）は、マルチプレクサ４１８ａ〜４１８ｃを介した
フリップフロップ４１２ｅ〜４１２ｇの出力４２０ａ〜
４２０ｃから、フリップフロップ４２６ａ〜４２６ｃに
よってラッチされて、出力４２８、４６０及び４３４上
にそれぞれ出力される。また、フリップフロップ４５６
の出力４７０が、出力信号Ｑ_４（クロック信号４８２の
第１の正のエッジ遷移に先立って初めから受信され、論
理１を有する）をラッチし、この結果、クロック信号４
８２の第３の正のエッジ遷移後、フリップフロップ４７
２の出力４８６（Ｑ_２）は最終的に論理１となる。

【００７２】クロック信号の第３の正のエッジ遷移の
後、フリップフロップ４６６の出力４８８（Ｑ_１）は論
理０（クロック信号４８２の第１の正のエッジ遷移に先
立って初めから受信された出力信号Ｑ_６）となる。ま
た、出力信号ＯＵＴ_５（クロック信号４８２の第１の正
のエッジ遷移に先立って初めから受信される）は、マル
チプレクサ４３２を介したフリップフロップ４２６ａの
出力４２８から、フリップフロップ４４０によってラッ
チされて、出力４９０（Ｑ_０）上に出力される。

【００７３】従って、クロック信号４８２の第３の正の
エッジ遷移の後、出力Ｑ_３，Ｑ_２，Ｑ_１及びＱ_０は、デ
ジタル値「５」を表わす二値コード０１０１をもたら
す。このデジタル値「５」は、クロック信号４８２の第
１の正のエッジ遷移に先立って、出力信号ＯＵＴ_１〜Ｏ
ＵＴ_１５から初めから受信されたデジタル値「５」を有
するサーモメータ・コードに対応する。

【００７４】こうして、符号器回路４００は、入力サー
モメータ・コードが少なくとも「８」のデジタル値を有
するか否かに基づき、出力Ｑ_３が論理１または論理０を
有するべきかを、最初に決定する。次に、符号器回路４
００は、サーモメータ・コードが少なくとも「４」のデ
ジタル値（サーモメータ・コードのデジタル値が「８」
を下回る場合）または少なくとも「１２」のデジタル値
（サーモメータ・コードのデジタル値が少なくとも
「８」の場合）を有するかに基づき、出力Ｑ_２が論理１
または輪理０であるべきかを決定する。次いで、符号器
回路４００は、サーモメータ・コードが少なくとも
「２」のデジタル値（サーモメータ・コードのデジタル
値が、「４」を下回る場合）、少なくとも「６」のデジ
タル値（サーモメータ・コードのデジタル値か少なくと
も「４」の場合）、少なくとも「１０」のデジタル値
（サーモメータ・コードのデジタル値が、「１２」を下
回る場合）、または少なくとも「１４」のデジタル値
（サーモメータ・コードのデジタル値が少なくとも「１
２」の場合）を有するかに基づき、出力Ｑ_１が論理１ま
たは論理０であるべきかを決定する。

【００７５】また、符号器回路４００は、サーモメータ
・コードが少なくとも「１」のデジタル値（サーモメー
タ・コードのデジタル値が「２」を下回る場合）、少な
くとも「３」のデジタル値（サーモメータ・コードのデ
ジタル値が少なくとも「２」の場合）、少なくとも
「５」のデジタル値（サーモメータ・コードのデジタル
値が「６」を下回る場合）、少なくとも「７」のデジタ
ル値（サーモメータ・コードのデジタル値が少なくとも
「６」の場合）、少なくとも「９」のデジタル値（サー
モメータ・コードのデジタル値が「１０」を下回る場
合）、少なくとも「１１」のデジタル値（サーモメータ
・コードのデシタル値が少なくとも「１０」の場合）、
少なくとも「１３」のデジタル値（サーモメータ・コー
ドのデジタル値が「１４」を下回る場合）、または少な
くとも「１５」のデジタル値（サーモメータ・コードの
デジタル値が少なくとも「１４」の場合）を有するかに
基づき、出力Ｑ_０が論理１または論理０であるべきかを
決定する。このようにして、回路４００は二分探索法を
実行して、並列サーモメータ・コード出力信号ＯＵＴ_１
〜ＯＵＴ_１５を、対応する二値コード出力（Ｑ_３，
Ｑ_２，Ｑ_１及びＱ_０）に符号化する。

【００７６】本実施例の重要な点は、出力信号ＯＵＴ_１
〜ＯＵＴ_１５のうちの１つの出力信号のみが、サーモメ
ータ・コードの対応する二値コード出力が少なくとも特
定の数であるか否かの決定を制御することである。従っ
て、符号器回路４００の二値コード出力（Ｑ_３，Ｑ_２，
Ｑ_１，Ｑ_０）は、出力信号ＯＵＴ_１〜ＯＵＴ_１５から受
信されるサーモメータ・コードにおけるエラーというマ
イナス要因に左程左右されないで済む。例えば、出力信
号ＯＵＴ_９〜ＯＵＴ_１５のうちの任意の出力信号または
全ての出力信号が、誤って論理１をとったか否かにかか
わらず、符号器回路４００の二値コード出力（Ｑ_３，Ｑ
_２，Ｑ_１，Ｑ_０）の正確さは、出力信号ＯＵＴ_８が正確
に論理０であれば、変わらない。同様に、出力信号ＯＵ
Ｔ_５〜ＯＵＴ_７のうちの任意の出力信号または全ての出
力信号が、誤って論理１をとったか否かにかかわらず、
符号器回路４００の二値コード出力（Ｑ_３，Ｑ_２，
Ｑ_１，Ｑ_０）の正確さは、出力信号ＯＵＴ_４が正確に論
理０であれば、変わることがない。また、同様に、出力
信号ＯＵＴ_１３〜ＯＵＴ_１５のうちの任意の出力信号ま
たは全ての出力信号が、誤って論理１をとったか否かに
かかわらず、出力信号ＯＵＴ_１２が正確に論理０であれ
ば、符号器回路４００の二値コード出力（Ｑ_３，Ｑ_２，
Ｑ_１，Ｑ_０）の正確さは変わらない。

【００７７】図７は、電流入力Ａ／Ｄ変換用回路の第１
の代替実施例を示している。図中、電流入力は、差分電
流入力である。回路５１０において、第１の入力電流ノ
ード５１２ａは、第１の入力電流源５１４ａ
（Ｉ^＋ _ＩＮ）及び第１のＤＣ電流ノード５１６ａに接続
している。第１のＤＣ電流源５１６ａは、第１のＤＣ電
流源５１８ａ（Ｉ^＋ _ＤＣ）に接続している。第１の電流
経路ノード５１２ａは更に、Ｐ型トランジスタ５２２ａ
（方向トランジスタＭ^＋ _１）のソース５２０ａ、及びＰ
型トランジスタ５２２ｂ（方向トランジスタＭ^＋ _ｎ）の
ソース５２０ｂに接続している。第２の入力電流ノード
５１２ｂは、第２の入力電流源５１４ｂ（Ｉ^＋ _ＩＮ）及
び第２のＤＣ電流ノード５１６ｂに接続している。第２
のＤＣ電流ノード５１６ｂは、第２のＤＣ電流源５１８
ｂ（Ｉ⁻ _ＤＣ）に接続している。第２の入力電流経路ノ
ード５１２ｂは更に、Ｐ型トランジスタ５２３ａ（方向
トランジスタＭ⁻ _１）のソース５２１ａ、及びＰ型トラ
ンジスタ５２３ｂ（方向トランジスタＭ^＋ _ｎ）のソース
５２１ｂに接続している。

【００７８】バイアス電圧５２４は、方向トランジスタ
Ｍ^＋ _１のゲート５２６ａ、方向トランジスタＭ⁻ _１のゲ
ート５２７ａ、方向トランジスタＭ^＋ _ｎのゲート５２６
ｂ、及び方向トランジスタＭ⁻ _ｎのゲート５２７ｂに結
合している。方向トランジスタＭ^＋ _１のドレイン５２８
ａは、出力回路５２３ａ（Ｓ_１）の入力電流経路ノード
５３０ａ

【外４７】 に接続している。方向トランジスタＭ⁻ _１のドレイン５
２９ａは、出力回路Ｓ_１の入力電流経路ノード５３１ａ
に接続している。方向トランジスタＭ^＋ _ｎのドレイン５
２８ｂは、出力回路５３２ｂ（Ｓ_ｎ）の入力電流経路ノ
ード５３０ｂ

【外４８】 に接続している。方向トランジスタＭ⁻ _ｎのドレイン５
２９ｂは、出力回路Ｓ_ｎの入力電流経路ノード５３１ｂ

【外４９】 に接続している。出力回路Ｓ_１は、出力信号５３４ａ
（ＯＵＴ_１）、及び基準電流源５３６ａ

【外５０】（Ｉ_ＲＥＦ１） に接続している。出力回路Ｓ_ｎは、出力信号５３４ｂ
（ＯＵＴ_ｎ）、及び基準電流源５３６ｂ

【外５１】（Ｉ_ＲＥＦｎ） に接続している。また、方向トランジスタＭ^＋ _１〜Ｍ^＋
_ｎ及びＭ⁻ _１〜Ｍ⁻ _ｎは、略等しいチャネル長及びチャ
ネル幅を有している。

【００７９】図１の回路１０と同様、トランジスタＭ_ｉ
（ｉ＝１，…，ｎ）、出力回路Ｓ_ｉ及び基準電流源

【外５２】Ｉ_ＲＥＦｉ はモジュールを形成し、このモジュールは、Ａ／Ｄ変換
回路５１０の特定のビット分解を達成すべく、所望の如
く、ｎ回（ｎ：整数）繰り返えされる。入力電流源５１
４ａ（Ｉ^＋ _ＩＮ）及び５１４ｂ（Ｉ⁻ _ＩＮ）を流れる電
流のレベル間の可変差分に基づき、デジタル論理値は回
路５１０によってもたらされて、出力信号ＯＵＴ_１〜Ｏ
ＵＴ_ｎ上に出力される。付加的ＤＣ電流源５１８ａ（Ｉ
^＋ _ＤＣ）及び５１８ｂ（Ｉ⁻ _ＤＣ）は、実質的に一定レ
ベルの電流を、ＤＣ電流ノード５１６ａ及び５１６ｂに
それぞれ供給する。入力電流源５１４ａ（Ｉ^＋ _ＩＮ）及
び５１４ｂ（Ｉ^＋ _ＩＮ）を流れる電流のレベル間の差分
における変化に対する回路５１０の応答時間を減少すべ
く、このことは、方向トランジスタＭ_１〜Ｍ_ｎを流れる
電流の最小レベルを保証する。この動作は、入力電流源
Ｉ^＋ _ＩＮ及びＩ⁻ _ＩＮを流れる電流が小さいとき、特に
重要である。典型的には、ＤＣ電流源５１８ａ（Ｉ^＋
_ＤＣ）を流れる電流は、ＤＣ電流源５１８ｂ
（Ｉ⁻ _ＤＣ）を流れる電流と略等しい。こうして、入力
電流源５１４ａ（Ｉ^＋ _ＩＮ）からの電流は、ＤＣ電流源
５１８ａ（Ｉ^＋ _ＤＣ）からの電流と合計され、これら入
力電流源５１４ａ（Ｉ^＋ _ＩＮ）及びＤＣ電流源５１８ａ
（Ｉ^＋ _ＤＣ）からの合計電流は、方向トランジスタＭ^＋
_１〜Ｍ^＋ _ｎに供給される。方向トランジスタＭ^＋ _１〜Ｍ
^＋ _ｎは、入力電流源５１４ａ（Ｉ^＋ _ＩＮ）及びＤＣ電流
源５１８ａ（Ｉ^＋ _ＤＣ）からの合計電流を、ｎ個の等し
い電流に分割し、このｎ個の電流は、入力電流経路ノー
ド

【外５３】 にそれぞれ向けられる。図１の回路１０と同様に、所望
の電流分割比を達成すべく、方向トランジスタＭ^＋ _１〜
Ｍ^＋ _ｎは注意深く調整される。

【００８０】入力電流源５１４ｂ（Ｉ⁻ _ＩＮ）からの電
流は、ＤＣ電流源５１８ｂ（Ｉ⁻ _ＤＣ）からの電流と合
計され、これら入力電流源５１４ｂ（Ｉ⁻ _ＩＮ）及びＤ
Ｃ電流源５１８ｂ（Ｉ⁻ _ＤＣ）からの合計電流は、方向
トランジスタＭ⁻ _１〜Ｍ⁻ _ｎに供給される。方向トラン
ジスタＭ⁻ _１〜Ｍ⁻ _ｎは、入力電流源５１４ｂ（Ｉ⁻
_ＩＮ）及びＤＣ電流源５１８ｂ（Ｉ⁻ _ＤＣ）からの合計
電流は、ｎ個の等しい電流に分割され、このｎ個の電流
は、入力電流経路ノード

【外５４】 にそれぞれ向けられる。方向トランジスタＭ⁻ _１〜Ｍ⁻
_ｎは、所望の電流分割比を達成すべく、注意深く調整さ
れる。

【００８１】出力回路Ｓ_ｉ（ｉ＝１，…，ｎ）は、入力
電流経路ノード

【外５５】 を流れる電流のレベル間の差分と、基準電流源

【外５６】Ｉ_ＲＥＦｉ を流れる電流とを比較する。入力電流経路ノード

【外５７】 を流れる電流のレベル間の差分が、基準電流源

【外５８】Ｉ_ＲＥＦｉ を流れる電流に比して大であれば、出力信号ＯＵＴ_ｉは
論理「１」となる。入力電流経路ノード

【外５９】 を流れる電流のレベル間の差分が、基準電流源

【外６０】Ｉ_ＲＥＦｉ を流れる電流に比して小であれば、出力信号ＯＵＴ_ｉは
論理「０」となる。

【００８２】図８は、図７の出力回路Ｓ_ｉ（ｉ＝１，
…，ｎ）の比較回路５６８を示している。回路５６８
は、図３の回路６８と同様である。図８の正の出力信号
５７４ａ（ＯＵＴ^＋ _ｉ）は、図３の正の出力信号７４ａ
（ＯＵＴ^＋ _ｉ）に対応する。図８の負の出力信号５７４
ｂ（ＯＵＴ⁻ _ｉ）は、図３の負の出力信号７４ｂ（ＯＵ
Ｔ⁻ _ｉ）に対応する。図８のクロック入力５７０ａ（Ｃ
ｌｋＡ）は、図３のクロック入力７０ａ（ＣｌｋＡ）に
対応する。図８の反転クロック入力５７０ｂ（Ｃｌｋ
Ｂ）は、図３の反転クロック入力７０ｂ（ＣｌｋＢ）に
対応する。図８のノードＣは、図３のノードＡに対応す
る。図８のノードＤは、図３のノードＢに対応する。図
８のバイアス電圧５２４は、図３のバイアス電圧２４に
対応する。図８の基準電流入力５６６

【外６１】（Ｉ_ＲＥＦｉ） は、図３の基準電流入力６６

【外６２】（Ｉ_ＲＥＦｉ） に対応する。図８のＶ_ＳＳ６０８は、図３のＶ_ＳＳ１０
８に対応する。図８のＶ_ＤＤ６２４は、図３のＶ_ＤＤ１
２４に対応する。図８のキャパシタンストランジスタ６
５０は、図３のキャパシタンストランジスタ１５０に対
応する。図８の等化トランジスタ６５８は、図３の等化
トランジスタ１５８に対応する。図８のキャパシタンス
トランジスタ６４６は、図３のキャパシタンストランジ
スタ１４６に対応する。図８のリセットトランジスタ６
３８は、図３のリセットトランジスタ１３８に対応す
る。図８の再生トランジスタ６０２は、図３の再生トラ
ンジスタ１０２に対応する。図８の再生トランジスタ６
１２は、図３の再生トランジスタ１１２に対応する。図
８の平衡トランジスタ６３０ｂは、図３の平衡トランジ
スタ１３０に対応する。図８のカレントミラー・トラン
ジスタ６２０ｂは、図３のカレントミラー・トランジス
タ１２０に対応する。また、図８の入力電流経路ノード
５５２ａ

【外６３】 は、図３の入力電流経路ノード５２

【外６４】（Ｉ_ＩＮｉ） に対応する。

【００８３】図８の比較回路５６８は更に、ノードＤに
接続した入力電流経路ノード５５２ｂ

【外６５】 を備えている。また、比較回路５６８は、カレントミラ
ー・トランジスタ６２０ａ及び平衡トランジスタ６３０
ａを備えている。カレントミラー・トランジスタ６２０
ａのソース６２２は、Ｖ_ＤＤ６２４に接続している。カ
レントミラー・トランジスタ６２０ａのゲート６１８
は、基準電流入力５６６

【外６６】（Ｉ_ＲＥＦｉ） に結合しており、カレントミラー・トランジスタ６２０
ａのドレイン６２６は、平衡トランジスタ６３０ａのソ
ース６２８に接続している。また、平衡トランジスタ６
３０ａのゲート６３２は、バイアス電圧５２４に結合し
ており、平衡トランジスタ６３０ａのドレイン６３４
は、ノードＣに接続している。

【００８４】動作時、平衡トランジスタ６３０ｂを流れ
る電流は、カレントミラー・トランジスタ６２０ｂを流
れる電流と実質的に等しく、平衡トランジスタ６３０ａ
を流れる電流は、カレントミラー・回路６２０ａを流れ
る電流と実質的に等しい。従って、線形的に位取りされ
たサーモメータ・コードが、カレントミラー・トランジ
スタ６２０ａ及び６２０ｂを流れる電流に多少は基づい
て、出力信号ＯＵＴ_１〜ＯＵＴ_ｎ上に、図７の回路５１
０によってもたらされる。カレントミラー・トランジス
タ６２０ａを流れる電流は、

【外６７】 として表わすことができ、カレントミラー・トランジス
タ６２０ｂを流れる電流は、

【外６８】 として表わすことができる。こうして、図７の出力信号
ＯＵＴ_１〜ＯＵＴ_ｎ上に、線形的に位取りされたサーモ
メータ・コードを達成するため、

【外６９】 間の差分は、次式によって表わすことができる。

【数２】 式中、ｎは２ビット分解数−１に等しく、ｍａｘ．（Ｉ
^＋ _ＩＮ−Ｉ⁻ _ＩＮ）は入力電流源Ｉ^＋ _ＩＮ及びＩ⁻ _ＩＮ
を流れる電流間の最大基準化差分であり、Ｉ^＋ _ＩＮは一
般的に常にＩ⁻ _ＩＮに比して大である。

【００８５】代わりに、Ｉ^＋ _ＩＮが必ずしもＩ⁻ _ＩＮに
比して大でなくて、Ｉ^＋ _ＩＮ及びＩ⁻ _ＩＮ間のメジアン
差分が略０であれば、

【外７０】 は、Ｓ_ｉ（ｉ＝２ビット分解数／２）に対して、

【外７１】 に等しいものとして確定することかできる。ｉ＜２ビッ
ト分解数／２が成立する場合、図７の出力信号ＯＵＴ_１
〜ＯＵＴ_ｎ上に、線形的に位取りされたサーモメータ・
コードを達成するため、

【外７２】 間の差分は、次式で表わすことができる。また、ｉ＞２
ビット分解数／２が

【数３】 成立する場合、図７の出力信号ＯＵＴ_１〜ＯＵＴ_ｎ上
に、線形的に位取りされたサーモメータ・コードを達成
するため、

【外７３】 間の差分は、次式で表わすことかできる。

【数４】

【００８６】図８の比較回路５６８の動作は、図３のノ
ードＡに関連する図８のノードＣを流れる電流の電流源
と、図３のノードＢに関連する図８のノードＤを流れる
電流の電流源とが主要な相違点であることを除き、図３
の比較回路６８の動作と実質的に同一である。図３の比
較回路６８と同様に、ノードＣを流れる電流がノードＤ
を流れる電流を超えれば、出力信号５７４ａ（ＯＵＴ^＋
_ｉ）の電圧は、出力信号５７４ｂ（ＯＵＴ⁻ _ｉ）の電圧
を超える。その代わりに、ノードＤを流れる電流がノー
ドＣを流れる電流を超えれば、出力信号５７４ｂ（ＯＵ
Ｔ⁻ _ｉ）の電圧は、出力信号５７４ａ（ＯＵＴ^＋ _ｉ）の
電圧を超える。

【００８７】

【外７４】 間の差分を適切に確定することにより、線形的または
非線形的に位取りされたサーモメータ・コードを、出力
信号ＯＵＴ_１〜ＯＵＴ_ｎ上にもたらすことができる。図
７及び図８のアプローチは、技術的に優位にある。この
理由は、回路５０が、差分電流信号を有する他の回路と
インターフェースできる点と、各出力回路Ｓ_ｉに対する
合計基準電流

【外７５】 が同一であり、この結果、方向トランジスタＭ_１〜Ｍ_ｎ
が一層容易に所望する電流分割比を達成することができ
る点にある。また、後者の理由は、各出力回路Ｓ_１〜Ｓ
_ｎ間の変化量のみが、

【外７６】 間の差分となることに裏付けされる。

【外７７】 間の差分は、カレントミラー・トランジスタ６２０ａの
チャネル寸法をそれぞれ調整することによって、確定す
ることができる。

【００８８】図１を参照すると、入力電流源Ｉ_ＩＮから
の電流を等しいｎ個の電流部分に分割することによっ
て、各入力電流経路ノード

【外７８】Ｉ_ＩＮｉ を流れる電流は小さくなる。このことは、入力電流源を
流れる電流が少ないとき、望ましくないものとなり得
る。図１において、８ビット分解Ａ／Ｄ変換が所望され
れば、ｎ＝２５５となり、またＩ_ＩＮ＋Ｉ_ＤＣ＝略１０
ミリアンペアのとき、入力電流経路ノード

【外７９】Ｉ_ＩＮ１ を流れる電流は、略０．１５マイクロアンペアとなる。
ここで、１０ミリアンペアは、ヒデオＤ／Ａコンバータ
に対して、代表的なフルスケール出力レベルである。

【外８０】Ｉ_ＩＮ１ を流れる電流が小さくなるにつれて、図１の出力回路Ｓ
_１の速度及び信頼性もまた、低下し得る。

【００８９】この関係は、代替実施例において取り扱わ
れる。この代替実施例では、方向トランジスタＭ_１〜Ｍ
_ｎが入力電流を分割することによって、基準電流源

【外８１】Ｉ_ＲＥＦ１〜Ｉ_ＲＥＦｎ のおのおのは等しくなる。方向トランジスタＭ_１〜Ｍ_ｎ
を流れる電流のこういった分割を達成するため、基準電
流源

【外８２】Ｉ_ＲＥＦ１〜Ｉ_ＲＥＦｎ をそれぞれ流れる電流を等しくしておいて、サーモメー
タ・コード出力ＯＵＴ_１〜ＯＵＴ_ｎに関する所望の位取
りを達成すべく、方向トランジスタＭ_１〜Ｍ_ｎのチャネ
ル寸法を変えることができる。出力ＯＵＴ_１〜ＯＵＴ_ｎ
にて、線形的に位取りされたサーモメータ・コードを達
成するため、方向トランジスタＭ_１〜Ｍ_ｎはそれぞれ実
質的に等しいチャネル長及び可変のチャネル幅を有する
ことができる。方向トランジスタＭ_１のチャネル幅をＷ
_１で表わした場合、トランジスタＭ_２〜Ｍ_ｎのチャネル
幅は、Ｗ_ｉ＝Ｗ_１／ｉ（ｉ＝１，…，ｎ）で確定するこ
とができる。この手法の利点は、ｉが小さいとき、Ｍ_ｉ
を流れる電流が多くなることである。重要なことに、入
力電流源Ｉ_ＩＮを流れる電流が小さいとき、ｉが小さい
場合に、ＯＵＴ_ｉが論理「１」で、かつＯＵＴ_ｉ＋１が
論理「０」である限界遷移点が生じる。従って、ｉが小
さい限界遷移点にて、より多くの電流を入力電流経路ノ
ード

【外８３】Ｉ_ＩＮｉ に向けることが望ましい。何故なら、Ａ／Ｄ変換を行う
のに必要な時間は、限界遷移点にて、出力回路Ｓ_ｉが論
理「１」を形成する時間に依存するからである。また、
出力回路Ｓ_ｉは、入力電流経路ノード

【外８４】Ｉ_ＩＮｉ を流れる電流が減少するとき、ＯＵＴ_ｉにて論理「１」
を一層迅速に形成することができる。従って、入力電流
経路ノード

【外８５】Ｉ_ＩＮｉ を介してＯＵＴ_ｉにて論理「１」を形成するのに必要な
しきい値電流レベルが、それぞれの出力回路Ｓ_１〜Ｓ_ｎ
に対して実質的に同一であり、この結果、入力電流経路
ノード

【外８６】Ｉ_ＩＮｉ を流れる電流が要求しきい値電流レベルに近いとき、Ｏ
ＵＴ_ｉにて論理「１」を形成する遅延がより堅実とな
り、かつ限界遷移点にて、各出力回路Ｓ_ｉに対して実質
的に同一となるという利点が、上記手法によってもたら
される。方向トランジスタＭ_１〜Ｍ_ｎに対するチャネル
幅が通常量だけの増分ではなく、ｎ！（ｎの階乗）個の
ユニットデバイスとして並列に配列した方向トランジス
タＭ_１チャネル幅（Ｗ_１）となって、ユニットサイズデ
バイスの並列接続が行い難くなり得るという点が、上記
手法の欠点である。更に、ｉが増加するにつれて、

【外８７】Ｉ_ＲＥＦｉ 及びＭ_ｉに対して正確さが一層限界的になる。何故な
ら、ｉの増加につれて、Ｍ_ｉによるＩ_ＩＮの信号減衰が
増大するからである。

【００９０】別の代替実施例の一例として、ｎ＝１５な
らば、方向トランジスタＭ_１〜Ｍ_７は、方向トランジス
タＭ_９〜Ｍ_１５の略２倍のチャネル幅を有することがで
きる。このことは、所望のチャネル幅の変化量を達成す
べく、ユニットデバイスの並列配置を促進するものであ
り、またこれによって、方向トランジスタＭ_９〜Ｍ_１５
における信号減衰に起因する不正確さというマイナス要
因が緩和される。

【００９１】また別の代替実施例において、５ビット分
解Ａ／Ｄ変換を達成すべく、ｎ＝３１であるならば、奇
数番号のＭ_ｉは、偶数番号のＭ_ｉの２倍のチャネル幅を
有することができる。こうして、偶数番号の出力回路Ｓ
_ｉが、より高いサンプリング速度で適切に動作できない
状況において、４ビット分解Ａ／Ｄ変換を達成すべく、
奇数番号の出力回路Ｓ_ｉは、高いサンプリング速度で動
作することができる。

【００９２】重要なことに、本実施例において、図１と
の関連で前述したように、入力電流源Ｉ_ＩＮからの電流
を、方向トランジスタＭ_１〜Ｍ_ｎにより実質的に均等に
分割することによって、ＤＣ電流源Ｉ_ＤＣを流れる電流
が略３１５マイクロアンペアの場合、ｎ＝１５で、入力
電流源Ｉ_ＩＮを流れる電流が１０ミリアンペアのとき、
それぞれの入力電流経路ノード

【外８８】Ｉ_ＩＮｉ を十分な電流が流れることとなる。

【００９３】図９は、電流入力Ａ／Ｄ変換用回路の第２
の代替実施例を示している。図９の回路７１０におい
て、入力電流源７１４（Ｉ_ＩＮ）は、図１の入力電流源
１４（Ｉ_ＩＮ）に対応する。ＤＣ電流源７１８
（Ｉ_ＤＣ）は、図１のＤＣ電流源１８（Ｉ_ＤＣ）に対応
する。第１のバイアス電圧７２４

【外８９】（Ｖ_{ＢＩＡＳ１}） は、図１のバイアス電圧２４に対応する。方向トランジ
スタ７２０ａ〜７２０ｄ（Ｍ_１〜Ｍ_ｎ）は、図１の方向
トランジスタ２０ａ〜２０ｄ（Ｍ_１〜Ｍ_ｎ）に対応す
る。出力回路７３２ａ〜７３２ｄ（Ｓ_１〜Ｓ_ｎ）は、図
１の出力回路３２ａ〜３２ｄ（Ｓ_１〜Ｓ_ｎ）に対応す
る。基準電流源７３６ａ〜７３６ｄ（Ｉ_ＲＥＦ）は、図
１の基準電流源３６ａ〜３６ｄ

【外９０】（Ｉ_ＲＥＦ１〜Ｉ_ＲＥＦｎ） に対応する。

【００９４】更に、図９の回路７１０において、第１の
バイアス電圧７２４

【外９１】（Ｖ_{ＢＩＡＳ１}） は、抵抗素子７２７ａを介して、方向トランジスタ７２
０ａ（Ｍ_１）のゲート７２６ａに結合している。ゲート
７２６ａは、抵抗素子７２７ｂを介して、方向トランジ
スタ７２０ｂ（Ｍ_２）のゲート７２６ｂに接続してい
る。ゲート７２６ｂは、抵抗素子７２７ｃを介して、方
向トランジスタ７２０ｃ（Ｍ_３）のゲート７２６ｃに接
続している。同様に、方向トランジスタ７２０ｄのゲー
ト７２６ｄは、抵抗素子７２７ｄを介して、方向トラン
ジスタＭ_ｎ−１（図示せず）のゲートに接続している。
方向トランジスタ７２０ｄ（Ｍ_ｎ）のゲート７２６ｄは
更に、第１のバイアス電圧７２４

【外９２】（Ｖ_{ＢＩＡＳ１}） に比して低い電圧を有する第２のバイアス電圧７２５

【外９３】（Ｖ_{ＢＩＡＳ２}） に結合している。

【００９５】第１のバイアス電圧７２４

【外９４】（Ｖ_{ＢＩＡＳ１}） は、抵抗素子７２７ａ〜７２７ｄを流れる電流をもたら
す電流源（図示せず）によって、置換することができ
る。図９の回路７１０において、方向トランジスタＭ_１
〜Ｍ_ｎのゲート７２６ａ〜７２６ｄは、抵抗素子７２６
ａ〜７２６ｄ間の電圧降下に起因して、それぞれ異なる
電圧を有する。このようにして、方向トランジスタＭ_ｉ
（ｉ＝１，…，ｎ）のゲートバイアス電圧は、ｉが増加
するにつれて低下し、この結果、入力電流源Ｉ_ＩＮを流
れる電流が小さいとき、方向トランジスタＭ_１のみが、
最初にオンに切り換えられる。また、入力電流源Ｉ_ＩＮ
を流れる電流が増大するにつれて、他の方向トランジス
タＭ_２〜Ｍ_ｎも次々にオンに切り換えられる。

【００９６】こうして、ＯＵＴ_ｉが論理「０」であれ
ば、方向トランジスタＭ_ｉ＋１はオフに切り換えられ、
ＯＵＴ_ｉが論理「１」であれば、方向トランジスタＭ
_ｉ＋１はオンに切り換えられる。この手法によって、Ｉ
_ＩＮ及びＩ_ＤＣからの有効電流は、ＯＵＴ_ｉが論理
「１」で、ＯＵＴ_ｉ＋１が論理「０」であるサーモメー
タ・コード内のポイントを示すのにより臨界的な、出力
回路Ｓ_１〜Ｓ_ｎのうちの特定の出力回路に向けられる。
この手法を使用することによって、基準電流源７３６ａ
〜７３６ｄを流れる電流は、図１におけるように、相互
に相違し得る。

【００９７】その代わりに、ｉの増大につれて各抵抗素
子の抵抗が増加する状態で、各方向トランジスタＭ_１〜
Ｍ_ｎのソースをそれぞれの抵抗素子を介して電流源Ｉ
_ＩＮ及びＩ_ＤＣに接続することによって、ｉの増大につ
れて、方向トランジスタＭ_１〜Ｍ_ｎの強さを、累進的に
弱めることができる。

【００９８】図１０は、入力電流Ａ／Ｄ変換用回路の第
３の代替実施例を示している。図１０の回路８１０にお
いて、入力電流源８１４（Ｉ_ＩＮ）は、図９の入力電流
源７１４（Ｉ_ＩＮ）に対応する。ＤＣ電流源８１８（Ｉ
_ＤＣ）は、図９のＤＣ電流源７１８（Ｉ_ＤＣ）に対応す
る。バイアス電圧８２４は、図９の第１のバイアス電圧
７２４に対応する。方向トランジスタ８２０ａ〜８２０
ｄ（Ｍ_１〜Ｍ_ｎ）は、図９の方向トランジスタ７２０ａ
〜７２０ｄ（Ｍ_１〜Ｍ_ｎ）に対応する。出力回路８３２
ａ〜８３２ｄ（Ｓ_１〜Ｓ_ｎ）は、図９の出力回路７３２
ａ〜７３２ｄ（Ｓ_１〜Ｓ_ｎ）に対応する。基準電流源８
３６ａ〜８３６ｄ（Ｉ_ＲＥＦ）は、図９の基準電流源７
３６ａ〜７３６ｄ（Ｉ_ＲＥＦ）に対応する。

【００９９】バイアス電圧８２４が、方向トランジスタ
Ｍ_１のゲート８２６ａにのみ結合し、更に、抵抗素子７
２７ａ〜７２７ｄ等の抵抗素子が使用されておらず、図
９の第２のバイアス電圧７２５等の第２のバイアス電圧
が含まれていない点で、回路８１０は図９の回路７１０
とは異なる。

【０１００】図１０において、出力回路８３２ａ
（Ｓ_１）の出力信号ＯＵＴ_１は、方向トランジスタＭ_２
のゲート８２６ｂに結合している。出力回路８３２ｄ
（Ｓ_２）の出力信号ＯＵＴ_２は、方向トランジスタＭ_３
のゲート８２６ｃに結合している。トランジスタＭ_ｎの
ゲート８２６ｄは、出力回路Ｓ_ｎ−１（図示せず）の出
力信号ＯＵＴ_ｎ−１に結合している。図１０の回路８１
０は、図９の回路７１０と類似している。何故なら、電
流源Ｉ_ＩＮ及びＩ_ＤＣからの電流は、ＯＵＴ_ｉが論理
「１」で、ＯＵＴ_ｉ＋１が論理「０」であるサーモメー
タ・コード内のポイントを示すのにより臨界的な、出力
回路Ｓ_１〜Ｓ_ｎのうちの特定の出力回路に向けられるか
らである。こうして、ＯＵＴ_ｉが論理「１」ならば、方
向トランジスタＭ_ｉ＋１はオンに切り換えられ、この結
果、出力信号ＯＵＴ_ｉが論理「０」ならば、方向トラン
ジスタＭ_ｉ＋１はオフに切り換えられる。このようにし
て、図１０の回路８１０は、図９の回路７１０の逐次タ
ーン・オン効果をもたらし、この結果、入力電流源Ｉ
_ＩＮを流れる電流が増加するにつれて、他の方向トラン
ジスタＭ_１〜Ｍ_ｎが次々にオンに切り換えられる。

【０１０１】図１１ａ〜１１ｄは、図２の比較回路６８
の代替実施例を示している。図１１ａ〜１１ｃにおい
て、図２に示した差分電圧出力ＯＵＴ^＋ _ｉ及びＯＵＴ⁻
_ｉの代わりに、単一出力ＯＵＴ_ｉが、比較回路６８の各
代替実施例によってもたらされる。図１１ａ〜１１ｃの
単一出力信号ＯＵＴ_ｉは、図１の出力信号ＯＵＴ_１〜Ｏ
ＵＴ_ｎのうちの任意のものを形成することができる。同
様に、図２の比較回路６８の差分出力信号ＯＵＴ^＋ _ｉ及
びＯＵＴ⁻ _ｉは、図１の任意の出力回路Ｓ_１〜Ｓ_ｎの差
分出力信号を形成することができ、この結果、電流入力
Ａ／Ｄ変換を行う上で、図２のバッファ回路７８ａ及び
７８ｂ、及びセンス増幅回路８６は不要となる。

【０１０２】図１１ａにおいて、入力電流経路ノード８
３０

【外９５】（Ｉ_ＩＮｉ） は、ノードＥに接続しており、このノード８３０は更
に、基準電流源８３６

【外９６】（Ｉ_ＩＮｉ） に接続している。入力電流経路ノード８３０

【外９７】（Ｉ_ＩＮｉ） は、入力電流経路ノード

【外９８】Ｉ_ＩＮｉ〜Ｉ_ＩＮｉ のうちの任意のものに対応している。基準電流源８３６

【外９９】（Ｉ_ＲＥＦｉ） は、図１の基準電流源

【外１００】Ｉ_ＲＥＦ１〜Ｉ_ＲＥＦｎ のうちの任意のものに対応している。図１１ａにおい
て、ノードＥは更に、ダイオード８５２の陽極８５０、
ダイオード８５６の陰極８５４、及びＣＭＯＳインバー
タ８６０の入力８５８に接続している。インバータ８６
０の入力８６２は、図１の出力信号ＯＵＴ_１〜ＯＵＴ_ｎ
のうちの任意のものに対応する出力信号ＯＵＴ_ｉを形成
する。ダイオード８５２の陰極８６４は、ダイオード８
５６の陽極８６６に接続すると共に、基準電圧８２４
（Ｖ_ＲＥＦ）に結合している。入力電流経路ノード

【外１０１】Ｉ_ＩＮｉ を流れる電流が、基準電流源

【外１０２】Ｉ_ＲＥＦｉ を流れる電流を超えれば、ノードＥの電圧は上昇し、こ
の結果、出力信号ＯＵＴ_ｉの電圧は低下する。入力電流
経路ノード

【外１０３】Ｉ_ＩＮｉ を流れる電流か、基準電流源

【外１０４】Ｉ_ＲＥＦｉ を流れる電流を下回れば、ノードＥの電圧は低下して、
出力信号ＯＵＴ_ｉの電圧は上昇する。

【０１０３】ダイオード８５２及び８５６はそれぞれし
きい値電圧Ｖ_Ｔを有しており、この結果、ノードＥの電
圧は、基準電圧８２４（Ｖ_ＲＥＦ）を上回るようにＶ_Ｔ
を超えることが十分に抑制されると共に、基準電圧８２
４（Ｖ_ＲＥＦ）を下回るようにＶ_Ｔ以下に低下すること
も十分に抑制される。図１１ａの手法の欠点は、ノード
Ｅの電圧が、Ｖ_ＲＥＦを基準にして＋Ｖ_Ｔと−Ｖ_Ｔの間
を揺動し得る点である。こうして、図１の方向トランジ
スタＭ_１〜Ｍ_ｎが、電流源Ｉ_ＩＮ及びＩ_ＤＣからの電流
を等しく分割することを保証すべく、ノードＥの電圧を
厳密に制御することはできない。

【０１０４】入力電流経路ノード

【外１０５】Ｉ_ＩＮｉ が、ノードＥに結合しており、このノードＥは更に、基
準電流源

【外１０６】Ｒ_ＩＲＦｉ に結合している点で、図１１ｂは図１１ａと類似してい
る。ノードＥは、ｎ型トランジスタ８７２のソース８７
０、Ｐ型トランジスタ８７６のソース８７４、及びＣＭ
ＯＳインバータ８８０の入力８７８に接続している。ト
ランジスタ８７２のドレイン８８２は、Ｖ_ＤＤ８８４に
接続している。トランジスタ８７６のドレイン８８６
は、Ｖ_ＳＳ８８８に接続している。トランジスタ８７２
のゲート８９０は、第１の基準電圧８９２

【外１０７】（Ｖ_ＲＥＦ１） に結合しており、トランジスタ８７６のゲート８９４
は、第２の基準電圧８９６

【外１０８】（Ｖ_ＲＥＦ２） に結合している。インバータ８８０の出力８９８は、出
力信号ＯＵＴ_ｉを形成する。トランジスタ８７２及び８
７６はそれぞれしきい値電圧Ｖ_Ｔを有しており、この結
果、ノードＥの電圧は、第２の基準電圧

【外１０９】Ｖ_ＲＥＦ２ を上回るようにＶ_Ｔを超えることが十分に抑制されると
共に、第１の基準電圧

【外１１０】Ｖ_ＲＥＦ２ を下回るようにＶ_Ｔ以下に低下することも十分に抑制さ
れる。

【０１０５】図１１ｂの手法の欠点は、トランジスタ８
７２もトランジスタ８７６もターン・オンしない所定の
電圧範囲内にて、ノードＥの電圧が揺動し得るように、
第１及び第２の基準電圧

【外１１１】Ｖ_ＲＥＦ１ 及び

【外１１２】Ｖ_ＲＥＦ２ を選択する必要があることである。こうして、ノードＥ
の電圧が、所定の電圧範囲内の上限値または下限値にあ
るのかに基づいて、出力信号ＯＵＴ_ｉは、入力電流経路
ノード

【外１１３】Ｉ_ＩＮｉ を流れる電流が基準電流源

【外１１４】Ｉ_ＲＥＦｉ を流れる電流に比して大であるか小であるかを適切に指
示することができる。従って、トランジスタ８７４及び
８７６が、ノードＥの電圧を厳密に制御し得る範囲は、
入力電流経路ノード

【外１１５】Ｉ_ＩＮｉ を流れる電流が、基準電流源

【外１１６】Ｉ_ＲＥＦｉ を流れる電流に比して大であるか小であるかを適正に指
示するために、ノードＥの電圧を所定の電圧範囲内で揺
動させる要求によって制限される。ノードＥの電圧は所
定の電圧範囲内で揺動される必要があるので、トランジ
スタ８７２及び８７６がノードＥの電圧を厳密に制御し
得る範囲が制限され、この結果、方向トランジスタＭ_１
〜Ｍ_ｎを流れる電流を均等に分割することが、一層困難
となる。

【０１０６】入力電流経路ノード

【外１１７】Ｉ_ＩＮｉ がノードＥに接続し、このノードＥが更に、基準電流源

【外１１８】Ｉ_ＲＥＦｉ に接続している点で、図１１ｃは図１１ａ及び図１１ｂ
と類似している。ノードＥは、ＣＭＯＳインバータ９０
２の入力９００、ＣＭＯＳインバータ９０６の出力、及
びｎ型トランジスタ９１０のソースに接続している。ト
ランジスタ９１０のドレイン９１２は、インバータ９０
２の出力９１４、及びインバータ９０６の入力９１６に
接続している。インバータ９０２及び９０６は、背向形
インバータラッチを形成する。インバータ９０２の出力
９１４は、出力信号ＯＵＴ_ｉを形成する。トランジスタ
９１０のゲート９１８は、クロック入力ＣｌｋＡに結合
している。クロック入力ＣｌｋＡが、リセットの際、ノ
ードＥ及び出力信号ＯＵＴ_ｉ間に低インピーダンス経路
をもたらすことができ、この結果、リセットの際、ノー
ドＥの電圧が、出力回路Ｓ_１〜Ｓ_ｎのそれぞれに対し
て、実質的に等しくなると共に、方向トランジスタＭ_１
〜Ｍ_ｎが、電流源Ｉ_ＩＮ及びＩ_ＤＣからの電流を均等に
分割し得ることが、図１１ｃにおける手法の利点であ
る。

【０１０７】リセット後、トランジスタ９１０が、ノー
ドＥ及び出力信号ＯＵＴ_ｉ間に高インピーダンスを形成
することによって、入力電流経路ノード

【外１１９】Ｉ_ＩＮｉ を流れる電流が、基準電流源

【外１２０】Ｉ_ＲＥＦｉ を流れる電流に比して大であるか小であるかに基づき、
インバータ９０２及び９０６が、出力信号ＯＵＴ_ｉの電
圧をラッチすることができる。こうして、入力電流経路
ノード

【外１２１】Ｉ_ＩＮｉ を流れる電流が、電流源

【外１２２】Ｉ_ＲＥＦｉ を流れる電流を超えたならば、出力信号ＯＵＴ_ｉの電圧
はローとなる。一方、入力電流経路ノード

【外１２３】Ｉ_ＩＮｉ を流れる電流が、基準電流源

【外１２４】Ｉ_ＲＥＦｉ を流れる電流を下回れば、出力信号ＯＵＴ_ｉの電圧はハ
イとなる。図１１ｃにおける手法の欠点は、ノードＥの
電圧によって、方向トランジスタＭ_ｉも基準電流源

【外１２５】Ｉ_ＲＥＦｉ も、リセット後、３極管、または逆導通状態になること
を十分に抑制することができないことである。従って、
図１１ｃの回路は、ノードＥの電圧が、リセットの際
に、出力回路Ｓ_１〜Ｓ_ｎのそれぞれにおいて、実質的に
同一となるのに比較的長い時間を要求することによっ
て、図１の回路のサンプリングレート周波数が低下され
る。更に、インピーダンスレベル及び寄生容量は、トラ
ンジスタ寸法及び基準電流源

【外１２６】Ｉ_ＲＥＦ１〜Ｉ_ＲＥＦｎ を流れるそれぞれの電流における変化に起因して、ノー
ドＥ及び出力信号ＯＵＴ_ｉ間、及び出力回路Ｓ_１〜Ｓ_ｎ
間において極めて不均一となる。

【０１０８】図１１ｄにおいて、入力電流経路ノード

【外１２７】Ｉ_ＩＮｉ は、ノードＥに接続し、このノードＥは更に、基準電流
源

【外１２８】Ｉ_ＲＥＦｉ に接続している。ノードＥは、コンデンサ９２０ａを介
して、Ｖ_ＳＳ９２２に接続している。ノードＥはまた、
ｎ型等化トランジスタ９２６ａのソース９２４ａ及びｎ
型リセットトランジスタ９３０ａのソース９２８ａにそ
れぞれ接続している。等化トランジスタ９２６ａのゲー
ト９３２ａは、Ｖ_ＤＤ９３４に接続している。リセット
トランジスタ９３０ａのゲート９３６ａは、クロック入
力ＣｌｋＡに結合している。リセットトランジスタ９３
０ａのドレイン９３８ａは、ＣＭＯＳインバータ９４２
ａの入力９４０ａ、及びＣＭＯＳインバータ９４６ａの
入力９４４ａに接続している。等化トランジスタ９２６
ａのドレイン９４８ａは、インバータ９４６ａの出力９
５０ａ、ＣＭＯＳインバータ９４６ｂの入力９４４ｂ、
ＣＭＯＳインバータ９４２ｂの入力９４０ｂ、及びｎ型
リセットトランジスタ９３０ｂのドレイン９３８ｂに接
続している。ｎ型等化トランジスタ９２６ｂのドレイン
９４８ｂは、リセットトランジスタ９３０ａのドレイン
９３８ｂに接続している。等化トランジスタ９２６ｂの
ゲート９３２ｂは、Ｖ_ＤＤ９３４に接続している。ま
た、リセットトランジスタ９３０ｂのゲート９３６ｂ
は、クロック入力ＣｌｋＡに結合している。

【０１０９】等化トランジスタ９２６ｂのソース９２４
ｂは、ノードＦにおいて、リセットトランジスタ９３０
ｂのソース９２８ｂに接続している。ノードＦは更に、
コンデンサ９２０ｂを介して、Ｖ_ＳＳ９２２に接続して
いる。Ｐ型平衡トランジスタ９５４のソース９５２は、
基準電流源

【外１２９】Ｉ_ＲＥＦｉ を流れる電流と等しい電流をもたらす基準電流源９５６
に接続している。平衡トランジスタ９５４のゲート９５
８は、図１のバイアス電圧２４に結合している。平衡ト
ランジスタ９５４のドレイン９６０は、ノードＦに接続
している。ノードＦは更に、基準電流源

【外１３０】Ｉ_ＲＥＦｉ を流れる電流と等しい電流を低減する基準電流源９６２
に接続している。

【０１１０】インバータ９４６ｂの出力９５０ｂは、イ
ンバータ９４６ａの入力９４４ａに接続している。イン
バータ９４２ａの出力９４３ａは、正の出力信号ＯＵＴ
^＋ _ｉを形成する。インバータ９４２ｂの出力９４３ｂ
は、負の出力信号ＯＵＴ⁻ _ｉを形成する。図３の比較回
路６８と同様に、コンデンサ９２０ａがコンデンサ９２
０ｂをバランスさせ、等化トランジスタ９２６ａが等化
トランジスタ９２６ｂをバランスさせ、リセットトラン
ジスタ９３０ａがリセットトランジスタ９３０ｂをバラ
ンスさせ、インバータ９４６ａがインバータ９４６ｂを
バランスさせ、インバータ９４２ａがインバータ９４２
ｂをバランスさせ、ノードＥがノードＦをバランスさ
せ、入力電流経路ノード

【外１３１】Ｉ_ＩＮｉ が平衡トランジスタ９５４のドレイン９６０をバランス
させ、平衡トランジスタ９５４がＭ_ｉをバランスさせ、
かつ、基準電流源

【外１３２】Ｉ_ＲＥＦｉ が基準電流源９６２をバランスさせた状態で、図１１ｄ
の比較回路は十分にバランスされている。

【０１１１】リセットと同時に、クロック入力ＣｌｋＡ
がハイとなり、この結果、リセットトランジスタ９３０
ａ及び９３０ｂがノードＥ及びノードＦ間に低インピー
ダンス経路をもたらすことによって、方向トランジスタ
Ｍ_１〜Ｍ_ｎは、電流源Ｉ_ＩＮ及びＩ_ＤＣからの電流を十
分に均等に分割し得る。

【０１１２】リセット後、クロック入力ＣｌｋＡはロー
となり、この結果、リセットトランジスタ９３０ａ及び
９３０ｂはオフに切り換えられて、入力電流経路ノード

【外１３３】Ｉ_ＩＮｉ を流れる電流が、基準電流源

【外１３４】Ｉ_ＲＥＦｉ を流れる電流より大であるか小であるかに基づいて、背
向形インバータ９４６ａ及び９４６ｂは、出力信号ＯＵ
Ｔ^＋ _ｉ及びＯＵＴ⁻ _ｉ間の差分電圧を迅速に形成する。
また、リセット後、コンデンサ９２０ａ及び９２０ｂ
は、ノードＥ及びノードＦの電圧を部分的に抑制して、
不意に変化しないようにし、この結果、出力信号ＯＵＴ
^＋ _ｉ及びＯＵＴ⁻ _ｉ間の差分電圧を、より一層スムーズ
に形成することができる。

【０１１３】入力電流経路ノード

【外１３５】Ｉ_ＩＮｉ を流れる電流が、基準電流源

【外１３６】Ｉ_ＲＥＦｉ を流れる電流を超えれば、背向形インバータ９４６ａ及
び９４６ｂは、インバータ９４２ｂの入力９４０ｂの高
電圧と、インバータ９４２ａの入力９４０ａの低電圧を
ラッチする。従って、出力信号ＯＵＴ^＋ _ｉは、出力信号
ＯＵＴ⁻ _ｉに対して正の電圧を有する。入力電流経路ノ
ード

【外１３７】Ｉ_ＩＮｉ を流れる電流が、基準電流源

【外１３８】Ｉ_ＲＥＦｉ を流れる電流を下回れば、背向形インバータ９４６ａ及
び９４６ｂは、インバータ９４２ｂの入力９４０ｂの低
電圧と、インバータ９４２ａの入力９４０ａの高電圧を
ラッチする。従って、出力信号ＯＵＴ^＋ _ｉは、出力信号
ＯＵＴ⁻ _ｉに対して負の電圧を有する。リセット後、等
化トランジスタ９２６ａ及び９２６ｂは、低く制御され
た電流で飽和し、この結果、方向トランジスタＭ_ｉは十
分に抑制されて、３極管または逆導通状態になることは
ない。

【０１１４】図１２は、本実施例及び代替実施例の電流
入力Ａ／Ｄ変換用の、前述した回路と共に使用する付加
的電流複製回路１０００を示している。Ｖ_ＤＤ１００２
は、コンデンサ１００４を介して、ノード１００６に接
続している。ノード１００６は、Ｐ型トランジスタ１０
１０のゲート１００８に接続している。トランジスタ１
０１０のソース１０１２は、Ｖ_ＤＤ１００２に接続して
いる。トランジスタ１０１０のドレイン１０１４は、ノ
ード１０１６に接続している。ノード１０１６は、スイ
ッチ１０１８によって、選択的にノード１００６に接続
している。ノード１０１６は、スイッチ１０２２によっ
て、選択的に電流源１０２０に接続している。また、ノ
ード１０１６は、スイッチ１０２６によって、選択的に
出力電流経路１０２４に接続している。

【０１１５】一例として、電流源１０２０は、入力電流
を導通させることができ、出力電流経路１０２４を、図
１の入力電流ノード１２（Ｉ_ＩＮ）に接続することがで
きる。最初、スイッチ１０２２及びスイッチ１０１８は
閉じられているので、ノード１０１６は、ノード１００
６及び電流源１０２０に接続している。また、スイッチ
１０２６は、最初、開いているので、ノード１０１６
は、出力電流経路１０２４には接続されない。こうし
て、コンデンサ１００４は、電流源１０２０を流れる電
流に基づいて、最終的に充電される。

【０１１６】コンデンサ１００４が充電された後、スイ
ッチ１０１８及びスイッチ１０２２は開かれるので、ノ
ード１０１６はもはや、電流源１０２０及びノード１０
０６には接続されない。次に、スイッチ１０２６が閉じ
られて、ノード１０１６は、出力電流経路１０２４に接
続する。こうして、コンデンサ１００４が充電された
後、コンデンサ１００４は、トランジスタ１０１０に対
してソース・ゲート間電圧をもたらすことができ、この
結果、トランジスタ１０１０は、電流源１０２０によっ
て初めに導かれた電流と実質的に等しい、ドレイン１０
１４を流れる電流を、出力電流経路１０２４に導くこと
ができる。このようにして、電流複製回路１０００がサ
ンプリング機能及び保持機能をもたらすことによって、
電流源１０２０を流れる電流のレベルをサンプリングし
た後、出力電流経路１０２４にもたらすことができる。

【０１１７】電流複製回路１０００の技術的利点は、図
１の回路１０が、電流入力Ａ／Ｄ変換を行うのに必要な
時間の間、出力電流経路１０２４にもたらされる電流
は、実質的に一定であるということである。図１の入力
電流ノード１２を流れる、実質的に一定の電流を有する
ことによって、電流入力Ａ／Ｄ変換を一層正確に行うこ
とができる。何故なら、入力電流Ｉ_ＩＮの大きさと方向
の変化に関するマイナス要因が、十分に回避されるから
である。別の例では、電流源１０２０を方向トランジス
タＭ_ｉのドレインに接続すると共に、出力電流経路１０
２４を入力電流経路ノード

【外１３９】Ｉ_ＩＮｉ に接続することによって、電流複製回路１０００を、図
１の方向トランジスタＭ_ｉ及び入力電流経路ノード

【外１４０】Ｉ_ＩＮｉ 間に挿入することができる。

【０１１８】図１３ａ〜１３ｃは、４ビット（ｎ＝１
５）分解Ａ／Ｄ変換に対して、図１の回路１０及び図２
の出力回路５０（Ｓ_ｉ）の特性を示すグラフ図である。
図１３ａにおいて、図２の比較回路６８の出力信号ＯＵ
Ｔ^＋ _ｉ及びＯＵＴ⁻ _ｉ間の差分信号を、Ｉ_ＩＮを流れる
電流に対してプロットしたものである。Ｉ_ＩＮを流れる
電流が０ミリアンペアから略１０ミリアンペア（ｍａ）
のフルスケール電流レベルまで増大するとき、クロック
入力ＣｌｋＡの電圧は５ボルトに保持される。０電圧ラ
イン１０３２との、ライン１０３０ａ〜１０３０ｏのそ
れぞれの交点は、Ｉ_ＩＮを流れる電流の全範囲に渡っ
て、均等に離間している。更に、Ｉ_ＩＮを流れる電流が
１ｍａ増分する毎に、出力信号ＯＵＴ^＋ _ｉ及びＯＵＴ⁻
_ｉ間の差分電圧は略８ｍＶとなる。フルスケール電流レ
ベルが略１０ｍａである４ビット分解電流入力Ａ／Ｄ変
換に対して、Ｉ_ＩＮの電流の最下位ビット（ＬＳＢ）
は、近似的に次式で表わされる。従って、Ｉ_ＩＮ

【数５】 を流れる電流の各１／２ＬＳＢは、略５／１６ｍａとな
り、５／１６ｍａ（１／２ＬＳＢ）増分する毎に、出力
信号ＯＵＴ^＋ _ｉ及びＯＵＴ⁻ _ｉ間の差分電圧は略２．５
ｍＶとなる。

【０１１９】図１３ｂでは、Ｉ_ＩＮを流れる電流が略５
／１６ｍａ（略１０ｍａのフルスケール電流レベルの１
／２ＬＳＢ）である、４ビット（ｎ＝１５）分解Ａ／Ｄ
変換に関して、図２の比較回路６８の出力信号ＯＵＴ^＋
_ｉ及びＯＵＴ⁻ _ｉ間の差分電圧が、時間に対してプロッ
トされている。図１３ｂにおいて、出力信号ＯＵＴ^＋ _ｉ
及びＯＵＴ⁻ _ｉ間の差分電圧は、略１ボルトから略０ボ
ルトにリセットするのに、５ｎｓｅｃを必要とし、ま
た、リセット後、略０ボルトから略１ボルトに昇圧する
のに、別に５ｎｓｅｃを必要とする。こうして、図２の
クロック入力ＣｌｋＡの期間は、略１０ｎｓｅｃとなり
得て、サンプリングレート周波数は、略１００ＭＨｚと
なる。図５のセンス増幅回路８６等のセンス増幅回路
は、デジタル論理信号を形成するため、比較回路６８の
１ボルトの差分電圧出力を増幅することができる。

【０１２０】図１の主ネットワーク時定数は、Ｍ_１〜Ｍ
_ｎの総合相互コンダクタンスと並列のＭ_１〜Ｍ_ｎの総合
ゲート・ソース容量によって決まる。図３の比較回路６
８が、リセットの際、ＡＣ接地として見られれば、入力
ネットワーク伝達関数は、Ｍ_１〜Ｍ_ｎによって出力され
て

【外１４１】Ｉ_ＩＮ１〜Ｉ_ＩＮｎ） を流れる電流に関して、単極レスポンスであり、この結
果、次の関係式が成立する。この

【数６】 関係は、Ｉ_ＤＣを流れる電流の実用レベルを選択するの
に影響を及ぼすものであり、この結果、Ｉ_ＩＮを流れる
電流のレベルが小さいとき、図１の回路１０は、十分な
入力帯域幅を調整することかできる。また、この関係
は、方向トランジスタＭ_１〜Ｍ_ｎの寸法を選択するのに
も影響を及ぼす。４ビット（ｎ＝１５）分解Ａ／Ｄ変換
に対して、図１の回路１０のために計算した帯域幅は、
略２７０ＭＨｚである。

【０１２１】図１３ｃでは、図２の比較回路６８の出力
信号ＯＵＴ^＋ _ｉ及びおまＴ_１ ⁻間の差分電圧が、Ｉ_ＩＮ
を流れる電流のレベルが小さいときの入力帯域幅に対し
てプロットされている。３ｄＢでは、入力帯域幅は略３
００ＭＨｚであり、このことは、計算した帯域幅が略２
７０ＭＨｚであることと密接に関係している。従って、
図１の回路１０は、５０ＭＨｚの対応するナイキスト周
波数を有する１００ＭＨｚ変換レートに適していると考
えられる。

【０１２２】Ｉ_ＩＮを流れる入力電流が、高周波数の変
量を有していれば、図１の回路１０が入力電流を正確に
サンプリングする能力を計算することができる。当該入
力電流変量の最高周波数が、５０ＭＨｚフルスケールの
正弦波であれば、Ｉ_ＩＮを流れる入力電流の最大スルー
レート（ｍａｘｉｍｕｍ ｓｌｅｗ ｒａｔｅ）は、次
式で表わされる。４ビット（ｎ＝１５）分解Ａ／Ｄ変換
に

【数７】 対して、出力回路Ｓ_ｉのおのおのは、Ｍ_ｉによる減衰に
起因する、入力電流経路ノード

【外１４２】Ｉ_ＩＮｉ を流れる電流の減衰最大スルーレートを有するので、各
入力電流経路ノード

【外１４３】Ｉ_ＩＮｉ を流れる電流の最大スルーレートは、次式で表わされ
る。

【数８】

【０１２３】各

【外１４４】Ｉ_ＩＮｉ を流れる電流の最大スルーレートは、比較回路６８に対
して根本的に重要である。何故なら、Ｉ_ＩＮを流れる迅
速に変化する電流は、リセット後の比較回路６８の出力
に実質的に影響を与えないことを保証すべく、図１の回
路１０が電流を生成する必要がある速度を、最大スルー
レートが指示するからである。４ビット（ｎ＝１５）分
解Ａ／Ｄ変換に対して、Ｉ_ＩＮを流れる電流が略５／１
６ｍａ（略１０ｍａのフルスケール電流レベルの１／２
ＬＳＢ）である場合、入力電流経路ノード

【外１４５】Ｉ_ＩＮｉ を流れる電流は、略２１マイクロアンペアである。上記
のように計算した最大スルーレートにおいて、入力電流
経路ノード

【外１４６】Ｉ_ＩＮｉ を流れる電流は、略２００ｐｓｅｃに、２１マイクロア
ンペアだけのスルーである。

【０１２４】シミュレーションでは、クロック入力Ｃｌ
ｋＡの負のエッジ遷移（リセット終了）にて、Ｉ_ＩＮを
流れる電流が、

【外１４７】Ｉ_ＩＮｉ の電流が

【外１４８】Ｉ_ＲＥＦｉ の電流と等しくなるのに必要な電流を下回る、略５／１
０ｍａ（１／２ＬＳＢ）であると共に、正の最大スルー
レート１２００ｐｓｅｃで２１ミリアンペア）が、入力
電流経路ノード

【外１４９】Ｉ_ＩＮｉ を流れる電流に適用された場合、比較回路６８は、出力
信号ＯＵＴ⁻ _ｉに対するＯＵＴ^＋ _ｉにて、負の電圧を十
分に維持した。こういった条件の下で、出力信号ＯＵＴ
⁻ _ｉに対するＯＵＴ^＋ _ｉにて負の電圧を維持する比較回
路６８の能力によって、

【外１５０】Ｉ_ＩＮｉ の電流に対する不確定さの受容可能な時限は、少なくと
も２００ｐｓｅｃまで拡大し得ることが指示される。

【０１２５】２段以上が直列に配置され、前段の比較結
果に基づき、各段が比較を行なうパイプライン式アーキ
テクチャーに、図１の回路１０を使用することができ
る。また、２段以上がそれぞれ幾つかの並列ビットを有
する場合、例えば、２段式パイプラインが、４ビットの
２インクリメントにおいて、８ビットＡ／Ｄ変換を行
う、セミフラッシュ式パイプライン（ｓｅｍｉ−ｆｌａ
ｓｈ ｐｉｐｅｌｉｎｅ）に、図１の回路１０を使用す
ることもできる。更に、例えば、高速トランスコンダク
タを使用することによって、図１の回路１０とインター
フェースする電圧モードを使用することもできる。

【０１２６】自己キャリブレーション制御を、図１の回
路１０と関連して使用することもできるので、集積回路
上のオートマチック回路が、基準電流

【外１５１】Ｉ_ＲＥＦｉ の正確さ、及びトランジスタＭ_１〜Ｍ_ｎによる電流分割
の正確さを決定する。こういった自己キャリブレーショ
ン制御が無ければ、正確な基準電流及び正確な電流分割
の重要性に起因し、トランジスタ間の製造バラツキが、
可能ビット分解数を制限し得ることとなる。正確性は、
エラー補正技術及び動的マッチング技術によって、改良
することもできる。

【０１２７】以上、本発明及びその利点を詳細に説明し
たが、特許請求の範囲によって限定された本発明の精神
及び範囲にもとることなく、種々の変更、修正及び代替
を行い得ることは言うまでもない。

【０１２８】以上の説明に関して、更に以下の項を開示
する。 （１）差分入力電圧を入力する入力回路と、差分出力電
圧を出力する出力回路と、リセット信号線を含むと共
に、前記出力回路に接続して、前記リセット信号線上の
リセット信号が有効の間、前記差分出力電圧を十分に最
小化するリセット回路と、前記入力回路及び前記出力回
路の間に接続して、前記差分入力電圧に応じて、前記リ
セット信号が有効の際、前記差分出力電圧をバイアスす
るバイアス回路と、前記バイアス回路及び前記出力回路
に接続して、前記バイアスに応じて、前記リセット信号
後、前記差分出力電圧を増幅する増幅回路と、を具備す
ることを特徴とするセンス増幅用回路。

【０１２９】（２）第１項記載の回路において、前記入
力回路は、第１及び第２の入力電圧経路を備えて、前記
差分入力電圧を入力することを特徴とする前記回路。

【０１３０】（３）第２項記載の回路において、前記バ
イアス回路は、前記第１及び第２の入力電圧経路に接続
したゲートを有する第１及び第２の電界効果トランジス
タを備えていることを特徴とする前記回路。

【０１３１】（４）第１項記載の回路において、前記出
力回路は、第１及び第２のノードにそれぞれ接続した第
１及び第２の入力を有する第１及び第２のインバータを
備え、前記第１及び第２のインバータは、第１及び第２
の出力経路にそれぞれ接続した第１及び第２の出力を有
して、前記第１及び第２のノードに応じて前記差分出力
電圧を出力することを特徴とする前記回路。

【０１３２】（５）第４項記載の回路において、前記リ
セット回路は、おのおのが、前記リセット信号線に接続
したゲートと、電圧源に接続した第１のソース／ドレイ
ンと、前記第１及び第２のノードの一方に接続した第２
のソース／ドレインとを有する複数の電界効果トランジ
スタを備え、この結果、前記リセット信号が有効の間
に、前記電圧源と前記第１及び第２のノードとの間に、
前記トランジスタが低インピーダンス経路をもたらすよ
うにしたことを特徴とする前記回路。

【０１３３】（６）第５項記載の回路において、前記リ
セット回路は、前記リセット信号線に接続したゲート
と、前記第１のノードに接続した第１のソース／ドレイ
ンと、前記第２のノードに接続した第２のソース／ドレ
インとを有する付加的電界効果トランジスタを更に備
え、この結果、前記付加的トランジスタが、前記リセッ
ト信号が有効の間に、前記第１及び第２のノードの間に
低インピーダンス経路をもたらすようにしたことを特徴
とする前記回路。

【０１３４】（７）第１及び第２の入力電圧経路上に差
分入力電圧を入力する入力回路と、差分出力を出力する
出力回路と、リセット信号線を含むと共に、前記出力回
路に接続して、前記リセット信号線上のリセット信号が
有効の間、前記差分出力電圧を十分に最小化するリセッ
ト回路と、前記入力回路及び前記出力回路の間に接続し
て、前記差分入力電圧に応じて、前記リセット信号が有
効の際、前記差分出力電圧をバイアスするバイアス回路
と、前記バイアス回路及び前記出力回路に接続して、前
記バイアスに応じて、前記リセット信号後、前記差分出
力電圧を増幅すると共に、第１及び第２のインバータを
備え、該第１のインバータの出力が該第２のインバータ
の入力に接続し、前記第２のインバータの出力が前記第
１のインバータの入力に接続することによって、前記第
１及び第２のインバータが正帰還ループを形成してなる
増幅回路と、を具備することを特徴とするセンス増幅用
回路。

【０１３５】（８）第７項記載の回路において、前記第
１のインバータは第１のＮ型トランジスタ及び第１のＰ
型トランジスタを備え、前記第２のインバータは第２の
Ｎ型トランジスタ及び第２のＰ型トランジスタを備え、
前記第１のＮ型及びＰ型トランジスタのゲートは第１の
ノードに接続し、前記第２のＮ型及びＰ型トランジスタ
のゲートは第２のノードに接続していることを特徴とす
る前記回路。

【０１３６】（９）第８項記載の回路において、前記バ
イアス回路は、前記第１の入力電圧経路に接続したゲー
トを有する第１のバイアストランジスタを備えると共
に、前記第２の入力電圧経路に接続したゲートを有する
第２のバイアストランジスタを備え、前記第１のバイア
ストランジスタのソース／ドレインは前記第１のノード
に接続し、前記第２のバイアストランジスタのソース／
ドレインは前記第２のノードに接続していることを特徴
とする前記回路。

【０１３７】（１０）第９項記載の回路において、前記
バイアス回路は、前記第１及び第２のノード間の差分電
圧をバイアスすることによって前記差分出力電圧をバイ
アスすベく動作することを特徴とする前記回路。

【０１３８】（１１）第９項記載の回路において、前記
増幅回路は、前記第１及び第２のノード間の差分電圧を
増幅することによって前記差分出力電圧を増幅すべく動
作することを特徴とする前記回路。

【０１３９】（１２）第８項記載の回路において、前記
バイアス回路は、第１の電圧源に接続したゲートと、前
記第１及び第２のＮ型トランジスタのソースに接続した
第１のソース／ドレインと、第２の電圧源に接続した第
２のソース／ドレインとを有する付加的電界効果トラン
ジスタを備え、この結果、前記付加的電界効果トランジ
スタが、前記バイアスを助長すべく、前記第１及び第２
のインバータを流れるバイアス電流をもたらすようにし
たことを特徴とする前記回路。

【０１４０】（１３）第８項記載の回路において、前記
増幅回路は、前記リセット信号線に接続したゲートと、
前記第１及び第２のＮ型トランジスタのソースに接続し
た第１のソース／ドレインと、電圧源に接続した第２の
ソース／ドレインとを有する付加的電界効果トランジス
タを更に備え、この結果、前記付加的電界効果トランジ
スタが、前記増幅を助長すべく、前記リセット信号後
に、前記第１及び第２のインバータを流れるバイアス電
流をもたらすようにしたことを特徴とする前記回路。

【０１４１】（１４）差分入力電圧を入力する段階と、
差分出力電圧を出力する段階と、リセット信号線上のリ
セット信号が有効である間、前記差分出力電圧を十分に
最小化する段階と、前記差分入力電圧に応じて、前記リ
セット信号後、前記差分出力電圧をバイアスする段階
と、前記バイアスに応じて、前記リセット信号後、前記
差分出力電圧を増幅する段階と、を具備することを特徴
とするセンス増幅方法。

【０１４２】（１５）第１４項記載の方法において、前
記入力段階は、第１及び第２の入力電圧経路上に前記差
分入力を入力する段階を備えていることを特徴とする前
記方法。

【０１４３】（１６）第１４項記載の方法において、前
記出力段階は、第１及び第２のノードの電圧に応じて、
第１及び第２のインバータの第１及び第２の出力上に前
記差分出力電圧を出力する段階を備え、この際、前記第
１及び第２のインバータの第１及び第２の入力は、前記
第１及び第２のノードにそれぞれ接続していることを特
徴とする前記方法。

【０１４４】（１７）第１６項記載の方法において、前
記十分に最小化する段階は、前記リセット信号が有効の
間に、電圧源と前記第１及び第２のノードとの間に低イ
ンピーダンス経路をもたらす段階を備えていることを特
徴とする前記方法。

【０１４５】（１８）第１７項記載の方法において、前
記十分に最小化する段階は、前記リセット信号が有効の
間に、前記第１及び第２のノード間に低インピーダンス
経路をもたらす段階を更に備えていることを特徴とする
前記方法。

【０１４６】（１９）第１４項記載の方法において、前
記増幅段階が、第１及び第２のインバータを用いた前記
バイアスに応じて、前記リセット信号後、前記差分出力
電圧を増幅する段階を備え、この際、前記第２のインバ
ータの出力が前記第１のインバータの入力に接続するこ
とによって、前記第１及び第２のインバータが正帰還ル
ープを形成してなることを特徴とする前記方法。

【０１４７】（２０）第１９項記載の方法において、前
記増幅段階が、前記増幅作用を援助すべく、前記リセッ
ト信号後、前記第１及び第２のインバータを流れるバイ
アス電流をもたらす段階を更に具備することを特徴とす
る前記方法。

【０１４８】（２１）第１９項記載の方法において、前
記バイアス段階が、前記バイアス作用を援助すべく、前
記第１及び第２のインバータを流れるバイアス電流をも
たらす段階を備えていることを特徴とする前記方法。

【０１４９】（２２）センス増幅用の方法及び回路にお
いて、差分入力電圧８４ａ，８４ｂが入力され、差分出
力電圧９０ａ，９０ｂが出力される。前記差分出力電圧
９０ａ，９０ｂは、リセット信号線８８上のリセット信
号が有効の間、十分に最小化される。前記リセット信号
が有効の間、前記差分出力電圧９０ａ，９０ｂは、前記
差分入力電圧８４ａ，８４ｂに応じてバイアスされる。
前記リセット信号後、前記差分出力電圧９０ａ，９０ｂ
が、前記バイアスに応じて増幅される。

【０１５０】

【関連出願に対するクロス・リファレンス】本出願は、
「電流入力Ａ／Ｄ変換用の回路及び方法」と題し、本出
願と共に出願された米国特許出願第０７／８１１，４８
９、代理人ケース番号ＴＩ−１５７９８（３２３５０−
０３５６）と関連するものである。

【図面の簡単な説明】

【図１】好ましい実施例の電流入力Ｄ／Ａ変換用回路の
略回路図である。

【図２】好ましい実施例の出力回路の略回路図である。

【図３】好ましい実施例の出力回路の比較回路の回路図
である。

【図４】好ましい実施例の出力回路のバッファ回路の回
路図である。

【図５】好ましい実施例の出力回路のセンス増幅回路の
回路図である。

【図６】好ましい実施例の符号器回路の回路図である。

【図７】電流入力Ａ／Ｄ変換用回路の第１の代替実施例
の略回路図である。

【図８】電流入力Ａ／Ｄ変換用回路の第１の代替実施例
と共に使用する比較回路の回路図である。

【図９】電流入力Ａ／Ｄ変換用回路の第２の代替実施例
の略回路図である。

【図１０】電流入力Ａ／Ｄ変換用回路の第３の代替実施
例の略回路図である。

【図１１】比較回路の代替実施例の回路図である。

【図１２】好ましい実施例及び代替実施例の電流入力Ａ
／Ｄ変換用回路と共に使用する付加的電流複製回路の回
路図である。

【図１３】好ましい実施例の電流入力Ａ／Ｄ変換用回路
の特性を示すグラフ図である。

【符号の説明】

１０ Ａ／Ｄ変換回路 １２ 入力電流経路ノード ２２ａ〜２２ｄ 方向トランジスタ ３６ａ〜３６ｄ 基準電流源 ６８ 比較回路 ７８ａ バッファ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 差分入力電圧を入力する入力回路と、 差分出力電圧を出力する出力回路と、 リセット信号線を含むと共に、前記出力回路に接続し
   て、前記リセット信号線上のリセット信号が有効の間、
   前記差分出力電圧を十分に最小化するリセット回路と、 前記入力回路及び前記出力回路の間に接続して、前記差
   分入力電圧に応じて、前記リセット信号が有効の際、前
   記差分出力電圧をバイアスするバイアス回路と、 前記バイアス回路及び前記出力回路に接続して、前記バ
   イアスに応じて、前記リセット信号後、前記差分出力電
   圧を増幅する増幅回路と、を具備することを特徴とする
   センス増幅用回路。
2. 【請求項２】 差分入力電圧を入力する段階と、 差分出力電圧を出力する段階と、 リセット信号線上のリセット信号が有効である間、前記
   差分出力電圧を十分に最小化する段階と、 前記差分入力電圧に応じて、前記リセット信号後、前記
   差分出力電圧をバイアスする段階と、 前記バイアスに応じて、前記リセット信号後、前記差分
   出力電圧を増幅する段階と、を具備することを特徴とす
   るセンス増幅方法。