JP2007520967A - ラッチ回路 - Google Patents
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Abstract
Description
−供給電圧がVGS+2(VGS−VT)+ΔVに制限され、ここでVGSは、MOS電流源I0、又はトランジスタM1...M4の1つのゲート−ソース間電圧であり、VTはこの処理の閾値電圧であり、ΔVは抵抗器R又はトランジスタM1及びM2にバイアス印加するために必要とされる抵抗器における電圧降下である。CMOS18のような現代の処理において、供給電圧は1.8Vに制限され、この回路は1.62V(1.8V−10%)で機能するべきである。
−前記ラッチ及び差分対は同じ負荷を一緒に共有する。したがって、前記ラッチは、配線、ファンイン及び抵抗器Rにより与えられる負荷容量、M1及びM2の寄生容量、独自の浮遊容量(CGS+CDS)/2により与えられる大容量負荷に関して決定を行う難しいタスクを持つ。前記ラッチとゲイン段との間のバッファの使用は、電圧の余地の欠如及びベースラインデジタル処理における良いソースフォロワ(source-followers)の欠如により除外される。
−内在的な遅延がデータパスとクロックパスとの間に存在する。前記クロックパスは、前記データパスより大きな遅延を持ち、したがって、CKからQ出力部への遅延時間(tdCK->Q)及びDからQ出力部への遅延時間(tdD->Q)は等しくない。これは、位相検出器の機能を損なう可能性があり、ロック状態のPLLループにおいて余分なオフセットを生成する可能性がある。
反転入力部及び非反転入力部を有する差分入力部と、
反転出力部及び非反転出力部を有する差分出力部であって、
前記非反転出力部の一方が反対の極性を持つ前記入力部の一方に結合された当該差分出力部と、
入力信号に対する閾値を決定する制御信号を受信する制御入力部であって、前記非反転が、それぞれ、前記信号が前記閾値より大きい場合にはHIGH(高)論理状態であり、前記信号が前記閾値より小さい場合にはLOW(低)状態である当該制御入力部と、
を有するラッチ回路が提供される。
反転入力部及び非反転入力部を有する差分入力部と、
反転出力部及び非反転出力部を有する差分出力部と、
を有し、
前記第1のラッチ部分の前記出力部の一方が反対の極性を持つ前記第2のラッチ部分の前記入力部の一方に結合され、
前記第2のラッチ部分の前記出力部の一方が反対の極性を持つ前記第1のラッチ部分の前記入力部の一方に結合され、
差分入力信号が、前記第1のラッチ部分の前記入力部の一方において、及び反対の極性をそれぞれ持つ前記第2のラッチ部分の前記入力部の一方に対して供給され、
前記ラッチ部分のそれぞれが、前記入力信号に対する閾値を決定するそれぞれの制御信号に結合された制御入力部を有し、この結果、それぞれ、前記入力信号が前記閾値より大きい場合に出力ラッチがHIGH論理状態であり、前記信号が前記閾値より小さい場合にはLOW状態である、
前記ラッチ回路も提供される。差分実施において、前記第1のラッチ部分であるトラック回路と、前記第2のラッチ部分であるラッチとを識別することが可能である。前記第1のラッチ部分及び前記第2のラッチ部分の閾値は、前記制御信号により決定される。したがって、供給電圧に対する比較的良い適合が実現される。前記差分実施の他の利点は、シングルエンド実施と同一の要素を使用し、したがって実施のコストが比較的低く、既知の実施と比較した場合に設計プロセスが減少されることである。
Claims (17)
- 反転入力部及び非反転入力部を有する差分入力部と、
反転出力部及び非反転出力部を有する差分出力部であって、
前記出力部の一方が、反対の極性を持つ前記入力部の一方に結合される、当該差分出力部と、
入力信号に対する閾値を決定する制御信号を受信する制御入力部であって、それぞれ、前記入力信号が前記閾値より大きい場合に前記非反転出力部がHIGH論理状態であり、前記入力信号が前記閾値より小さい場合にはLOW状態である、当該制御入力部と、
を有するラッチ回路。 - 前記ラッチ回路がトランジスタを有し、各トランジスタがソース、ゲート及びドレインを有し、前記ラッチ回路が、
互いに結合されたソースを持つ第1のトランジスタ及び第2のトランジスタを有するトランジスタの第1の対と、
互いに結合されたソースを持つ第3のトランジスタ及び第4のトランジスタを有するトランジスタの第2の対であって、
前記第2のトランジスタのゲートが、前記第3のトランジスタのゲートに結合され、前記制御信号に更に結合される、当該第2の対と、
前記非反転出力部から前記第1のトランジスタのゲートへの正のフィードバックと、
前記第1のトランジスタ及び前記第4のトランジスタのそれぞれのドレイン及びソースにそれぞれ結合されたそれぞれのドレイン及びソースを有する第1のスイッチ及び第2のスイッチを有するスイッチの対であって、
前記第1のスイッチのゲートが、反転クロック信号により駆動され、前記第2のスイッチのゲートが非反転クロック信号により駆動される、前記スイッチの対と、
を更に有する、請求項1に記載のラッチ回路。 - 前記第1のトランジスタ及び前記第2のトランジスタのソースが第1の電流源により供給され、
前記第3のトランジスタ及び前記第4のトランジスタのソースが第2の電流源により供給される、
請求項2に記載のラッチ回路。 - 前記第1の電流源及び前記第2の電流源が実質的に等しい電流を供給する、請求項3に記載のラッチ回路。
- 前記第1のトランジスタのドレイン及び前記第4のトランジスタのドレインが互いに結合され、第1の抵抗器手段を介して供給電圧に更に結合される、請求項2ないし4のいずれか一項に記載のラッチ回路。
- 前記第2のトランジスタのドレインが前記第3のトランジスタのドレインに結合され、これらのドレインが第2の抵抗器手段を介して前記供給電圧に更に結合される、請求項2ないし5のいずれか一項に記載のラッチ回路。
- 前記第2の抵抗器手段が第3の電流源を介して基準端子に結合される、請求項2ないし7のいずれか一項に記載のラッチ回路。
- 前記第1の電流源及び前記第2の電流源が、電流源の主電流チャネルと第3の抵抗器手段との直列接続を有する、請求項1ないし7のいずれか一項に記載のラッチ回路。
- 制御される前記電流源が電圧により制御される、請求項8に記載のラッチ回路。
- 前記ラッチ回路が差分入力信号に対して適合され、実質的に同一である第1のラッチ部分及び第2のラッチ部分を有し、各ラッチ部分が、
反転入力部及び非反転入力部を有する差分入力部と、
反転出力部及び非反転出力部を有する差分出力部と、
を有し、
前記第1のラッチ部分の前記出力部の一方が、反対の極性を持つ前記第2のラッチ部分の前記入力部の一方に結合され、
前記第2のラッチ部分の前記出力部の一方が、反対の極性を持つ前記第1のラッチ部分の前記入力部の一方に結合され、
差分入力信号が、前記第1のラッチ部分の前記入力部の一方において、及び前記第2のラッチ部分の反対の極性を持つ前記入力部の一方に対してそれぞれ供給され、
前記ラッチ部分のそれぞれが、前記入力信号に対する閾値を決定するそれぞれの制御信号に結合された制御入力部を有し、それぞれ、前記入力信号が前記閾値より大きい場合には出力ラッチがHIGH論理状態であり、前記信号が前記閾値より小さい場合にはLOW状態である、
請求項1に記載のラッチ回路。 - 前記ラッチ回路がトランジスタを有し、各トランジスタがソース、ゲート及びドレインを有し、各ラッチ部分が、
互いに結合されたソースをそれぞれ持つ第1のトランジスタ及び第2のトランジスタを有するトランジスタの第1の対と、
互いに結合されたソースをそれぞれ持つ第3のトランジスタ及び第4のトランジスタを有するトランジスタの第2の対であって、
前記第2のトランジスタのゲートが、前記第3のトランジスタのゲートにそれぞれ結合され、DC電圧レベルに更に結合される、当該第2の対と、
第1のスイッチ及び第2のスイッチを有するスイッチの対であって、これらのスイッチが、前記第1のトランジスタ及び第4のトランジスタのそれぞれのドレイン及びソースにそれぞれ結合されたそれぞれのドレイン及びソースを持つトランジスタを含み、
前記第1のスイッチのゲートがバイナリクロック信号により駆動され、前記第2のスイッチのゲートが反転バイナリクロック信号により駆動される前記スイッチの対と、
を有し、
一方の部分の前記第1のトランジスタのゲートが他方の部分のそれぞれの出力部にそれぞれ結合されるように前記2つのラッチ部分が相互結合される、
請求項10に記載のラッチ回路。 - 前記第1のトランジスタ及び前記第2のトランジスタのソースが第1の電流源により供給され、
前記第3のトランジスタ及び前記第4のトランジスタのソースが第2の電流源により供給される、
請求項11に記載のラッチ回路。 - 前記第1の電流源及び前記第2の電流源が実質的に等しい電流を供給する、請求項12に記載のラッチ回路。
- 前記第1のトランジスタのドレイン及び前記第4のトランジスタのドレインが互いにそれぞれ結合され、第1の抵抗器手段を介して供給電圧に更に結合される、請求項10ないし13のいずれか一項に記載のラッチ回路。
- 前記第2のトランジスタのドレインが前記第3のトランジスタのドレインにそれぞれ結合され、これらのドレインが第2の抵抗器手段を介して前記供給電圧に更に結合される、請求項10ないし14のいずれか一項に記載のラッチ回路。
- 前記第1の電流源及び前記第2の電流源が、制御される電流源の主電流チャネルと第3の抵抗器手段との直列接続を有する、請求項10ないし15のいずれか一項に記載のラッチ回路。
- 前記制御される電流源が電圧により制御される、請求項16に記載のラッチ回路。
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