JPH0522407B2 - - Google Patents
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- JPH0522407B2 JPH0522407B2 JP63169543A JP16954388A JPH0522407B2 JP H0522407 B2 JPH0522407 B2 JP H0522407B2 JP 63169543 A JP63169543 A JP 63169543A JP 16954388 A JP16954388 A JP 16954388A JP H0522407 B2 JPH0522407 B2 JP H0522407B2
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- JP
- Japan
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- transistor
- circuit
- clock
- data
- latch
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- 238000000605 extraction Methods 0.000 claims description 7
- 238000005070 sampling Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Description
〔概要〕
計算機の高速論理回路等に用いられるECL（電
流切換型）ラツチ回路に関し、 ECLラツチ回路におけるクロツク機構を簡単
化し、回路動作の安定化を図ることを目的とし、 それぞれがレベルシフト型のECL回路で構成
されたデータ入力部とラツチ部とをそなえ、デー
タ入力部のECL回路は、データとクロツクとを
それぞれ入力とする並列接続された入力側トラン
ジスタと参照電圧を印加された出力側トランジス
タとをそなえて、データをクロツクによりサンプ
リングするとともに、参照電圧印加側トランジス
タのコレクタからレベルシフトしたデータ信号を
出力し、ラツチ部のECL回路は、帰還信号取り
出し側のトランジスタのコレクタをデータ入力部
の参照電圧印加側トランジスタのコレクタにコレ
クタ結合され、帰還信号取り出し側トランジスタ
のベースには、データ入力部に入力するクロツク
と同じものを入力し、帰還信号取り出し側の反対
側には参照電圧を印加するトランジスタと帰還信
号を入力するトランジスタとを並列接続して構成
した。 〔産業上の利用分野〕 本発明は、計算機の高速論理回路等に用いられ
るECL（電流切換型）ラツチ回路に関する。 特に本発明は、単一のクロツクしか必要としな
い簡単な構成のECLラツチ回路を提供する。 〔従来の技術〕 第５図に従来のECLラツチ回路の回路図を示
す。 第５図において、１はデータ入力部、２はラツ
チ部、TR１ないしTR９はトランジスタ、Diは
ダイオード、Ｒ１ないしＲ５は抵抗、CLKは正
クロツク、は負クロツク、Ｄはラツチ入力
のデータ、Ｑはラツチの状態出力、VBBは参照
用電圧、VEEは電流スイツチ用の電源電圧、
VTTはエミツタホロワ終端用の電源電圧、VCS
は定電流制御電圧を表す。 次に第６図の信号波形図を用いて、第５図の回
路の動作を説明する。 この回路は、負クロツクが“０”のとき
（CLK＝“１”）、ラツチ入力データＤをサンプリ
ングし、が“１”のとき（CLK＝“０”）、そ
のサンプリングした値を保持する。 つまりデータ入力部１のTRIに入力される負ク
ロツクが“０”のとき、ラツチ入力データ
Ｄが“０”であれば、TR３はオンとなる。そし
てこの時のTR３の低レベルのコレクタ電圧がラ
ツチ部２のTR９のベース電圧として印加される
ので、TR９のＱ出力は低レベルとなり、TR６
がオフとなる。このとき正クロツクCLKが“１”
であるためTR５はオン，そしてTR７はオフと
なつている。続いて正クロツクCLKが“０”に
変化すると（CLK＝“１”）、TR５およびTR６が
ともにオフになるため、TR７はオンになり、そ
の状態は保持される。 他方、TR１に入力される負クロツクが
“０”のときラツチ入力データＤが“１”であれ
ば、TR２はオンそしてTR３はオフとなり、TR
９のＱ出力は高レベルでTR６はオンとなる。 またこのとき、正クロツクCLKは“１”であ
るためTR５はオンである。この結果TR７はオ
フとなる。そして続いてCLKが“０”に変化し
ても（＝“１”）、TR６はオンであつたため、
TR７のオフ状態が保持される。 第７図は、第５図のECLラツチ回路に用いら
れる負クロツクと正クロツクCLKを発生す
るための両極性クロツクドライバの回路図であ
る。 〔発明が解決しようとする課題〕 従来のECLラツチ回路では、データ入力部と
ラツチ部に負クロツクと正クロツクとを別々に印
加する必要があり、そのため第７図に示すような
正負両極性のクロツクを発生するドライバが必要
であつた。 また負クロツクと正クロツクそれぞれの配線長
や配線に付く容量の違い等により遅延時間に差が
生じて、ECLラツチ回路の動作が不安定になる
可能性があつた。 本発明は、ECLラツチ回路におけるクロツク
機構を簡単化し、回路動作の安定化を図ることを
目的としている。 〔課題を解決するための手段〕 本発明は、従来のラツチ回路において、ラツチ
部のECLのクロツク入力用のトランジスタと帰
還信号入力用のトランジスタの位置を入れ換え、
ラツチ部において必要とされるクロツクの位相を
反転して、データ入力部のクロツクと同一位相の
ものを適用できるようにしたものである。 第１図は本発明のECLラツチ回路の原理図で
ある。 第１図において、１はデータ入力部、２はラツ
チ部、TR１１ないしTR１７はトランジスタ、
Diはレベルクランプ用のダイオード、Ｒ１１な
いしＲ１３は抵抗、は負クロツク、Ｄはデ
ータ、Ｑは状態出力、VBBは参照用電圧、VEE
およびVTTは電源電圧、GNDは接地、ｉは定電
流である。 データ入力部１およびラツチ部２はともにレベ
ルシフト型のECL回路を基本とする回路構成を
とつている。 データ入力部１のECL回路をなす一対の電流
スイツチング路の一方は、およびＤをそれ
ぞれ入力とするトランジスタTR１１およびTR
１２の並列接続で構成され、それらの入力のいず
れか一つでの論理“１”のレベルになると、その
トランジスタがオンとなり、他方の電流スイツチ
ング路を構成するトランジスタTR１３をオフに
する。TR１３のコレクタは、ラツチ部２への信
号取り出し点となつている。 ラツチ部２のECL回路をなす一対の電流スイ
ツチング路の一方を構成するトランジスタTR１
４のコレクタは、TR１３のコレクタに結合（コ
レクタ・ドツト）されており、TR１１の入力の
CLKが同じように入力される。TR１４のコレク
タには、状態出力Ｑおよび帰還信号を取り出すト
ランジスタTR１７のベースも接続されている。 ラツチ部のECL回路の他方の電流スイツチン
グ路は、参照用電圧VBBを入力とするトランジ
スタTR１５と帰還信号を入力するトランジスタ
TR１６との並列接続により構成されている。 TR１７はエミツタホロワ回路をなし、そのエ
ミツタから状態出力Ｑが取り出され、またTR１
６のベースに帰還信号として与えられる。 第２図に示すように、Ｑの信号レベルは、
CLK，Ｄの信号レベルをシフトしたもので、Ｑ
の高レベルVOHは、，Ｄの高レベルVOH
よりも大きく、低レベルVOLは同じである。 このため、TR１６にＱのVOHが印加される
と、TR１４に印加されるのレベルよりも優
勢となり、TR１６をオン，TR１４をオフにす
ることができる。 〔作用〕 第３図に示す信号波形図を用いて、第１図の
ECLラツチ回路の動作を説明する。 が“０”のとき、データ入力部１でデー
タＤをサンプリングし、が“１”のときそ
のサンプリングしたデータＤのレベルをラツチ部
２にホールドする。 つまり、＝“０”のときＤ＝“０”であれ
ばTR１１，TR１２はともにオフとなり、TR１
３がオンとなる。このときTR１４もオフである
ためＱはVOLとなり、TR１６はオフ、TR１５
がオンとなる。 次に＝“１”に変わると、TR１１はオン，
TR１３はオフ．TR１４はオンとなる。このた
めＱのVOL，すなわち“０”がラツチ部２にホ
ールドされる。 他方、＝“０”のとき＝“１”であれば、
TR１１はオフであるが、TR１２はオンとなつ
て、TR１３はオフとなる。このときTR１４は
オフであるため、ＱはVOHとなり、TR１６を
オンにする。続いて＝“１”になると、TR
１１はオン，TR１３はオフとなり、TR１４に
はのVOHが印加されるが、ＱのVOHに支
配されて、TR１６がオン、TR１４がオフの状
態、すなわち“１”がラツチ部２にラツチされ
る。 〔実施例〕 第４図に本発明の１実施例によるLSI回路を示
す。 第４図において、１１ないし１３は本発明が適
用されているECLラツチ回路、１４は３入力OR
回路、１５は３入力OR／NOR回路である。 ECLラツチ回路１１ないし１３（１２，１３
については１１と同じであるため、詳細な回路構
成を省略してある）は、第１図に示したECLラ
ツチ回路に、RESET，SET，Ｑの機能追加を行
つたものである。 RESET，SET，Ｑの各信号のレベルは、第２
図に示されているＱの信号レベルと同じで、その
VOHのレベルが，ＤのVOHレベルよりも
大きくされている。 RESETは、＝“１”，SET＝“０”におい
て“１”にし、Ｑ＝“０”にする信号である。 SETは、＝“１”，RESET＝“０”におい
て“１”にし、Ｑ＝“１”にする信号である。 Ｑは、の逆出力である。 ３入力OR回路１４において、１は、
のもとになるクロツクパルス入力である。また
EN１，EN２は、クロツク入力制御用のイネー
ブル信号であり、ともに“０”のとき、回路１４
はを各ECLラツチ回路１１ないし１３に供
給する。 ３入力OR／NOR回路１５におけるＤ１，Ｄ
２，Ｄ３は、Ｄのもとになるデータであり、回路
１５は、 Ｄ＝Ｄ１＋Ｄ２＋Ｄ３ のOR論理をとつて、各ECLラツチ回路１１ない
し１３に供給する。 ２入力OR回路１４および３入力OR／NOR回
路１５は非レベルシフト型となつている。これら
の各回路内のRoがレベルシフト用の抵抗であり、
シフト量ΔV＝Ro〓ｉを生じる。抵抗Roは、コ
レクタ抵抗RCSとともに、マスタスライスLSIの
場合エレメント抵抗として用意されている。 他方、ECLラツチ回路１１ないし１３はレベ
ルシフト型であり、Roは、RCSとともに一方の
電流スイツチング路のみに挿入されている。した
がつて、ECLラツチ回路を構成する場合、レベ
ルシフト型も非レベルシフト型も共通の抵抗を利
用でき、特別の値をもつた抵抗を別に用意する必
要がない。 ところでECLラツチ回路１１において＝
“１”でRESET＝“１”としたとき、トランジス
タTA，TBが同時にオンとなり、コレクタ結合
点NodeCに、（Ro＋RCS）×2iのレベル低下が生
じようとする。この場合、NodeCに結合されて
いるTA，TBのコレクタがそれぞれのベース電
位より下がり、ベース−コレクタ間が順方向にな
る飽和現象が起きるため、クランプダイオード
Diにより過度なレベル低下を防止している。こ
のDiには、余分のエミツタホロワトランジスタ
を流用することができる。 なお第３図の信号波形図において、データホー
ルドのポイントでは、Ｄ＝“０”をホールドする
とき、が“０”から“１”に変化するので、
第４図中のTCがオフからオンに、TDがオンか
らオフに、そしてTAがオフからオンにそれぞれ
変化する。 このTDとTAの動きは、NodeCに対して逆向
きの動作となるが、NodeCに接続されているト
ランジスタや配線の寄生容量により、NodeCの
電位が瞬時には応答できないため、Ｄ＝“０”の
ホールドが可能となる。必要ならば、NodeCあ
るいはTBのエミツタ配線に容量を付加（たとえ
ば図示されているCadd）し、タイミング調整を
行うこともできる。 〔発明の効果〕 本発明によるECLラツチ回路は、単一のクロ
ツクしか必要としないため、クロツクドライバが
簡単になり、また配線も単純化される利点があ
る。しかも従来の回路にくらべて安定な動作が可
能で、性能的にも改善される。
流切換型）ラツチ回路に関し、 ECLラツチ回路におけるクロツク機構を簡単
化し、回路動作の安定化を図ることを目的とし、 それぞれがレベルシフト型のECL回路で構成
されたデータ入力部とラツチ部とをそなえ、デー
タ入力部のECL回路は、データとクロツクとを
それぞれ入力とする並列接続された入力側トラン
ジスタと参照電圧を印加された出力側トランジス
タとをそなえて、データをクロツクによりサンプ
リングするとともに、参照電圧印加側トランジス
タのコレクタからレベルシフトしたデータ信号を
出力し、ラツチ部のECL回路は、帰還信号取り
出し側のトランジスタのコレクタをデータ入力部
の参照電圧印加側トランジスタのコレクタにコレ
クタ結合され、帰還信号取り出し側トランジスタ
のベースには、データ入力部に入力するクロツク
と同じものを入力し、帰還信号取り出し側の反対
側には参照電圧を印加するトランジスタと帰還信
号を入力するトランジスタとを並列接続して構成
した。 〔産業上の利用分野〕 本発明は、計算機の高速論理回路等に用いられ
るECL（電流切換型）ラツチ回路に関する。 特に本発明は、単一のクロツクしか必要としな
い簡単な構成のECLラツチ回路を提供する。 〔従来の技術〕 第５図に従来のECLラツチ回路の回路図を示
す。 第５図において、１はデータ入力部、２はラツ
チ部、TR１ないしTR９はトランジスタ、Diは
ダイオード、Ｒ１ないしＲ５は抵抗、CLKは正
クロツク、は負クロツク、Ｄはラツチ入力
のデータ、Ｑはラツチの状態出力、VBBは参照
用電圧、VEEは電流スイツチ用の電源電圧、
VTTはエミツタホロワ終端用の電源電圧、VCS
は定電流制御電圧を表す。 次に第６図の信号波形図を用いて、第５図の回
路の動作を説明する。 この回路は、負クロツクが“０”のとき
（CLK＝“１”）、ラツチ入力データＤをサンプリ
ングし、が“１”のとき（CLK＝“０”）、そ
のサンプリングした値を保持する。 つまりデータ入力部１のTRIに入力される負ク
ロツクが“０”のとき、ラツチ入力データ
Ｄが“０”であれば、TR３はオンとなる。そし
てこの時のTR３の低レベルのコレクタ電圧がラ
ツチ部２のTR９のベース電圧として印加される
ので、TR９のＱ出力は低レベルとなり、TR６
がオフとなる。このとき正クロツクCLKが“１”
であるためTR５はオン，そしてTR７はオフと
なつている。続いて正クロツクCLKが“０”に
変化すると（CLK＝“１”）、TR５およびTR６が
ともにオフになるため、TR７はオンになり、そ
の状態は保持される。 他方、TR１に入力される負クロツクが
“０”のときラツチ入力データＤが“１”であれ
ば、TR２はオンそしてTR３はオフとなり、TR
９のＱ出力は高レベルでTR６はオンとなる。 またこのとき、正クロツクCLKは“１”であ
るためTR５はオンである。この結果TR７はオ
フとなる。そして続いてCLKが“０”に変化し
ても（＝“１”）、TR６はオンであつたため、
TR７のオフ状態が保持される。 第７図は、第５図のECLラツチ回路に用いら
れる負クロツクと正クロツクCLKを発生す
るための両極性クロツクドライバの回路図であ
る。 〔発明が解決しようとする課題〕 従来のECLラツチ回路では、データ入力部と
ラツチ部に負クロツクと正クロツクとを別々に印
加する必要があり、そのため第７図に示すような
正負両極性のクロツクを発生するドライバが必要
であつた。 また負クロツクと正クロツクそれぞれの配線長
や配線に付く容量の違い等により遅延時間に差が
生じて、ECLラツチ回路の動作が不安定になる
可能性があつた。 本発明は、ECLラツチ回路におけるクロツク
機構を簡単化し、回路動作の安定化を図ることを
目的としている。 〔課題を解決するための手段〕 本発明は、従来のラツチ回路において、ラツチ
部のECLのクロツク入力用のトランジスタと帰
還信号入力用のトランジスタの位置を入れ換え、
ラツチ部において必要とされるクロツクの位相を
反転して、データ入力部のクロツクと同一位相の
ものを適用できるようにしたものである。 第１図は本発明のECLラツチ回路の原理図で
ある。 第１図において、１はデータ入力部、２はラツ
チ部、TR１１ないしTR１７はトランジスタ、
Diはレベルクランプ用のダイオード、Ｒ１１な
いしＲ１３は抵抗、は負クロツク、Ｄはデ
ータ、Ｑは状態出力、VBBは参照用電圧、VEE
およびVTTは電源電圧、GNDは接地、ｉは定電
流である。 データ入力部１およびラツチ部２はともにレベ
ルシフト型のECL回路を基本とする回路構成を
とつている。 データ入力部１のECL回路をなす一対の電流
スイツチング路の一方は、およびＤをそれ
ぞれ入力とするトランジスタTR１１およびTR
１２の並列接続で構成され、それらの入力のいず
れか一つでの論理“１”のレベルになると、その
トランジスタがオンとなり、他方の電流スイツチ
ング路を構成するトランジスタTR１３をオフに
する。TR１３のコレクタは、ラツチ部２への信
号取り出し点となつている。 ラツチ部２のECL回路をなす一対の電流スイ
ツチング路の一方を構成するトランジスタTR１
４のコレクタは、TR１３のコレクタに結合（コ
レクタ・ドツト）されており、TR１１の入力の
CLKが同じように入力される。TR１４のコレク
タには、状態出力Ｑおよび帰還信号を取り出すト
ランジスタTR１７のベースも接続されている。 ラツチ部のECL回路の他方の電流スイツチン
グ路は、参照用電圧VBBを入力とするトランジ
スタTR１５と帰還信号を入力するトランジスタ
TR１６との並列接続により構成されている。 TR１７はエミツタホロワ回路をなし、そのエ
ミツタから状態出力Ｑが取り出され、またTR１
６のベースに帰還信号として与えられる。 第２図に示すように、Ｑの信号レベルは、
CLK，Ｄの信号レベルをシフトしたもので、Ｑ
の高レベルVOHは、，Ｄの高レベルVOH
よりも大きく、低レベルVOLは同じである。 このため、TR１６にＱのVOHが印加される
と、TR１４に印加されるのレベルよりも優
勢となり、TR１６をオン，TR１４をオフにす
ることができる。 〔作用〕 第３図に示す信号波形図を用いて、第１図の
ECLラツチ回路の動作を説明する。 が“０”のとき、データ入力部１でデー
タＤをサンプリングし、が“１”のときそ
のサンプリングしたデータＤのレベルをラツチ部
２にホールドする。 つまり、＝“０”のときＤ＝“０”であれ
ばTR１１，TR１２はともにオフとなり、TR１
３がオンとなる。このときTR１４もオフである
ためＱはVOLとなり、TR１６はオフ、TR１５
がオンとなる。 次に＝“１”に変わると、TR１１はオン，
TR１３はオフ．TR１４はオンとなる。このた
めＱのVOL，すなわち“０”がラツチ部２にホ
ールドされる。 他方、＝“０”のとき＝“１”であれば、
TR１１はオフであるが、TR１２はオンとなつ
て、TR１３はオフとなる。このときTR１４は
オフであるため、ＱはVOHとなり、TR１６を
オンにする。続いて＝“１”になると、TR
１１はオン，TR１３はオフとなり、TR１４に
はのVOHが印加されるが、ＱのVOHに支
配されて、TR１６がオン、TR１４がオフの状
態、すなわち“１”がラツチ部２にラツチされ
る。 〔実施例〕 第４図に本発明の１実施例によるLSI回路を示
す。 第４図において、１１ないし１３は本発明が適
用されているECLラツチ回路、１４は３入力OR
回路、１５は３入力OR／NOR回路である。 ECLラツチ回路１１ないし１３（１２，１３
については１１と同じであるため、詳細な回路構
成を省略してある）は、第１図に示したECLラ
ツチ回路に、RESET，SET，Ｑの機能追加を行
つたものである。 RESET，SET，Ｑの各信号のレベルは、第２
図に示されているＱの信号レベルと同じで、その
VOHのレベルが，ＤのVOHレベルよりも
大きくされている。 RESETは、＝“１”，SET＝“０”におい
て“１”にし、Ｑ＝“０”にする信号である。 SETは、＝“１”，RESET＝“０”におい
て“１”にし、Ｑ＝“１”にする信号である。 Ｑは、の逆出力である。 ３入力OR回路１４において、１は、
のもとになるクロツクパルス入力である。また
EN１，EN２は、クロツク入力制御用のイネー
ブル信号であり、ともに“０”のとき、回路１４
はを各ECLラツチ回路１１ないし１３に供
給する。 ３入力OR／NOR回路１５におけるＤ１，Ｄ
２，Ｄ３は、Ｄのもとになるデータであり、回路
１５は、 Ｄ＝Ｄ１＋Ｄ２＋Ｄ３ のOR論理をとつて、各ECLラツチ回路１１ない
し１３に供給する。 ２入力OR回路１４および３入力OR／NOR回
路１５は非レベルシフト型となつている。これら
の各回路内のRoがレベルシフト用の抵抗であり、
シフト量ΔV＝Ro〓ｉを生じる。抵抗Roは、コ
レクタ抵抗RCSとともに、マスタスライスLSIの
場合エレメント抵抗として用意されている。 他方、ECLラツチ回路１１ないし１３はレベ
ルシフト型であり、Roは、RCSとともに一方の
電流スイツチング路のみに挿入されている。した
がつて、ECLラツチ回路を構成する場合、レベ
ルシフト型も非レベルシフト型も共通の抵抗を利
用でき、特別の値をもつた抵抗を別に用意する必
要がない。 ところでECLラツチ回路１１において＝
“１”でRESET＝“１”としたとき、トランジス
タTA，TBが同時にオンとなり、コレクタ結合
点NodeCに、（Ro＋RCS）×2iのレベル低下が生
じようとする。この場合、NodeCに結合されて
いるTA，TBのコレクタがそれぞれのベース電
位より下がり、ベース−コレクタ間が順方向にな
る飽和現象が起きるため、クランプダイオード
Diにより過度なレベル低下を防止している。こ
のDiには、余分のエミツタホロワトランジスタ
を流用することができる。 なお第３図の信号波形図において、データホー
ルドのポイントでは、Ｄ＝“０”をホールドする
とき、が“０”から“１”に変化するので、
第４図中のTCがオフからオンに、TDがオンか
らオフに、そしてTAがオフからオンにそれぞれ
変化する。 このTDとTAの動きは、NodeCに対して逆向
きの動作となるが、NodeCに接続されているト
ランジスタや配線の寄生容量により、NodeCの
電位が瞬時には応答できないため、Ｄ＝“０”の
ホールドが可能となる。必要ならば、NodeCあ
るいはTBのエミツタ配線に容量を付加（たとえ
ば図示されているCadd）し、タイミング調整を
行うこともできる。 〔発明の効果〕 本発明によるECLラツチ回路は、単一のクロ
ツクしか必要としないため、クロツクドライバが
簡単になり、また配線も単純化される利点があ
る。しかも従来の回路にくらべて安定な動作が可
能で、性能的にも改善される。
第１図は本発明の原理図、第２図は本発明回路
における信号レベル図、第３図は本発明回路の信
号波形図、第４図は本発明の１実施例の回路図、
第５図は従来のECLラツチ回路の回路図、第６
図は従来回路の信号波形図、第７図は両極性クロ
ツクドライバの回路図である。 第１図中、１……データ入力部、２……ラツチ
部、TR１１〜TR１７……トランジスタ、Di…
…レベルクランプ用ダイオード、Ｒ１１〜Ｒ１３
……抵抗、ｉ……定電流、……負クロツク、
Ｄ……データ、Ｑ……状態出力、VBB……参照
電圧。
における信号レベル図、第３図は本発明回路の信
号波形図、第４図は本発明の１実施例の回路図、
第５図は従来のECLラツチ回路の回路図、第６
図は従来回路の信号波形図、第７図は両極性クロ
ツクドライバの回路図である。 第１図中、１……データ入力部、２……ラツチ
部、TR１１〜TR１７……トランジスタ、Di…
…レベルクランプ用ダイオード、Ｒ１１〜Ｒ１３
……抵抗、ｉ……定電流、……負クロツク、
Ｄ……データ、Ｑ……状態出力、VBB……参照
電圧。
Claims (1)
- 【特許請求の範囲】 １ それぞれがレベルシフト型のECL回路で構
成されたデータ入力部１とラツチ部２とをそな
え、 データ入力部１のレベルシフト型のECL回路は、
データＤとクロツクとをそれぞれ入力とす
る並列接続された入力側トランジスタと、参照電
圧を印加された出力側トランジスタとをそなえ、
データＤをクロツクによりサンプリングす
るとともに、参照電圧を印加された出力側トラン
ジスタのコレクタからエミツタホロワを介して取
り出される出力データ信号の高側論理レベルは、
データＤおよびクロツクの高側論理レベル
よりも高くなるようにレベルシフトし、 ラツチ部２のECL回路は、帰還信号取り出し
側のトランジスタのコレクタをデータ入力部１の
上記出力側トランジスタのコレクタにコレクタ結
合され、上記帰還信号取り出し側トランジスタの
ベースには、データ入力部１に入力するクロツク
CLKと同じものを入力し、帰還信号取り出し側
の反対側は参照電圧を印加するトランジスタと帰
還信号を入力するトランジスタとを並列接続して
構成したことを特徴とするECLラツチ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169543A JPH0219017A (ja) | 1988-07-07 | 1988-07-07 | Ｅｃｌラッチ回路 |
| US07/374,294 US4970417A (en) | 1988-07-07 | 1989-06-30 | Emitter coupled logic latch circuit |
| DE68925158T DE68925158T2 (de) | 1988-07-07 | 1989-07-04 | Verriegelungsschaltung in emittergekoppelter Logik |
| EP89306781A EP0350261B1 (en) | 1988-07-07 | 1989-07-04 | Emitter coupled logic latch circuit |
| CA000604806A CA1307032C (en) | 1988-07-07 | 1989-07-05 | Emitter coupled logic latch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169543A JPH0219017A (ja) | 1988-07-07 | 1988-07-07 | Ｅｃｌラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0219017A JPH0219017A (ja) | 1990-01-23 |
| JPH0522407B2 true JPH0522407B2 (ja) | 1993-03-29 |
Family
ID=15888432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63169543A Granted JPH0219017A (ja) | 1988-07-07 | 1988-07-07 | Ｅｃｌラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0219017A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007520967A (ja) * | 2004-02-05 | 2007-07-26 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ラッチ回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4853233B2 (ja) * | 2006-10-31 | 2012-01-11 | 日本電気株式会社 | 論理回路 |
-
1988
- 1988-07-07 JP JP63169543A patent/JPH0219017A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007520967A (ja) * | 2004-02-05 | 2007-07-26 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ラッチ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0219017A (ja) | 1990-01-23 |
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