JPS60500987A - Ａｎｄ／ｎａｎｄ機能を備えたｔｔｌ−ｅｃｌ入力変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＡＮＤ／ＮＡＮＤｍ能を備えた ＴＴＬ−ＥＣＬ入力変換回路 ｌ」へ」」 この発明は一般的にはディジタル回路に関し、より特定的には、トランジスター トランジスタ論理（ＴＴＬ）信号を、エミッタ結合論理（ＥＣＬ）回路に適合す る電圧レベルに変換するための新規なかつ改良された変換回路に関する。

今日の種々の電子産業において体験した爆発的を成長は、部分的には、シリコン のますます小さな領域の上にますます多くの電子回路を集積化することができる 能力からもたらされた。この集積化は、電子集積回路を製造するために近年開発 された独白の手法からだけではなく、部品の総数をも減少させるより効率的な回 路設計からも生じる。チップ上に回路を形成するのに必要とされる面積を減少さ せることに加えて、効率的な回路設計を通じて部品の総数を減少させることもま た、改善された動作速度およびより低い電力の消費をもたらす。

さらに、近年開発された半導体製造技術および工程が、シリコンの与えられた領 域上に形成され得る回路の部品の数を増大させることについて驚くべき成功を達 成した一方で、制限もまた存在する。したがって、今日の製造技術がミ一定の大 きさの集積回路チップ上にうま（形成され得る部品の総数に関する限界に到達す るときに、効率的な設計手法は、チップ上により多（の回路を配置しようとする 今日の努力において重要となっている。

バイポーラ技術を利用するディジタルシステムの他の局面に目を向けると、単一 のシステム上でトランジスタートランジスタ論理（ＴＴＬ）をエミッタ結合論理 （ＥＣＬ）と組合わせて用いることがしばしば必要である。選択的に、一方のデ ィジタルシステムはＴＴＬにおいて実現される一方で、他方はＥＣＬにおいて実 現され、さらにこれら２つを共に接続することに対する必要性が増大する。典型 的には、１１１回路は、種々のトランジスタ素子を飽和させまたはオフに切換え るために、ＥＣＬにおいて用いられるよりも高い電圧の振幅で作動する。ＥＣＬ は、周知の高い動作速度を達成するために、非飽和モードにおいてトランジスタ を用いる。すなわち、ＥＣＬ構成のトランジスタは、完全にオンまたは完全にオ フには切換わらないが、しかし、１つまたはそれ以上の与えられた基準電圧の上 および下で振動する。

とにかく、ＴＴＬおよびＥＣＬ回路が混合されても、またはＴＴＬシステムがＥ ＣＬシステムと通信しなければならなくても、１１１回路によって発生するディ ジタル信号は、それらがＥＣＬ回路によって利用され得る前にＥＣＬレベルに変 換されなければならない。しばしば、これは、ＴＴＬ信号を受取るＥＣＬ回路の 各々の入力において個別のレベルシフト回路を用いることによって達成される。

発明の概要 この発明は、論理的ＡＮＤ／ＮＡＮＤＩＮ能を含むＴＴＬ−ＥＣＬの組合せの変 換回路を提供することに加えて、回路を製造するのに必要とされるシリコンの面 積を減少させるために回路を最小限にする効率的な回路設計を提供する。

それゆえに、この発明に従うと、いくつかのエミッタ結合された対が与えられて おり、その各々は、変換されるべき各々のＴＴＬ信号に対するものであり、エミ ッタ結合された対の各々は、入力端子に結合されてＴＴＬ信号を受信し、バイア スドライバに結合されて基準電圧を受信し、単一の電流源に結合され、さらに互 いに結合されてＴＴＬ−ＥＣし電圧レベル変換およびＡＮＤ／ＮＡＮＤ機能の双 方を同時に実行する。

この発明によっていくつかの利点が実現される。単一の回路構成において変換お よびＡＮＤ／ＮＡＮＤ機能の双方を実現することによって、部品の総数、遅延時 間（すなわち、回路の入力から出力への部品を介する伝播時間）、および電力消 費はすべて減少される。

これらの減少に伴なって、もちろん、回路を形成するのにチップ上に必要とされ るスペースもまた減少される。

この発明のこれらのおよび他の利点は、添付された図面に関連してなされるこの 発明の以下の詳細な説明を読むことによって、当業者にとってより明白となろう 。

ｍｍｏと腹！」Ｌ阪貝− 第１図は、この発明によって実現される機能を表わす概略図である。

第２図は、この発明の回路の詳細な回路図である。

第３図は、第２図の回路に用いられる電流源の好ましい形態の詳細な回路図であ る。

１１莞」」 第１図には、この発明の変換回路（一般に参照番号１０で示される）によって実 行される機能が描かれている。図示されているように、変換回路１０は、入力端 子１２および１４において、典型的には各々特定の電圧レベルによって表わされ る２つの論理状態のうちの一方であるＴＴＬ信号を受取る。正の論理において、 “ロー″または論理パ０”状態は、Ｏないし０．８ＶＤＣの範囲内の電圧によっ て表わされ、さらに、″゛ハイまたは論理１１１１１状態は、２゜４ないし４． ５ＶＤＣの範囲内の電圧によって表わされる。

入力端子１２および１４において受取られたＴＴＬ信号は、標準的なＥＣＬ回路 に適合する電圧レベルに変換されて、各々受信されたＴＴＬ入力信号のＡＮＤま たはＮＡＮＤを表わすＥＣＬ信号として変換回路１０の出力ライン１６および１ ８上に現われる。

次に、第２図を参照すると、変換回路１０を形成する回路要素が描かれている。

この回路の中心部にあるのは、２つのエミッタ結合されたトランジスタの対Ｑ　 １　／Ｑ　２およびＱ３／Ｑ４である。各々のトランジスタの対のエミッタ端子 はともに接続され、かつトランジスタの対Ｑｌ／Ｑ２は電流源２０に接続され、 この電流源２０はさらにアース（Ｇ）電位に接続されている。トランジスタ対Ｑ ３／Ｑ４のエミッタ端子は、トランジスタＱ１のコレクタ端子に接続され、トラ ンジスタＱ３およびＱ４のコレクタ端子は、各々抵抗Ｒ１およびＲ２によって電 源電圧Ｖｃｃに結合されている。トランジスタＱ２のコレクタ端子は、トランジ スタＱ４のコレクタ端子に接続されている。

トランジスタ対Ｑ　１　／Ｑ　２およびＱ３／Ｑ４の各々のトランジスタＱ２お よびＱ４は、基準トランジスタを形成しこの基準トランジスタに対して入力信号 が比較される。トランジスタＱ２およびＱ４のベース端子は、抵抗Ｒ３と、トラ ンジスタＱ５と、ダイオードＤ１と、トランジスタＱ６とによる、電源電圧Ｖｃ ｃとアース電位との間の直列接続から形成されるバイアスドライバ回路網に結合 されている。トランジスタＱ５およびＱ６は、各々のベース端子をそれらの各々 のコレクタ端子に結合することによってダイオードを構成するように接続されて いる。ダイオードＤ１は、ショットキダイオードであり、そのより低い順バイア ス電圧降下（トランジスタの順バイアス電圧降下（ＶＢＥ）がほぼ８００ｍＶで あるのに比較して、これはほぼ５００ｍｖである）のために用いられる。抵抗Ｒ ３は、トランジスタＱ４のベース端子と、トランジスタＱ５の接続されたトラン ジスタＱ２のベース端子は、トランジスタＱ５のエミッタ端子と、ダイオードＤ １のアノードとに結合される。

ダイオ、−ドＤ１のカソードは、トランジスタＱ６の接続されたベースおよびコ レクタ端子に接続され、トランジスタＱ６のエミッタ端子はアース電位に接続さ れている。

各々のトランジスタ対のトランジスタＱ１およびＱ３は、回路に対する入力トラ ンジスタを形成するが、それらの各々のベース端子を入力端子１２および１４に 結合させて、そこに与えられるＴＴＬ信号を受取る。トランジスタＱ１のベース 端子は、１対のショットキダイオードＤ２およびＤ３によって入力端子１２に結 合されている。ダイオードＤ３のカソードがトランジスタＱ１のベース端子に接 続する一方で、そのアノードはダイオードＤ２のアノードに接続する。さらに、 ダイオードＤ２のカソードは、入力端子１２に接続する。抵抗Ｒ４は、ダイオー ドＤ２およびＤ３の接続されたアノードと、電源電圧Ｖｃｃとの間に結合されて いる。ダイオードＤ４は、ダイオードＤ２およびＤ３と並列に接続されている。

ダイオードＤ４のアノードはトランジスタＱ１のベース端子に接続され、そのカ ソードは入力端子１２に接続されている。ダイオードＤ２の機能は、トランジス タＱ１のベースを高電圧から絶縁して、トランジスタが飽和することを妨げるこ とである。ダイオードＤ３は、ダイオードＤ２によって引起こされる電圧降下を 補償し、かつダイオードＤ４は、入力電圧の遷移が゛ハイ″状態から″ロー″状 態になるときに、トランジスタＱ１のベース端子から入力端子１２へＤＣ電流経 路を提供する。

入力端子１２には、この端子とアース電位との岡−に結合されたクランプダイオ ードＤ５が設けられている。ダイオードＤ５（ショットキダイオード）は、入ノ 〕信号が負になるときに導通し、アンダーシュートを制限しかつパハイーロー″ 遷移に従う長い信号ラインのリンギングを制御するのを助【プる。

同様に、入力端子１４は、ダイオードＤ６のカソードと、過渡電流を抑制するた めにダイオードＤ５と同様の態様で機能するクランプダイオードＤ７（後者のダ イオードはショットキダイオード）のカソードとに結合されている。ダイオード Ｄ６のアノードは、Ｑ３のベース端子に接続されている。

トランジスタＱ３は、トランジスタＱ３のベース端子と、電源電圧Ｖｃｃとの間 に結合された抵抗Ｒ５によってバイアスされている。

変換回路１（１）ＡＮＤおよびＮＡＮＤ出力は、トランジスタＱ３およびＱ４の コレクタ端子に現われ、かつトランジスタＱ７およびＱ８を含むエミッタフォロ ア回路によって出力端子１６および１８に結合されている。トランジスタＱ７は 、トランジスタＱ２およびＱ４のコレクタ端子に接続されたベース端子と、電流 源２４および出力端子１６に結合されたエミッタ端子とを有している。同様の態 様で、トランジスタＱ８は、トランジスタＱ３のコレクタ端子に接続されたベー ス端子と、電流源２８および出力端子１８ダイオードＤ７およびＤ８は、双方と もにショットキダイオードであるが、各々、トランジスタＱ１およびＱ３のベー ス端子をトランジスタＱ２およびＱ４のベース端子に結合する。ダイオードＤ７ およびＤ３は各々、入力トランジスタＱ１およびＱ３のベース端子を、それらが 導通状態にあるときにこれらのトランジスタが飽和する可能性を最小限にする電 圧レベルにクランプするように機能する。

変換回路１０の動作は以下のとおりである。入力端子１２および１４に与えられ たＴＴＬ信号が双方とも゛ハイ″（すなわち、２．４ＶＤＣよりも大きい）であ ると仮定する。入力端子１４における“′ハイ″は、トランジスタＱ３のベース 端子を電源電圧Ｖ。、にする。他方のトランジスタＱ４のベース端子は、はぼ２ ．１ＶＤＣにバイアスされるが、これは、Ｑ３のベース端子に与えられた電圧よ りも低い電圧である。その結果、トランジスタＱ３は導通状態になり、かつトラ ンジスタＱ４は実質的に非導通状態になる。トランジスタの対Ｑ　１　／Ｑ　２ に目を向けると、入力端子１２上の゛ハイ″は、トランジスタＱ１を導通状態に し、かつトランジスタＱ２を実質的に非導通状態にする。トランジスタＱ１およ びＱ３の双方が“オン″となることによ出力端子１８を強制的に゛ロー′″　（ ＥＣＬに適合する）電圧レベルにする。逆に、トランジスタＱ７のベース端子は 、抵抗Ｒ２（およびトランジスタＱ２およびＱ４を介する導通電流の欠乏）によ ってＶｃｃにされ、゛′ハイゝ’　（ＥＣＬに適合する）レベルを出力端子１６ に与える。

次に、入力端子１２に与えられたＴＴＩ−信号が論理“ロー″（すなわち、はぼ アース電位）であると仮定する。ダイオードＤ４は導通してトランジスタＱ１の ベース端子を、バイアスドライバ回路網３０によってトランジスタＱ２のベース 端子に与えられた基準電圧よりも低い電圧にする。

したがって、トランジスタＱ１は実質的に非導通状態となり、トランジスタＱ３ に対する電流経路を終了させ、かつこれによって、トランジスタＱ３をも実質的 に非導通状態にする。一方で、トランジスタＱ２は導通状態にあり、トランジス タＱ７のベース端子を（ＥＣＩ−）’“ロー″にする。

したがって、ＥＣＬ”ロー”（ＥＣＬに適合づ゛る）レベルが出力端子１６に現 われ、さらに、トランジスタＱ３はもはや導通していないので、トランジスタＱ ８のベース端子は抵抗Ｒ１によってパハイ”にされる。

もしも、入力端子１２および１４に与えられたＴ　１−　Ｌ電圧状態が反転され るならば、すなわち、ＴＴＬ“ハイ′″が入力端子１２に与えられ、かつＴＴＬ ”ロー′”が入力端子１４に与えられるならば、ＴＴＬ’“ロー″が入力端子１ ２および１４の双方に与えられた場合と同じ結果になるであろう。

トランジスタの対Ｑ１／Ｑ２および０３／Ｑ４は、トランジスタ、の対を相互結 合するとともに、同一のバイアスドライバ回路網を利用するので、有意義な回路 の減少が達成される。この減少は、論理的ＡＮＤ／ＮＡＮＤ機能を備えた変換機 能を集積化することによってさらに発展される。

電流８Ｐｉ２０の好ましい形態は、カレントミラー技術を用いており、そしてそ のような電流源は第３図に描かれており、一般的に参照番号２０−によって示さ れている。図示されているように、電流１２０−は、電流トランジスタＱ１０と 、カレントミラートランジスタＱ９と、トランジスタＱ１１およびＱ１２からな るバイアス回路網とを含んでいる。カレントミラートランジスタＱ９は、トラン ジスタＱ１（およびトランジスタＱ２−第２図参照）のエミッタに結合されたコ レクタ端子と、アース電位に接続されたエミッタ端子とを有している。トランジ スタＱ９のベース端子は、電流トランジスタＱＩＯのベース端子に結合されてい る。ミラートランジスタＱ１０のエミッタ端子は、アース電位に接続され、その コレクタ端子は抵抗Ｒ６によってバイアス電圧Ｖｏ　ｃ　ｓに結合されている。

バイアス電圧は、変換回路１０（第２図）を効果的に動作させるのに十分であり さえすれば、どのような値であってもよい。

電流源のためのバイアス回路網のトランジスタＱ１１は、トランジスタＱ１２の ベース端子と、トランジスタＱ９およびＱ１０の接続されたベース端子とに結合 されたエミッタ端子を有している。トランジスタＱ１１のコレクタ端子は電源電 圧Ｖｃｃ　−に結合され、そのベース端子は１ランジスタＱ１０のコレクタ端子 に接続されている。トランジスタＱ１２は、トランジスタＱ９およびＱＩＯのベ ース端子に接続されたコレクタ端子を有しており、そのエミッタ端子はアース電 位に接続されている。

トランジスタＱ１１およびＱ１２は、抵抗Ｒ６およびバイアス電圧Ｖｏｃｓ”と ともに、トランジスタＱ９およびＱ１０のベース端子を所定の電圧にクランプし 、トランジスタＱＩＯによって導通される固定された電流レベルを確立するよう に機能する。トランジスタＱ９およびＱＩＯのベース端子はそれらのエミッタ端 子と同じ電位にあるので、トランジスタＱＩＯによって導通される電流はトラン ジスタＱ９によって導通される電流によって゛反ｔＡ　（ａ＋１ｒｒｏｒ）　” される。さらに、トランジスタＱ９のコレクターエミッタ電圧（ＶＣＥ）は、導 通の非飽和領域にある一方で、トランジスタＱ１（第２図および第３図）が飽和 することを防ぐのに十分なレベルにある。

ＦＩｏ、１ 国際調査報告

Claims (1)

【特許請求の範囲】
1. １．　トランジスタートランジスタ論理（ＴＴＬ）回路によって与えられた少な （とも１対の信号の電圧レベルを、エミッタ結合論理（ＥＣＬ）回路に適合する 電圧レベルに変換するための変換回路であって、 前記ＴＴＬ信号の対を各々受取るための第１および第２の入力端子と、 電流源に結合されたエミッタ端子を有するトランジスタの第１の対とを備え、前 記第１の対の第１のトランジスタの第１のベース端子は第１の入力端子に結合さ れてＴＴＬ信号の一方を受取り、 前記第１の対の第１のトランジスタのコレクタ端子に結合されたエミッタ端子を 有するトランジスタの第２の対をさらに備え、前記第２の対の第１のトランジス タのベース端子は第２の入力端子に結合され、前記第２の対の第２のトランジス タのコレクタ端子は前記第１の対の第２のトランジスタのコレクタに結合され、 第１および第２の基準電圧を発生する手段をさらに備え、前記第１の対の第２の トランジスタのベースは前記発生手段に結合されて第１の基準電圧を受取り、前 記第２の対の第２のトランジスタのベース端子は前記発生手段に結合されて第２ の基準電圧を受取り、 前記第２のトランジスタの対の前記第２のトランジスタのコレクタ端子に結合さ れた出力端子をさらに備えた、変換回路。 ２、　互いに接続されたカソード端子を各々有し、第１の入力端子を前記トラン ジスタの第１の対の第１のトランジスタのベース端子に結合する１対の直列接続 されたダイオードを含む、請求の範囲第１項記載の変換回路。 ３、　前記１対のダイオードと並列の回路構成で接続された第３のダイオードを 含み、前記第３のダイオードは、前記第１の入力端子に結合されたアノード端子 と、前記トランジスタの第１の対の第１のトランジスタのベース端子に結合され たカソード端子とを有する、請求の範囲第２項記載の変換回路。 ４、　前記基準電圧発生手段は、第１および第２のダイオード構成のトランジス タを含み、その各々は互いに接続されたベース端子およびコレクタ端子を有し、 さらに、前記第１のダイオード構成のトランジスタのエミッタ端子に結合された アノード端子と、前記第２のダイオード構成のトランジスタのコレクタ端子に接 続されたカソード端子とを有するダイオードをさらに含み、前記第２のダイオー ド構成のトランジスタのエミッタ端子はアース電位に結合されるようにされた、 請求の範囲第１項記載の変換回路。 ５、　前記第１および第２のダイオード構成のトランジスタおよびダイオードは 、電源電圧端子とアース電位との間で直列に接続され、前記トランジスタの第１ の対の第２のトランジスタのベース端子は前記第２のダイオード構成のトランジ スタのコレクタ端子に結合され、かつ前記トランジスタの第２の対の第２のトラ ンジスタのベース端子は前記ダイオードのアノードに結合される、露水の範囲第 ４項記載の変換回路。 、６．　前記第１および第２のトランジスタの対の各々に対して、前記第１のト ランジスタのベース端子に結合されたアノードと、前記第２のトランジスタのベ ース端子に接続されたカソードとを有するダイオードを含む、請求の範囲第１項 記載の変換回路。 ７、　ＡＮＤ機能の実現を伴なったＴＴＬ−ＥＣＬ変換回路であって、 少なくとも２つの入力端子と、 少なくとも２つのトランジスタの対とを備え、前記トランジスタの対の各々は、 ともに接続されたエミッタ端子を有する入力トランジスタおよび向い合ったトラ ンジスタを含み、各々の入力トランジスタ、のベース端子は入力端子の対応する 端子に結合され、前記第１のトランジスタの対の向い合ったトランジスタのコレ クタ端子は前記第２のトランジスタの対の向い合ったトランジスタのコレクタ端 子に結合され、前記第１のトランジスタ対の入力トランジスタのコレクタ端子は 第２のトランジスタ対のエミッタ端子に結合され、 前記第１のトランジスタ対のエミッタ端子に結合された電流源と、 前記第２のトランジスタ対の向い合ったトランジスタのコレクタ端子に結合され て入力端子において受信されたＴＴＬ信号の論理的Ａ、、ＮＤを示す出力信号を そこに与える出力端子とをさらに備えた、変換回路。 ８、　少なくとも２つの基準電圧を与えるバイアス回路手段を含み、前記トラン ジスタ対の各々の向い合ったトランジスタは、前記バイアス回路手段に結合され て基準電圧に対応する電圧を受取るベース端子を有する、請求の範囲第７項記載 の変換回路。 ９、　前記バイアス回路手段は、前記第２のトランジスタ対の向い合ったトラン ジスタのベース端子に結合されたベースおよびコレクタ端子と、前記第１の対の 向い合ったトランジスタのベース端子に結合されたエミッタ端子とを有する第１ のトランジスタと、共に結合されたベース端子およびコレクタ端子を有する第２ のトランジスタと、前記第１のトランジスタのエミッタ端子に結合されたアノー ド端子と前記第２のトランジスタのコレクタ端子に結合されたカソード端子とを 有するダイオードとを含む、請求の範囲第８項記載の変換回路。 １０、　前記バイアス回路手段は、電源電圧を受取るようにされた電源端子と、 前記電源端子を前記第１のトランジスタのコレクタ端子に結合する抵抗とを含む 、請求の範囲第９項記載の変換回路。 １１、　前記ダイオードはショットキダイオードである、請求の範囲第９項記載 の変換回路。 １２、　各々のトランジスタの対に対して、前記入力トランジスタのベース端子 に結合されたアノード端子と、前記向゛い合ったトランジスタのベース端子に結 合されたカソード端子とを有するダイオードを含む、請求の範囲第７項記載の変 換回路。 １３、　前記電流源は、前記一方のトランジスタ対のエミッタ端子に結合された コレクタ端子を有する第１のトランジスタと、前記第１のトランジスタのベース 端子に結合されたベース端子を有する第２のトランジスタと、前記第１および第 ２のトランジスタをバイアスするための手段とを含む、請求の範囲第７項記載の 変換回路。 １４、　前記第１および第２のトランジスタをバイアスするための手段は、前記 第１のトランジスタのエミッタ端子に結合されたエミッタ端子と、前記第１およ び第２のトランジスタのベース端子に結合されたベースおよびコレクタ端子とを 有する第３のトランジスタと、前記第１および第２のトランジスタのベース端子 に結合されたエミッタ端子と、電源電圧を受取るように配置されたコレクタ端子 と、前記第２のトランジスタのコレクタ端子に結合されたベース端子とを有する 第４のトランジスタとを含む、請求の範囲第１３項記載の変換回路。