CN1918795B - 锁存器电路 - Google Patents

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Abstract

一种锁存器电路(1)，包括差分输入端，该差分输入端具有反相输入端(D+)和非反相输入端(D-)。该锁存器还包括差分输出端，该差分输出端具有反相输出端(Q+)和非反相输出端(Q-)。一个输出端(Q-)连接至一个具有相反极性的输入端(D+)。该锁存器还包括控制输入端，用于接收控制信号(VCM)，该控制信号用于确定输入信号(In)的阈值，使得如果该输入信号大于该阈值，那么该非反相输出端处于“高”逻辑状态，如果该输入信号小于该阈值，那么该非反相输出端处于“低”状态。

Description

锁存器电路
技术领域
本发明涉及一种锁存器电路。
背景技术
锁存器电路是大规模使用的电路，例如，用于存储二进制信号，用于状态机、分频器、计数器。现代技术的趋势是数字电路的低压电源，用于获得运行在越来越低的电源电压上的逻辑系列的更低功率损耗，并且为了可靠性的原因减小氧化物厚度。当速度是重要特性时，由于任一传统的工作在低速的数字解决方案都不能提供所需的性能，因此，模拟技术激励了数字组成部件的设计。MOS技术中最快的逻辑系列是所谓的源极耦合逻辑(SCL)系列，其中该逻辑系列广泛用于现代集成电路中。但是，在较低的电源电压下，例如1.2V或更低的情况下，由于晶体管的堆叠，即在正电源电压和地之间至少有三个晶体管，则SCL系列不能正常工作。这一种类包括与门，或门，异或门和D-锁存器。D-锁存器是实现起来相对困难的功能，这是由于要获得较小的建立时间和保持时间，需要在较高的功率损耗。当工作信号具有与锁存器的时间延迟相当的周期时，那么该锁存器当接收到时钟信号时，应当作出判决，即断定为逻辑1或逻辑0，因此，具有足够的增益是非常必要的。但是，现代MOS晶体管的跨导小于它们相应的两极晶体管的跨导，所以，需要具有更高电流的更大设备，以达到增益需求。因此，数字信号的上升和下降时间恶化，以及速度也在恶化。
US-2003/0001646描述了如图6所示的锁存器电路。图中表示了SCL触发D锁存器。当CK为正时，差分对M1、M2跟踪输入端D，在CK的负电平处，锁存器M3、M4工作，用于以二进制形式，存储D输入端提供的输入信号。观察出以下不足：
-电源电压限制于VGS+2(VGS-VT)+ΔV，其中VGS是晶体管M1…M4中一个的栅-源电压，或者是MOS电流源I0的栅-源电压，VT是该工艺的阈值电压，ΔV是电阻R的电压降或是将晶体管M1和M2偏置所需的电阻的电压降。在类似于CMOS18的现代工艺中，电源电压限制于1.8V，电路应当工作在1.62V(1.8V-10％)。
-锁存器和差分对一起负担相同的负载。因此，锁存器具有很困难的任务，在大电容负载上作出判决，该大电容负载由锁存器自身的杂散电容(CGS+CDS)/2、M1和M2的寄生电容以及负载电容产生，其中该负载电容由导线、扇入端和电阻R产生。由于在基线数字工艺中，缺少电压室，并缺少良好的源极跟随器，因此，排除在锁存器和增益级之间使用缓冲器。
-数据路径和时钟路径之间的固有延迟。时钟路径具有比数据路径更大的延迟，因此，从CK至Q输出端的延迟时间(tdCK-＞Q)与从D至Q输出端的延迟时间(tdD-＞Q)不相等。这损害了相位检测器的功能，并在PLL环锁定中产生额外的偏移。
由于晶体管堆叠的事实，我们需要在D电平和CK电平之间的电平移位器，这要求有额外的源极跟随器或电平移位器，降低了运行速度，并增大了数据路径和时钟路径之间的固有延迟。因此，需要获得一种锁存器，运行在较高的频率，且使用较低的电源电压。
发明内容
本发明提供了一种锁存器电路，包括差分输入端，具有反相输入端和非反相输入端，差分输出端，具有反相输出端和非反相输出端，一个输出端连接至具有相反极性的一个输入端，控制输入端，用于接收控制信号，该控制信号用于确定输入信号的阈值，使得如果输入信号大于阈值，那么非反相输出端处于“高”逻辑状态，如果输入信号小于阈值，那么非反相输出端处于“低”状态，其中，锁存器电路包括晶体管，每个晶体管包括源极、栅极和漏极，锁存器电路还包括：第一晶体管对，包括第一晶体管和第二晶体管，它们的源极彼此连接，第二晶体管对，包括第三晶体管和第四晶体管，它们的源极彼此连接，第二晶体管的栅极连接至第三晶体管的栅极，还连接至控制信号，从非反相输出端至第一晶体管的栅极的正反馈，一对开关，包括第一开关和第二开关，开关包括各自的漏极和源极分别连接至第一晶体管和第四晶体管各自的漏极和源极的晶体管，以及第一开关的栅极由反相时钟信号驱动，第二开关的栅极由非反相时钟信号驱动，其中，第二晶体管的漏极连接至第三晶体管的漏极，这两个漏极还经由第二电阻装置连接至电源电压，第二电阻装置经由第三电流源连接至参考端子。
根据优选的实施例，第一晶体管的源极和第二晶体管的源极由第一电流源供电，第三晶体管的源极和第四晶体管的源极由第二电流源供电。
根据优选的实施例，第一电流源和第二电流源提供相等的电流。
根据优选的实施例，第一晶体管的漏极和第四晶体管的漏极彼此连接，还经由第一电阻装置连接至电源电压。
根据优选的实施例，第一电流源和第二电流源包括电流源的主电流通道和第三电阻装置的串联连接。
根据优选的实施例，电流源由电压控制。
根据本发明的另一方面，提供一种锁存器电路，适用于差分输入信号，并包括第一锁存器部分和第二锁存器部分，这两个锁存器部分相同，每个锁存器部分包括：差分输入端，具有反相输入端和非反相输入端，差分输出端，具有反相输出端和非反相输出端，第一锁存器部分的一个输出端连接至第二锁存器部分的具有相反极性的一个输入端，第二锁存器部分的一个输出端连接至第一锁存器部分的具有相反极性的一个输入端，在第一锁存器部分的一个输入端和第二锁存器部分的具有相反极性的一个输入端分别提供差分输入信号，以及每个锁存器部分包括控制输入端，连接至各自控制信号，控制信号用于确定输入信号的阈值，使得如果输入信号大于阈值，那么锁存器输出处于“高”逻辑状态，如果输入信号小于阈值，那么锁存器输出处于“低”状态，每个晶体管包括源极、栅极和漏极，其中每个锁存器部分包括第一晶体管对，包括第一晶体管和第二晶体管，它们的源极分别彼此相连，第二晶体管对，包括第三晶体管和第四晶体管，它们的源极分别彼此相连，第二晶体管的栅极分别连接至第三晶体管的栅极，并连接至DC电压电平，一对开关，包括第一开关和第二开关，开关包括晶体管，这些晶体管将它们各自的漏极和源极分别连接至第一晶体管和第四晶体管各自的漏极和源极，第一开关的栅极由二进制时钟信号驱动，第二开关的栅极由反相二进制时钟信号驱动，以及两个锁存器部分交叉连接，使得一个部分的第一晶体管的栅极分别连接至另一部分的相应输出端。
根据优选的实施例，第一晶体管的源极和第二晶体管的源极由第一电流源供电，第三晶体管的源极和第四晶体管的源极由第二电流源供电。
根据优选的实施例，第一电流源和第二电流源提供相等的电流。
根据优选的实施例，第一晶体管的漏极和第四晶体管的漏极分别彼此相连，还都经由第一电阻装置连接至电源电压。
根据优选的实施例，第二晶体管的漏极分别连接至第三晶体管的漏极，该两个漏极还经由第二电阻装置连接至电源电压。
根据优选的实施例，第一电流源和第二电流源包括受控电流源的主电流通道和第三电阻装置的串联连接。
根据优选的实施例，电流源由电压控制。
所提实施例涉及在CMOS工艺中实现，但是可以将该创造性概念加以细节上的修改，用于其他工艺，例如GaAs，SiGe等。因此，栅极、源极和漏极端子分别对应于基极、发射极和集电极。
附图说明
本发明的上述和其他特性和优势将参照附图，从随后的示例性实施例的描述中显而易见。其中，
图1描述了根据本发明的锁存器电路的结构图，其中，该锁存器
电路适用于单端输入信号；
图2描述了根据本发明实施例的锁存器电路的晶体管级的实现，其中，该锁存器电路适用于单端输入信号；
图3描述了根据本发明的锁存器电路的结构图，其中，该锁存器电路适用于差分输入信号；
图4描述了根据本发明的适用于差分输入信号的锁存器电路的第一实施例的晶体管级实现；
图5描述了根据本发明的适用于差分输入信号的锁存器电路的第二实施例的晶体管级实现；以及
图6描述了现有技术的锁存器电路。
具体实施方式
图1描述了根据本发明，适用于单端输入信号的锁存器电路的结构图。该电路包括差分输入端，该差分输入端具有反相输入端D+和非反相输入端D-。也提供了差分输出端和差分时钟输入端，其中该差分输出端具有反相输出端Q+和非反相输出端Q-，差分时钟输入端具有反相时钟输入端Ck+和非反相时钟输入端Ck-。
非反相输出端Q-连接至反相输入端D+，非反相输入端D-用于接收单端输入信号In，该信号存储在锁存器中。该锁存器还包括控制输入端，用于接收控制信号VCM，其中该控制信号用于确定输入信号In的阈值，以至于，如果该信号大于阈值，锁存器的输出处于“高”逻辑状态，否则处于“低”状态。作为锁存器的逻辑电路，其逻辑状态由电源电压确定。定义一个阈值电平，可以是电流或电压，幅值大于阈值电平的信号确定为逻辑1信号，否则是逻辑0。对于给定的逻辑电路系列，阈值电平取决于电源电压。为了适应于相对较大的一组电源电压，即在3V和.9V之间，那么提供控制信号，用于确定阈值电平。并且，该锁存器电路适用于接收单端信号，并提供差分输出信号。
将参照图2进一步描述该原理，其中图2描述了根据本发明实施例，适用于单端输入信号的锁存器电路的晶体管级的实现。该电路包括第一晶体管对，该第一晶体管对具有第一晶体管M1和第二晶体管M3，它们的源极彼此相连，还包括第二晶体管对，该第二晶体管对包括第三晶体管M4和第四晶体管M5，它们的源极彼此相连。第二晶体管M3的栅极连接至第三晶体管M4的栅极，还连接至控制信号VCM。从非反相输出端Q-至第一晶体管M1的栅极提供正反馈。该电路还包括一对开关，该对开关包括第一开关M2和第二开关M6，它们各自的漏极和源极分别连接至第一晶体管M1和第四晶体管M5的各自的漏极和源极。第一开关M2的栅极由反相时钟信号Ck+驱动，第二开关(M5)的栅极由非反相时钟信号Ck-驱动。在图2所示的锁存器电路中，第一晶体管M1和第二晶体管M3的源极由第一电流源I0供电，第三晶体管M4和第四晶体管M5的源极由第二电流源I1供电。在优选实施例中，第一电流源(I0)和第二电流源I1提供基本相等的电流，因此，晶体管M1，M2，M3和M4，M5，M6分享相同的电流。在该锁存器电路中，第一晶体管M1的漏极和第四晶体管M5的漏极彼此连接，并经由第一电阻R1连接至电源电压VDD。第二晶体管M3的漏极连接至第三晶体管M4的漏极，这两个漏极还经由第二电阻R2连接至电源电压VDD。可选择的，第一电阻和第二电阻具有基本相同的值。第二电阻R2经由第三电流源I2连接至参考端子GND。应当观察到，电流源可以以各种方式实现，例如简单的电阻，但是为了提高锁存器对于温度的整体性能，第一电流源I0和第二电流源I1包括电流源M13，M14，M15，M16的主电流通道和第三电阻R3的串联连接，如图5所示。电压VC控制受控源M13，M14，M15，M16。当温度变化时，第三电阻R3的电阻改变，因此，锁存器级中的电源电流相应地调整，以保证在大的温度范围下正常运行。
在跟踪模式中，认为反相时钟CK+为“高”，认为非反相时钟Ck-为“低”，晶体管M4和M5用作差分对，分享电源Io，并且M6关断，即流过它的电流可忽略。非反相输入端D-接收的信号在反相输出端Q+和非反相输出端Q-放大。相应地，晶体管M2获得全部电流Io，强迫晶体管M1和M3关断。该条件是，时钟的幅值足够大，以避免M1和M3中的任何漏电流。电压VCM提供跟踪模式中输入数据的阈值和锁存模式中锁存器的阈值。
在锁存模式中，断定非反相时钟CK-为“低”，断定反相时钟Ck+为“高”，晶体管M6占用全部电流I1。因此，晶体管M4和M5关断。晶体管M2也关断，晶体管M1和M3活动，数据从输入端传递至输出端，并被储存。这是相对较快的电路，这是由于放大环包括源极跟随器M1和级联晶体管M3，具有相对较大的带宽。
表1表示锁存器的切换表，其中在两个输出端提供模拟值。输出端的电流源12的作用是产生具有RI0摆幅的差分运算，其中I0＝I1＝I0。
 
D+ CK+ Q+[n] Q+[n+1] Q-[n+1]
0 0 0 V<sub>DD</sub>-2RI<sub>0</sub> V<sub>DD</sub>-RI<sub>0</sub>
0 0 1 V<sub>DD</sub>-RI<sub>0</sub> V<sub>DD</sub>-2RI<sub>0</sub>
0 1 0 V<sub>DD</sub>-2RI<sub>0</sub> V<sub>DD</sub>-RI<sub>0</sub>
0 1 1 V<sub>DD</sub>-2RI<sub>0</sub> V<sub>DD</sub>-RI<sub>0</sub>
1 0 0 V<sub>DD</sub>-2RI<sub>0</sub> V<sub>DD</sub>-RI<sub>0</sub>
1 0 1 V<sub>DD</sub>-RI<sub>0</sub> V<sub>DD</sub>-2RI<sub>0</sub>
1 1 0 V<sub>DD</sub>-RI<sub>0</sub> V<sub>DD</sub>-2RI<sub>0</sub>
1 1 1 V<sub>DD</sub>-RI<sub>0</sub> V<sub>DD</sub>-2RI<sub>0</sub>
表1
在表1中，认为所有电流源提供相同的电流I0。并且，认为所有电阻R1，R2和R3彼此相等。
由于输入端不是差分输入，因此我们可以将该基本电路扩展至差分输入、差分输出电路，其与该简单的基本思想相比，具有一些额外的优势，如图3和图4所示。
图3描述了根据本发明，适用于差分输入信号的锁存器电路的结构图。该锁存器电路适用于差分输入信号In+，In-，并包括第一锁存器部分1’和第二锁存器部分1”，这两个部分基本相同。每个锁存器部分包括差分输入端、差分输出端以及差分时钟输入端，其中该差分输入端具有反相输入端D1+，D2+和非反相输入端D1-，D2-；差分输出端具有反相输出端Q1+，Q2+和非反相输出端Q1-，Q2-；差分时钟输入端具有反相时钟输入端Ck1+，Ck2+和非反相时钟输入端Ck1-，Ck2-。反相时钟输入端彼此连接，并且连接至反相时钟信号Ck+，非反相时钟输入端彼此连接，并且连接至非反相时钟信号Ck-。第一锁存器部分1’的非反相输出端Q1-连接至第二锁存器部分(1”)的反相输入端(D2+)。第二锁存器部分的反相输出端Q2+连接至第一锁存器部分的非反相输入端D1-。在第一锁存器部分1’的非反相输入端和第二锁存器部分1”的反相输入端分别提供差分输入信号In+，In-。每个锁存器部分包括控制输入端VCM1，VCM2，该控制输入端连接至各自控制信号VCM1，VCM2，该控制信号用于确定输入信号In+，In-的阈值，以至于，如果信号大于该阈值，锁存器输出处于“高”逻辑状态，否则，处于“低”状态。在差分实现中，可以识别跟踪电路和锁存器，该跟踪电路是第一锁存器部分1’，该锁存器是第二锁存器部分1”。第一锁存器部分1’和第二锁存器部分1”的阈值由控制信号VCM1，VCM2确定。因此，实现了锁存器电路的阈值电压较好地适应于电源电压VDD。差分实现的另一优势是它使用了和单端实现相同的部分，因此，与公知的实现相比，该实现的费用相对较低，设计工艺减少。
图4描述了根据本发明的适用于差分输入信号的锁存器电路的第一实施例的晶体管级实现。该锁存器电路包括晶体管，每个晶体管包括源极、栅极和漏极，其中每个锁存器部分1’；1”都包括第一晶体管对，该第一晶体管对包括第一晶体管M1A；M1B和第二晶体管M3A；M3B，它们的源极分别彼此相连。该锁存器电路还包括第二晶体管对，该第二晶体管对包括第三晶体管M4A；M4B和第四晶体管M5A；M5B，它们的源极分别彼此相连。第二晶体管M3A；M3B的栅极分别连接至第三晶体管M4A；M4B的栅极，还连接至DC电压电平VCM。在该特定实现中，认为控制信号VCM1，VCM2彼此相等，并等于VCM。还提供一对开关，包括第一开关M2A；M2B和第二开关M6A；M6B，该对开关包括晶体管，其中这些晶体管各自的漏极和源极分别连接至第一晶体管M1A；M1B和第四晶体管M5A；M5B各自的漏极和源极。第一开关M2A；M2B的栅极由二进制时钟信号Ck-驱动，第二开关M6A；M6B的栅极由反相的二进制时钟信号Ck+驱动。两个锁存器部分1’，1”交叉连接，以至于，一个部分的第一晶体管M1A；M1B的栅极分别连接至另一部分的各个输出端INTQ-；INTQ+。
在第一晶体管M1A，M1B和第二晶体管M3A，M3B的源极提供第一电流源I0。在第三晶体管M4A，M4B和第四晶体管M5A，M5B的源极提供第二电流源I1。特别地，电流源提供基本相等的电流。
第一晶体管M1A；M1B的漏极和第四晶体管M5A；M5B的漏极分别彼此连接，并经由电阻R1连接至电源电压VDD。第二晶体管M3A；M3B的漏极分别连接至第三晶体管M4A；M4B的漏极，还经由第二电阻R2连接至电源电压VDD。
在跟踪模式中，断定非反相时钟CK-为“高”，因此，断定反相时钟Ck+为“低”，D+，D-输入端电压分别在内部节点INTQ-和INTQ+以及Q+，Q-放大。由于M5和M8导通，所以锁存器关断，没有锁存动作。在锁存模式中，断定非反相时钟CK-为“高”，因此，断定反相时钟CK+为“低”。晶体管M2和M11现在关断。来自D+，D-输入端的信息不能通过输出端。此时晶体管M6和M7活动，内部节点A和B处的信息被锁存。参照图4，观察到，数据具有两条路径：一条是分别经由共源共栅结构M2，M3和M11，M10至输出端的路径，一条经由共源晶体管M2和M11至内部节点INTQ-和INTQ+的路径。因此，锁存器和增益级可以被分别优化，以保证锁存器R1和输出端R2的不同的负载。并且，当锁存器在输出端A和B作出判决时，晶体管M4和M9活动，节点A和B处的信息在输出端Q+，Q-以很高的速度被放大，其中该很高的速度由倒相级M6，M4和M7，M9提供。这决定了建立时间和保持时间的减少。
图5描述了根据本发明的适用于差分输入信号的锁存器电路的第二实施例的晶体管级实现。第一电流源I0和第二电流源I1包括受控电流源M13，M14，M15，M16的主电流通道和第三电阻R3的串联连接。电压VC控制受控源M13，M14，M15，M16。应当观察到，电流源可以以各种方式实现，例如简单的电阻，但是为了提高锁存器对温度的整体性能，第一电流源I0和第二电流源I1包括电流源M13，M14，M15，M16的主电流通道和第三电阻R3的串联连接。电压VC控制受控源M13，M14，M15，M16。当温度变化时，第三电阻R3的电阻改变，因此，锁存器级中的电源电流相应地调整，以保证在大的温度范围下正常运行。
注意，本发明的保护范围不限制于这里描述的实施例。本发明的保护范围也不受权利要求中参考数字的限制。词语“包括”不排除那些在权利要求中没有提及的部分。元件前的词语“一个”不排除多个那样的元件。构成本发明的一部分的装置可以以专用硬件的形式或可编程目的处理器的形式实现。本发明在于每个新的特征或特征的组合。

Claims (13)

1.一种锁存器电路(1)，包括
-差分输入端，具有反相输入端(D+)和非反相输入端(D-)，
-差分输出端，具有反相输出端(Q+)和非反相输出端(Q-)，
-一个所述输出端(Q-)连接至具有相反极性的一个所述输入端(D+)，
-控制输入端，用于接收控制信号(VCM)，该控制信号用于确定输入信号(In)的阈值，使得如果所述输入信号大于所述阈值，那么所述非反相输出端处于“高”逻辑状态，如果所述输入信号小于所述阈值，那么所述非反相输出端处于“低”状态，其中，所述锁存器电路包括晶体管，每个晶体管包括源极、栅极和漏极，
所述锁存器电路还包括：
-第一晶体管对，包括第一晶体管(M1)和第二晶体管(M3)，它们的源极彼此连接，
-第二晶体管对，包括第三晶体管(M4)和第四晶体管(M5)，它们的源极彼此连接，
-所述第二晶体管(M3)的栅极连接至所述第三晶体管(M4)的栅极，还连接至所述控制信号(VCM)，
-从所述非反相输出端(Q-)至所述第一晶体管(M1)的栅极的正反馈，
-一对开关，包括第一开关(M2)和第二开关(M6)，所述一对开关包括各自的漏极和源极分别连接至所述第一晶体管(M1)和所述第四晶体管(M5)各自的漏极和源极的晶体管，以及
-所述第一开关(M2)的栅极由反相时钟信号(Ck+)驱动，所述第二开关(M5)的栅极由非反相时钟信号(Ck-)驱动，
其中，所述第二晶体管(M3)的漏极连接至所述第三晶体管(M4)的漏极，这两个漏极还经由第二电阻装置(R2)连接至电源电压(VDD)，所述第二电阻装置经由第三电流源(I2)连接至参考端子(GND)。
2.如权利要求1所述的锁存器电路，其中，
-所述第一晶体管(M1)的源极和所述第二晶体管(M3)的源极由第一电流源(I0)供电，
-所述第三晶体管(M4)的源极和所述第四晶体管(M5)的源极由第二电流源(I1)供电。
3.如权利要求2所述的锁存器电路，其中，所述第一电流源(I0)和所述第二电流源(I1)提供相等的电流。
4.如权利要求1至3中的任一个所述的锁存器电路，其中，所述第一晶体管(M1)的漏极和所述第四晶体管(M5)的漏极彼此连接，还经由第一电阻装置(R1)连接至电源电压(VDD)。
5.如权利要求2所述的锁存器电路，其中，所述第一电流源(I0)和所述第二电流源(I1)包括电流源(M13，M14，M15，M16)的主电流通道和第三电阻装置(R3)的串联连接。
6.如权利要求5所述的锁存器电路，其中：所述电流源(M13，M14，M15，M16)由电压(VC)控制。
7.一种锁存器电路，适用于差分输入信号(In+，In-)，并包括第一锁存器部分(1’)和第二锁存器部分(1”)，这两个锁存器部分相同，每个锁存器部分包括：
-差分输入端，具有反相输入端(D1+，D2+)和非反相输入端(D1-，D2-)，
-差分输出端，具有反相输出端(Q1+，Q2+)和非反相输出端(Q1-，Q2-)，
-所述第一锁存器部分(1’)的一个所述输出端(Q1-)连接至所述第二锁存器部分(1”)的具有相反极性的一个所述输入端(D2+)，
-所述第二锁存器部分的一个所述输出端(Q2+)连接至所述第一锁存器部分的具有相反极性的一个所述输入端(D1-)，
-在所述第一锁存器部分(1’)的一个所述输入端和所述第二锁存器部分(1”)的具有相反极性的一个所述输入端分别提供差分输入信号(In+，In-)，以及
-每个所述锁存器部分包括控制输入端(VCM1，VCM2)，连接至各自控制信号(VCM1，VCM2)，所述控制信号用于确定所述输入信号(In+，In-)的阈值，使得如果所述输入信号大于所述阈值，那么锁存器输出处于“高”逻辑状态，如果所述输入信号小于所述阈值，那么锁存器输出处于“低”状态，
每个晶体管包括源极、栅极和漏极，其中每个锁存器部分(1’，1”)包括
-第一晶体管对，包括第一晶体管(M1A；M1B)和第二晶体管(M3A；M3B)，它们的源极分别彼此相连，
-第二晶体管对，包括第三晶体管(M4A；M4B)和第四晶体管(M5A；M5B)，它们的源极分别彼此相连，
-所述第二晶体管(M3A；M3B)的栅极分别连接至所述第三晶体管(M4A；M4B)的栅极，并连接至DC电压电平(VCM)，
-一对开关，包括第一开关(M2A；M2B)和第二开关(M6A；M6B)，所述一对开关包括晶体管，这些晶体管将它们各自的漏极和源极分别连接至所述第一晶体管(M1A；M1B)和所述第四晶体管(M5A；M5B)各自的漏极和源极，
-所述第一开关(M2A；M2B)的栅极由二进制时钟信号(Ck+)驱动，所述第二开关(M6A；M6B)的栅极由反相二进制时钟信号(Ck-)驱动，以及
-所述两个锁存器部分(1’，1”)交叉连接，使得一个部分的所述第一晶体管(M1A；M1B)的栅极分别连接至另一部分的相应输出端(INTQ-；INTQ+)。
8.如权利要求7所述的锁存器电路，其中
-所述第一晶体管(M1A；M1B)的源极和所述第二晶体管(M3A；M3B)的源极由第一电流源(I0)供电，
-所述第三晶体管(M4A；M4B)的源极和所述第四晶体管(M5A；M5B)的源极由第二电流源(I1)供电。
9.如权利要求8所述的锁存器电路，其中，所述第一电流源(I0)和所述第二电流源(I1)提供相等的电流。
10.如权利要求7至9中的任一个所述的锁存器电路，其中，所述第一晶体管(M1A；M1B)的漏极和所述第四晶体管(M5A；M5B)的漏极分别彼此相连，还都经由第一电阻装置(R1)连接至电源电压(VDD)。
11.如权利要求7所述的锁存器电路，其中，所述第二晶体管(M3A；M3B)的漏极分别连接至所述第三晶体管(M4A；M4B)的漏极，该两个漏极还经由第二电阻装置(R2)连接至电源电压(VDD)。
12.如权利要求8所述的锁存器电路，其中，所述第一电流源(I0)和所述第二电流源(I1)包括受控电流源(M13，M14，M15，M16)的主电流通道和第三电阻装置(R3)的串联连接。
13.如权利要求12所述的锁存器电路，其中，所述受控电流源(M13，M14，M15，M16)由电压(VC)控制。
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