KR100203053B1 - 저전압동작 이씨엘 디 래치회로 및 이를 이용한 ecl d플립플롭 - Google Patents

저전압동작 이씨엘 디 래치회로 및 이를 이용한 ecl d플립플롭 Download PDF

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Abstract

본 발명은 저전압에서 동작가능한 고속의 ECL D 래치회로 및 이를 이용한 ECL D 플립플롭에 관한 것이다. 본 발명의 ECL D 래치회로는 외부로부터 제1중심레벨을 갖는 입력 데이타를 입력하기 위한 제1입력단과, 외부로부터 제1중심레벨을 갖는 반전 입력 데이타를 입력하기 위한 제2입력단과, 외부로부터 제2중심레벨을 갖는 클럭신호를 입력하기 위한 제3입력단과, 출력신호를 출력하기 위한 제1출력단과, 반전 출력신호를 출력하기 위한 제2출력단과, 제1입력단 및 제2입력단을 통해 각각 인가되는 입력 데이타 및 반전 데이타를 입력하고, 클럭신호의 하강에지에서 제1출력단과 제2출력단을 통해 각각 출력신호 및 반전 출력신호를 출력하는 입력부와, 입력부로부터 제1출력단 및 제2출력단을 통해 각각 출력된 출력신호 및 반전 출력신호를 클럭신호의 상승에지에서 입력하고, 클럭신호의 그 다음 하강에지까지 출력신호 및 반전 출력신호를 래치시켜 주기 위한 래치부와, 클럭신호의 상승에지부터 그 다음 하강에지까지 상기 래치부를 구동시켜 주기 위한 구동부와, 상기 입력부와 구동부에 각각 연결된 전류 소오스를 포함한다.

Description

저전압동작 ECL D 래치회로 및 이를 이용한 ECL D 플립플롭(low voltage operatable ECL D latch circuit and ECL D flipflop using the same)
본 발명은 ECL D 래치회로에 관한 것으로서, 특히 저전압에서 동작 가능한 ECL D 래치회로 및 이를 이용한 ECL D 플립플롭에 관한 것이다.
일반적으로 주파수 분주기(voltage divider)로 에지 트리거형(dege- triggered) D 플립플롭이 널리 사용되고 있으며, 이러한 D 플립플롭은 2개의 D 래치회로로 구성된다.
제1도는 일반적인 D 래치회로의 심볼을 나타낸 도면으로서, D 래치회로는 입력 데이타(D)를 클럭신호의 네가티브 또는 포지티브 에지에서 출력신호(Q)로서 그대로 출력한다.
제2도는 종래의 ECL D 래치회로의 회로도를 도시한 것이다.
제2도를 참조하면, 종래의 ECL D 래치회로(100)는 제1중심레벨(VBB11)을 갖는 입력 데이타(D)가 인가되는 제1입력단(IN11)과, 제1중심레벨(VBB11)을 갖는 반전 입력 데이타(DB)가 인가되는 제2입력단(IN12)과, 상기 제1중심레벨(VBB11)보다 큰 제2중심레벨(VBB12)을 갖는 반전 클럭신호(CKB)가 인가되는 제3입력단(IN13)과, 제2중심레벨(VBB12)을 갖는 클럭신호(CK)가 인가되는 제4입력단(IN14)과, 출력신호(Q)를 출력하기 위한 제1출력단(OUT11)과, 반전 출력신호(QB)를 출력하기 위한 제2출력단(OUT1 2)을 포함한다.
또한, 종래의 ECL D 래치회로(100)는 제1입력단(IN11) 및 제2입력단(IN12)을 통해 입력 데이타(D) 및 반전 입력 데이타(DB)를 각각 입력하고, 클럭신호(CK)의 하강 에지에서 제1 및 제2출력단(OUT11, OUT12)을 통해 출력신호(Q) 및 반전 출력신호(QB)를 각각 출력하기 위한 입력부(110)와, 클럭신호(CK)의 상승에지에서 입력부(110)로부터 출력단(OUT1 1), (OUT12)을 통해 각각 출력된 출력신호(Q) 및 반전 출력신호(QB)을 입력하고, 클럭신호(CK)의 다음 하강에지까지 출력신호(Q) 및 반전 출력신호(QB)을 래치시켜 주기 위한 래치부(120)와, 제3 및 제4입력단(IN13), (IN14)을 통해 인가되는 반전 클럭신호(CKB) 및 클럭신호(CK)에 따라서 입력부(110) 또는 래치부(120)를 구동시켜 주기 위한 구동부(130)와, 그리고 구동부(130)에 연결된 전류 소오스(IE11)로 이루어졌다.
입력부(110)는 베이스에 제1입력단(IN11)을 통해 입력 데이타(D)가 인가되고 에미터가 상기 구동부(130)에 연결되어, 클럭신호(CK)의 하강에지에서 제2출력단(OUT12)을 통해 출력신호(QB)를 출력하기 위한 제1트랜지스터(Q11)와, 베이스에 제2입력단(IN12)을 통해 반전 입력 데이타(DB)가 인가되고 에미터가 상기 구동부(130)에 연결되어, 클럭신호(CK)의 하강에지에서 출력단(OUT11)을 통해 출력 신호(Q)를 출력하기 위한 제2트랜지스터(Q12)와, 일단이 상기 제1 및 제2트랜지스터(Q11, Q12)의 콜렉터에 연결되고 타단에 전원전압(Vcc)이 인가되는 제1저항(R11)과, 일단이 상기 제3 및 제4트랜지스터(Q13, Q14)의 콜렉터에 연결되고 타단에 전원전압(Vcc)이 인가되는 제2저항(R12)으로 구성된다.
래치부(120)는 베이스에 입력부(110)로부터 제1출력단(OUT11)을 통해 출력되는 출력신호(Q)가 인가되고 에미터가 구동부(130)에 연결되며 콜렉터에 상기 제2출력단(OUT12)을 통해 반전 출력신호(QB)가 인가되어, 클럭신호(CK)의 상승에지부터 다음 하강에지까지 반전 출력신호(QB)를 래치하기 위한 제3트랜지스터(Q13)와, 베이스에 입력부(110)로부터 제2출력단(OUT12)을 통해 출력되는 반전 출력신호(QB)가 인가되고 에미터가 구동부(130)에 연결되며 콜렉터에 제1출력단(OUT11)을 통해 출력신호(Q)가 인가되어, 클럭신호(CK)의 상승에지에서 다음 하강에지까지 출력 신호(Q)를 래치하기 위한 제4트랜지스터(Q14)로 구성된다.
구동부(130)는 베이스에 제3입력단(IN13)을 통해 반전 클럭신호(CKB)가 인가되고 콜렉터는 상기 입력부(110)의 제1 및 제2트랜지스터(Q11, Q12)의 에미터에 연결되며 에미터가 전류 소오스(IE11)에 연결되어, 클럭신호(CK)의 하강에지에서 상기 입력부(110)의 제1 및 제2트랜지스터(Q11, Q12)를 구동시켜 주기 위한 제5트랜지스터(Q15)와, 베이스에 제4입력단(IN14)을 통해 클럭신호(CK)가 인가되고 콜렉터는 상기 래치부(120)의 제3 및 제4트랜지스터(Q13, Q14)의 에미터에 연결되며 에미터가 전류 소오스(IE11)에 연결되어, 클럭신호(CK)의 상승에지에서 상기 래치부(120)의 제3 및 제4트랜지스터(Q13, Q14)를 구동시켜 주기 위한 제6트랜지스터(Q16)로 구성된다.
상기한 바와같은 구성은 갖는 ECL D 래치회로(100)의 동작을 설명하면 다음과 같다.
D 래치회로(100)는 제1입력단(IN11)을 통해 입력 데이타(D)를 입력하고, 클럭신호(CK)의 하강에지에서 입력 데이타(D)를 제1출력단(OUT1 1)을 통해 출력신호(Q)로서 그대로 출력한다. 이어서, 클럭신호(CK)의 상승에지에서 출력신호(Q)를 입력하고, 클럭신호(CK)의 그 다음 하강에지까지 출력신호(Q)를 래치한다.
즉, 클럭신호(CK)가 로우상태일 경우, 구동부(130)의 트랜지스터(Q16)가 오프되어 래치부(120)는 동작하지 않는다. 이때, 반전 클럭신호(CKB)는 하이상태로 되어 구동부(130)의 트랜지스터(Q15)는 온된다. ECL D 래치회로(100)의 출력(Q) 및 반전 출력신호(QB)는 제1입력단(IN11) 및 제2입력단(IN12)을 통해 입력부(110)의 제1 및 제2트랜지스터(Q11, Q12)의 베이스에 각각 인가되는 입력 데이터(D) 및 반전 입력데이타(DB)에 따라 결정된다.
즉, 입력 데이타(D)가 하이상태이면, 입력부(110)의 제1트랜지스터(Q11)가 온되고, 제2출력단(OUT12)을 통해 로우상태의 반전 출력신호(QB)가 출력된다. 한편, 반전 입력데이타(DB)는 로우상태로 되어 트랜지스터(Q12)가 오프되고, 제1출력단(OUT11)을 통해 하이상태의 출력 신호(Q)가 출력된다.
이와는 달리, 입력 데이타(D)가 로우상태이면, 제1트랜지스터(Q11)가 오프되고, 하이상태의 반전 입력데이타(DB)에 의해 트랜지스터(Q12)는 온된다. 따라서, 출력단(OUT11), (OUT12)을 통해 각각 로우상태 및 하이상태의 출력신호(Q) 및 반전 출력신호(QB)가 출력된다. 즉, 입력 데이타(D)로서 인가된 하이상태 또는 로우상태의 신호가 출력신호(Q)로서 출력단(OUT11)을 통해 그대로 출력된다.
그 다음, 클럭신호(CK)가 하이상태로 되면, 구동부(130)의 트랜지스터(Q15)는 오프되어 입력부(110)가 동작하지 않게 되고, 제1입력단(IN11) 및 제2입력단(IN12)을 통해 입력부(110)로 인가되는 입력 데이타(D) 및 반전 입력데이타(DB)는 출력상태에 전혀 영향을 미치지 않게 된다. 이때, 구동부(130)의 트랜지스터(Q16)는 온되어 래치부(120)는 제1 및 제2출력단(OUT11), (OUT12)을 통해 출력된 출력신호(Q) 및 반전 출력신호(QB)를 래치하게 된다.
즉, 예를 들면 출력단(OU11), (OUT12)을 통해 입력부(110)로부터 하이상태의 출력신호(Q) 그리고 로우상태의 반전 출력신호(QB)가 각각 출력되는 경우, 래치부(120)의 트랜지스터(Q14)는 오프되고, 트랜지스터(Q13)는 온된다. 그러므로, D 래치회로의 출력 신호(Q) 및 반전 출력신호(QB)는 하이상태와 로우상태를 각각 유지하게 된다.
이때, 클럭신호(CK)가 하이상태를 유지하는 동안에는 구동부(130)의 트랜지스터(Q13)는 계속 오프상태를 유지하므로 입력단(IN11), (IN12)에 인가되는 입력 데이타(D)의 변화는 출력신호(Q)에 아무런 영향도 미치지 않게 된다.
이와같이, 종래의 D 래치회로(100)는 입력단(IN11), (IN12)을 통해 입력 데이타(D) 및 반전 입력 데이타(DB)를 입력하고, 클럭신호(CK)의 하강에지에서 출력단(OUT11), (OUT12)을 통해 출력신호(Q) 및 반전 출력신호(QB)을 각각 출력하고, 클럭(CK)의 상승에지부터 하강에지 때까지 출력신호(Q) 및 반전출력(QB)를 래치한다.
제3도는 제2도의 종래의 ECL D 래치회로에 있어서, 입력단(IN11) -(IN14)을 통해 인가되는 입력신호의 전압레벨을 도시한 것으로서, 제3도(a)는 입력 데이타(D)의 전압레벨을 도시한 것이고, 제3도(b)는 클럭신호(CK)의 전압레벨을 도시한 것이다.
입력 데이타(D)의 바이어스 전압(VBB1)은 클럭신호(CK)의 바이어스 전압(VBB)보다 베이스-에미터간의 전압(VBE) 만큼 큰 레벨을 갖음을 알 수 있다. 이때, 바이어스 전압(VBB)이란 입력 데이타 또는 클럭신호의 로직스윙(logic swing)의 중심레벨의 전압을 말한다.
통상적으로 다단의 ECL D 래치회로(100)가 연결된 래치회로에 있어서, ECL D 래치회로는 다음단의 ECL D 래치회로의 입력단으로 입력데이타(D), (DB)의 클럭신호(CK), (CKB)를 제공하기 위한 입력신호 발생부(140)를 더 포함한다.
제4도는 제1도의 ECL D 래치회로(100)에 있어서, 다음단의 ECL D 래치회로의 두 입력신호 즉, 입력 데이타(D)와 클럭신호(CK)를 발생하기 위한 입력신호 발생부의 회로도를 도시한 것이다.
제4도의 ECL D 래치회로(100)의 입력신호 발생부(140)는 ECL D 래치회로(100)의 출력단(OUT11), (OUT12)을 통해 출력된 출력신호(Q) 및 반전 출력신호(QB)를 입력신호(DP)와 반전 입력신호(DPB)로서 입력하여 다음단의 ECL D 래치회로의 입력 데이타(D)와 클럭신호(CK)를 제공하기 위한 것이다.
이러한 입력신호 발생부(140)는 제1출력단(OUT11)을 통해 출력되는 출력신호(Q)를 입력신호(DP)로서 입력하여 제1중심레벨(VBB11)을 갖는 입력 데이타(D)와 제2중심레벨(VBB12)을 갖는 클럭신호(CK)를 출력함과 동시에 제2출력단(OUT12)을 통해 출력되는 반전 출력신호(QB)를 반전 입력신호(DPB)로서 입력하여 제1중심레벨(VBB11)을 갖는 반전 입력데이타(DB)와 제2중심레벨(VBB12)을 갖는 반전 클럭신호(CKB)를 각각 출력한다.
입력신호 발생부(140)는 제1출력단(OUT11)을 통해 출력되는 출력신호(Q)를 입력신호(DP)로서 입력하여 제1중심레벨(VBB11)을 갖는 입력 데이타(D)와 제2중심레벨(VBB12)을 갖는 클럭신호(CK)를 다음단의 ECL D 래치회로로 발생하기 위한 제1입력신호 발생수단(141)과, 제2출력단(OUT1 2)을 통해 출력되는 반전 출력신호(QB)를 반전 입력신호(DPB)로서 입력하여 제1중심레벨(VBB11)을 갖는 반전 입력 데이타(DB)와 제2중심레벨(VBB12)을 갖는 반전 클럭신호(CKB)를 다음단의 ECL D 래치회로로 발생하기 위한 제2입력신호 발생수단(142)으로 이루어졌다.
제1입력신호 발생수단(141)은 베이스에 입력신호(DP)로서 제1출력단(OUT11)을 통해 출력되는 출력신호(Q)가 인가되고 콜렉터에 전원전압(Vcc)이 인가되어, 제1중심레벨(VBB11)을 갖는 입력데이타(D)를 출력하는 제7NPN 트랜지스터(Q17)와, 일단이 상기 제7NPN 트랜지스터(Q17)의 에미터에 연결되고 타단이 전류 소오스(112)에 연결되어, 제2중심레벨(VBB12)을 갖는 클럭신호(CK)를 출력하는 제3저항(R13)으로 구성된다.
제2입력신호 발생수단(142)은 베이스에 반전 입력신호(DPB)로서 제2출력단(OUT12)을 통해 출력되는 반전 출력신호(QB)가 인가되고 콜렉터에 전원전압(Vcc)이 인가되어, 제1중심레벨(VBB11)을 갖는 반전 입력 데이타(DB)를 출력하는 제8NPN 트랜지스터(Q18)와, 일단이 상기 제8NPN 트랜지스터(Q18)의 에미터에 연결되고 타단이 전류 소오스(113)에 연결되어, 제1중심레벨(VBB12)을 갖는 반전 클럭신호(CKB)를 출력하는 제4저항(R14)으로 구성된다.
제3도에 도시된 바와같이, 상기 입력신호 발생부(140)로부터 출력되는 입력 데이타(D) 및 반전 입력 데이타(DB)의 중심레벨(VBB)은 VBB11이고, 클럭신호(CK) 및 반전 클럭신호(CKB)의 중실레벨(VBB)은 VBB12이며, VBB12은 상기 입력 데이타(D) 및 반전 입력 데이타(DB)의 중심레벨인 VBB11보다 VBE만큼 작다. 즉, VBB12는 VBB11-VBE이다.
상기한 바와같은 ECL D 래치회로는 ECL 의 이점인 고속동작 특성을 얻을 수 있었다. 그러나, 종래의 ECL D 래치회로는 고속동작특성을 갖음에도 불구하고 저전압동작에 있어서 그의 한계를 나타내는 문제점이 있었다.
즉, 종래의 ECL 회로의 저전압동작의 한계에 대하여 제5도를 참조하여 좀더 상세히 설명하면 다음과 같다.
제5도는 종래의 ECL D 래치회로(100)가 종래의 또 다른 ECL D 래치회로(100')에 의해 구동된다는 가정하에 예시한 도면으로서, 최소 조건을 수치적으로 예시한 것이다. 즉, 제5도를 참조하면 전단의 ECL D 래치회로(100')의 입력신호 발생부(140')로부터 입력 데이타(D)와 클럭신호(CK)가 공급됨을 알 수 있다.
이때, NPN 트랜지스터의 에미터-베이스간의 전압(VBE)는 0.8V 이고, 콜렉터-에미터간의 전압(VCE)는 신호스윙을 고려하여 0.5V로 설정한다.
종래의 ECL D 래치회로를 구동하기 위하여 요구되는 최소전압(VMIN)을 산출하는 데 있어서, 전단의 ECL D 래치회로(100')의 래치부(120')의 저항(R12')를 통한 전압강하, 전단의 ECL D 래치회로(100')의 입력신호 발생부(140')의 제7트랜지스터(Q17')의 베이스-에미터간의 전압(VBE), 저항(R13')을 통한 전압강하, ECL D 래치회로(100)의 제5트랜지스터(Q15)의 베이스-에미터간의 전압(VBE) 및 전류 소오스(IE11)를 통한 전압강하를 고려하여야 한다.
종래의 ECL D 래치회로를 구동하기 위하여 요구되는 최소전압(VMIN)은 하기의 식으로 표현된다.
따라서, 종래의 ECL D 래치회로를 구동하기 위하여 요구되는 최소전압(VMIN)은 3.3V 이므로, 종래의 ECL D 래치회로의 전원전압(VCC)은 3.3V 이상의 전압이 요구되어진다.
최근, 로직전원이 5.0V에서 3.3V 또는 그 이하로 낮아지고 있는 추세에 견주어 볼 때, 종래의 ECL D 래치회로는 전원전압(Vcc)이 3.3V 이하에서는 사용상 한계에 도달하게 되는 문제점이 있었다.
따라서 본 발명의 목적은 고속동작 및 저전압 동작특성을 갖는 ECL D 래치회로 및 이를 이용한 ECL D 플립플롭을 제공하는 것이다.
제1도는 일반적인 ECL D 래치회로의 심볼을 나타낸 도면.
제2도는 종래의 ECL D 래치회로의 상세회로도.
제3도(a)와(b)는 제2도에 도시된 종래의 ECL D 래치회로의 입력신호의 전압레벨을 도시한 도면.
제4도는 제2도에 도시된 종래의 ECL D 래치회로의 입력신호발생부의 회로도.
제5도는 제2도에 도시된 종래의 D 래치회로의 저전압한계를 예시한 도면.
제6도는 본 발명의 실시예에 따른 ECL D 래치회로의 상세회로도.
제7도(a)와(b)는 제6도에 도시된 본 발명의 ECL D 래치회로의 전압레벨을 도시한 도면.
제8도는 본 발명의 실시예에 따른 ECL D 래치회로의 입력신호발생부의 회로도.
제9도는 제6도에 도시된 본 발명의 ECL D 래치회로의 저전압 한계를 예시한 도면.
제10도는 제2도 및 제6도에 각각 도시된 종래와 본 발명의 ECL D 래치회로의 전기적 특성의 시뮬레이션 결과를 나타낸 도면, 그리고
제11도는 본 발명의 ECL D 래치회로를 이용한 ECL D 플립플롭의 상세회로도이다.
* 도면의 주요부분에 대한 부호의 설명
210 : 입력부 220 : 래치부
230 : 구동부 240 : 입력신호 발생부
Q21-Q27 : NPN 트랜지스터 R21-R24 : 저항
[구성]
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, ECL D 래치 회로는 외부로부터 제1중심레벨을 갖는 입력 데이타를 입력하기 위한 제1입력단과; 상기 제1중심레벨을 갖는 반전 입력 데이타를 입력하기 위한 제2입력단과; 외부로부터 상기 제1중심레벨보다 높은 제2중심레벨을 갖는 클럭신호를 입력하기 위한 제3입력단과; 출력신호를 출력하기 위한 제1출력단과; 반전 출력신호를 출력하기 위한 제2출력단과; 상기 제1입력단 및 상기 제2입력단을 통해 각각 인가되는 상기 입력 데이터 및 상기 반전 데이타를 입력하고, 상기 클럭신호의 하강에지에서 상기 제1출력단과 상기 제2출력단을 통해 각각 상기 출력신호 및 상기 반전 출력신호를 출력하는 입력부와; 상기 입력부로부터 상기 제1출력단 및 상기 제2출력단을 통해 각각 출력된 상기 출력신호 및 상기 반전 출력신호를 상기 클럭신호의 상승에지에서 입력하고, 상기 클럭신호의 그 다음 하강에지까지 상기 출력신호 및 상기 반전 출력신호를 래치시켜 주기 위한 래치부와; 상기 입력부와 상기 래치부 사이에 연결되며, 상기 클럭신호의 상승에지부터 그 다음 하강에지까지 상기 래치부를 구동시켜 주기 위한 구동부 및; 상기 입력부와 상기 구동부에 각각 연결된 전류 소오스를 포함하고; 상기 클럭 신호의 로우 레벨은 상기 입력 데이타(D)의 제1중심레벨의 전압과 동일하다.
[작용]
본 발명은 ECL D 래치회로는 입력 데이타(D)의 중심레벨을 클럭신호(CK)의 중심레벨보다 0.2V 작게 설정하고, 데이타 입력부와 구동부의 차동 증폭쌍을 병렬로 연결하여 하나의 클럭신호(CK)만으로 구동시켜 줌으로써, ECL D 래치회로의 저전압 동작을 가능케 한다.
[실시예]
제6도를 참조하면, 본 발명의 신규한 ECL D 래치회로는 제1중심레벨(VBB21)을 갖는 입력 데이타(D)를 입력하기 위한 제1입력단(IN21)과, 제1중심레벨(VBB21)을 갖는 반전 입력 데이타(DB)를 입력하기 위한 제2입력단(IN22)과, 제2중심레벨(VBB22)을 갖는 제3입력단(IN23)을 구비하고, 입력 데이타(D)의 중심레벨(VBB21)을 클럭신호(CK)의 중심레벨(VBB22)보다 0.2V 작게 설정한다. 이로써, 종래의 ECL D 래치회로에 있어서는 2개의 차동증폭쌍(differential pair) 즉, 입력부(110)와 구동부(130)를 구성하는 2개의 차동증폭쌍이 직렬로 연결되는 구조에 의해 저전압한계를 나타내었으나, 본 발명의 ECL D 래치회로에 있어서는 입력부(210)와 구동부(230)를 구성하는 2개의 차동 증폭쌍이 병렬로 연결되는 구조를 갖는다. 따라서, 본 발명에서는 입력부(210)와 병렬로 연결되어, 클럭신호(CK)에 의해 구동되는 하나의 트랜지스터(Q25)만으로 입력부(210)와 래치부(230)를 콘트롤하여 ECL D 래치회로의 저전압 동작을 가능케 한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
제6도는 본 발명의 실시예에 따른 ECL D 래치회로의 블럭도를 도시한 것이다.
제6도를 참조하면, 본 발명의 ECL D 래치회로(200)는 외부로부터 제1중심레벨(VBB21)을 갖는 입력 데이타(D)를 입력하기 위한 제1입력단(IN21)과, 외부로부터 제1중심레벨(VBB21)을 갖는 반전 입력 데이타(DB)를 입력하기 위한 제2입력단(IN22)과, 외부로부터 상기 제1중심레벨(VBB21)보다 높은 제2중심레벨(VBB22)을 갖는 클럭신호(CK)를 입력하기 위한 제3입력단(IN23)과, 출력신호(Q)를 출력하기 위한 제1출력단(OUT21)과, 반전 출력신호(QB)를 출력하기 위한 제2출력단(OUT22)을 포함한다.
또한, 본 발명의 ECL D 래치회로(200)는 제1입력단(IN21) 및 제2입력단(IN22)을 통해 각각 인가되는 입력 데이타(D) 및 반전 데이타(DB)를 입력하고, 클럭신호(CK)의 하강에지에서 제1출력단(OUT21)과 제2출력단(OUT22)을 통해 각각 출력신호(Q) 및 반전 출력신호(QB)를 출력하는 입력부(210)와, 입력부(210)로부터 제1출력단(OUT21) 및 제2출력단(OU T22)을 통해 각각 출력된 출력신호(Q) 및 반전 출력신호(QB)를 클럭신호(CK)의 상승에지에서 입력하고, 클럭신호(CK)의 그 다음 하강에지까지 출력신호(Q) 및 반전 출력신호(QB)를 래치시켜 주기위한 래치부(220)와, 클럭신호(CK)의 하이상태동안(상승에지부터 그다음 하강에지까지) 상기 래치부(220)를 구동시켜 주기 위한 구동부(230)와, 상기 입력부(210)와 구동부(230)에 각각 연결된 전류 소오스(IE21)를 포함한다.
입력부(210)는 베이스에 제1입력단(IN21)을 통해 외부로부터 제1중심레벨(VBB21)을 갖는 입력 데이타(D)가 인가되고 에미터는 전류 소오스(IE21)에 연결되어, 제2출력단(OUT22)을 통해 반전 출력신호(QB)를 출력하기 위한 제1트랜지스터(Q21)와, 베이스에 제2입력단(IN22)을 통해 외부로부터 제1중심레벨(VBB21)을 갖는 반전 입력데이타(DB)가 인가되고 에미터는 전류 소오스(IE21)에 연결되어, 제1출력단(OUT21)을 통해 출력신호(Q)를 출력하기 위한 제2트랜지스터(Q22)와, 일단이 상기 제1및 제2트랜지스터(Q21, Q22)의 콜렉터에 연결되고 타단에 전원전압(Vcc)이 인가되는 제1저항(R21)과, 일단이 상기 제3 및 제4트랜지스터(Q23, Q24)의 콜렉터에 연결되고 타단에 전원전압(Vcc)이 인가되는 제2저항(R22)으로 구성된다.
래치부(220)는 베이스에 제1출력단(OUT21)을 통해 출력된 출력신호(Q)가 인가되고 콜렉터에 제2출력단(OUT22)을 통해 출력된 반전 출력신호(QB)가 인가되며 에미터는 구동부(230)에 연결되어, 제2출력단(OUT2 2)을 통해 출력되는 반전 출력신호(QB)를 래치하기 위한 제3트랜지스터(Q23)와, 베이스에 제2출력단(OUT22)을 통해 출력된 반전 출력신호(QB)가 인가되고 콜렉터에 제1출력단(OUT21)을 통해 출력신호(Q)가 인가되며 에미터는 구동부(230)에 연결되어, 제1출력단(OUT21)을 통해 출력신호(Q)를 래치하기 위한 제4트랜지스터(Q24)로 구성된다.
구동부(230)는 베이스에 제1입력단(IN13)을 통해 외부로부터 제2중심레벨(VBB22)을 갖는 클럭신호(CK)가 인가되고, 콜렉터는 상기 래치부(220)의 제3 및 제4트랜지스터(Q23, Q24)의 에미터에 연결되며 에미터는 전류 소오스(IE21)에 연결되어, 클럭신호(CK)의 하이상태동안(클럭신호의 상승에지부터 다음 하강에지 때까지)상기 래치부(220)를 구동시켜 주기 위한 제5트랜지스터(Q25)로 구성된다.
제7도(a) 및 (b)는 제6도의 본 발명의 ECL D 래치회로에 인가되는 두 입력신호 즉, 입력 데이타(D)와 클럭신호(CK)의 전압레벨을 각각 나타낸 도면이다.
제7도(a) 및 (b)를 참조하면, 입력 데이타(D)는 클럭신호(CK)보다 중심레벨의 전압이 0.2V 작은 전압레벨을 갖는다. 즉, 클럭신호(CK)의 중심레벨(VBB22)의 전압은 입력 데이타(D)의 중심레벨(VBB21)의 전압보다 0.2V 크다. 그리고, 클럭신호(CK)의 로우레벨 전압은 입력 데이타(D)의 중심레벨(VBB21)의 전압과 동일하다.
제8도는 본 발명의 실시예에 따른 입력신호 발생부(240)의 상세회로도를 도시한 것으로서, 다단의 ECL D 래치회로가 연결구성되는 논리소자에 있어서 다음단의 ECL D 래치회로의 입력단으로 입력데이타(D), (DB)와 클럭신호(CK)를 제공하기 위한 입력신호 발생부(240)이다.
제8도를 참조하면, 본 발명의 실시예에 따른 ECL D 래치회로(200)의 입력신호 발생부(240)는 ECL D 래치회로(200)의 제1 및 제2출력단(O UT21), (OUT22)을 통해 출력된 출력신호(Q) 및 반전 출력신호(QB)를 입력신호(DP)와 반전 입력신호(DPB)로서 입력하여 제1중심레벨(VBB21)을 갖는 입력 데이타(D) 및 반전 입력데이타(DB)와 제2중심레벨(VBB22)을 갖는 클럭신호(CK)를 다음단의 ECL D 래치회로에 제공하기 위한 것이다.
입력신호 발생부(240)는 제1출력단(OUT21)을 통해 출력되는 출력신호(Q)를 입력신호(DP)로서 입력하여 제1중심레벨(VBB21)을 갖는 입력 데이타(D) 및 제2중심레벨(VBB22)을 갖는 클럭신호(CK)를 다음단의 ECL D 래치회로에 발생하기 위한 제1입력 신호 발생수단(241)과, 제2출력단(OUT 22)을 통해 출력되는 반전 출력신호(QB)를 반전 입력신호(DPB)로서 입력하여 제1중심레벨(VBB21)을 갖는 반전 입력 데이타(DB)를 발생하기 위한 제2입력신호 발생수단(242)으로 이루어졌다.
제1입력신호 발생수단(241)은 제1출력단(OUT21)을 통해 출력되는 출려신호(Q)가 입력신호(DP)로서 베이스에 인가되고 콜렉터에 전원전압(Vcc)이 인가되어, 제2중심레벨(VBB22)을 갖는 클럭신호(CK)를 발생하기 위한 제6NPN 트랜지스터(Q26)와, 일단이 상기 제6NPN 트랜지스터(Q26)의 에미터에 연결되고 타단이 전류 소오스(IE22)에 연결되어, 제1중심레벨(VBB21)을 갖는 입력 데이타(D)를 다음단의 ECL D 래치회로에 발생하기 위한 제3저항(R23)으로 구성된다.
또한, 제2입력신호 발생수단(242)은 제2출력단(OUT22)을 통해 출력된 반전 출력신호(QB)가 반전 입력신호(DPB)로서 베이스에 인가되고 전원전압(Vcc)이 콜렉터에 인가되어, 제2중심레벨(VBB22)을 갖는 반전 클럭신호(CKB)를 발생하기 위한 제7NPN 트랜지스터(Q27)와, 상기 제7NPN 트랜지스터(Q27)의 에미터에 일단이 연결되고 타단이 전류 소오스(IE23)에 연결되어, 제1중심레벨(VBB21)을 갖는 반전 입력 데이타(DB)를 다음단의 ECL D 래치회로에 발생하기 위한 제4저항(R24)으로 구성된다.
이하 제6도에 도시된 본 발명의 실시예에 따른 ECL D 래치회로의 동작을 설명하면 다음과 같다.
클럭신호(CK)가 로우상태일 경우에는, 제7도에 도시된 바와같이, 클럭신호(CK)의 중심레벨(VBB22)이 입력 데이타(D)의 중심레벨(VBB21)보다 0.2V 높으므로, 클럭신호(CK)의 로우상태의 전압이 입력 데이타(D)의 중심레벨(VBB1)과 동일하게 된다.
따라서, 클럭신호(CK)의 하강에지에서 입력부(210)는 입력 데이타(D) 또는 반전 입력 데이타(DB)의 상태에 따라 트랜지스터(Q21, Q22)가 온, 오프되어 입력 데이타(D) 및 반전 입력데이타(DB)가 각각의 출력단(OUT21), (OUT22)을 통해 그대로 출력신호(Q) 및 반전 출력신호(QB)로서 출력하게 된다.
예를 들어, 입력 데이타(D) 및 반전 입력 데이타(DB)가 각각 하이상태 및 로우상태일 경우, 입력부(201)의 트랜지스터(Q21)는 온되고, 트랜지스터(Q22)는 오프된다. 따라서, ECL D 래치회로의 출력(Q) 및 반전출력(QB)은 각각 하이상태 및 로우상태로 된다.
이어서, 클럭신호(CK)가 하이상태일 경우에도, 제7도에 도시된 바와같이 클럭신호(CK)가 하이상태동안 입력 데이타(D)의 전압레벨은 로우전압으로 됨으로, 입력 데이타(D)의 상태에 관계없이 입력부(210)의 트랜지스터(Q21, Q22)는 오프된다. 그러므로, ECL D 래치회로(200)의 출력신호(Q) 및 반전 출력신호(QB)는 입력단(IN21), (IN22)을 통해 입력부(210)로 인가되는 입력 데이타에 영향을 받지 않게 된다.
클럭신호(CK)의 상승에지에서 구동부(230)의 트랜지스터(Q25)가 온되어 래치부(220)가 동작하여 출력단(OUT21), (OUT22)을 통해 출력신호(Q) 및 반전 출력신호(QB)를 입력하게 된다. 상기에서 설명한 바와같이, ECL D 래치회로의 출력신호(Q) 및 반전출력신호(QB)가 각각 하이상태 및 로우상태일 경우에는, 래치부(220)의 트랜지스터(Q23)는 온되고 트랜지스터(Q24)는 오프된다. 그러므로, ECL D 래치회로는 클럭신호(CK)의 그 다음 하강에지때까지 즉, 클럭신호(CK)의 하이상태 동안 출력단(OUT21), (OUT22)을 통해 출력되는 출력(Q) 및 반전출력(QB)을 하이상태 및 로우상태로 래치하게 된다.
상기한 바와같은 본 발명의 ECL D 래치회로(200)는 클럭신호(CK)의 로우상태 동안 입력 데이타(D)를 입력하여 출력신호(Q)를 출력하고, 클럭신호(CK)의 하이상태동안 출력 신호(Q)를 래치하는 일련의 동작을 반복한다. 즉, 클럭신호(CK)가 로우상태일 경우에는 입력부(210)가 동작하여 입력 데이타(D)의 상태에 따라 출력신호(Q)를 출력하게 되고, 클럭신호(CK)가 하이상태일 경우에는 래치부(220)가 동작하여 클럭신호(CK)가 로우상태일 때 출력된 출력신호(Q)를 클럭신호(CK)의 다음 하강에지때까지 래치하게 된다.
본 발명의 실시예에 따른 ECL 회로의 저전압동작의 한계에 대하여 제9도를 참조하여 설명하면 다음과 같다.
제9도는 본 발명의 ECL D 래치회로(200)가 본 발명의 또 다른 ECL D 래치회로(200')에 의해 구동된다는 가정하에 예시한 도면으로서, 최소 조건을 수치적으로 예시한 것이다.
이때, NPN 트랜지스터의 에미터-베이스간의 전압(VBE)는 0.8V 이고, 콜렉터-에미터간의 전압(VCE)는 신호스윙을 고려하여 0.5V 로 설정한다. 그리고, 본 발명의 ECL D 래치회로가 도 다른 ECL D 래치회로(200')에 의해 구동되므로, 다른 ECL D 래치회로(200')의 입력신호 발생부(240')는 제1출력단(OUT11)을 통한 출력신호(Q) 및 제2출력단(OUT22)을 통한 출력신호(QB)를 각각 입력신호(DP) 및 반전 입력신호(DP)하여 ECL D 래치회로(200)의 입력 데이타(D) 및 반전 입력 데이타(DB)와 클럭신호(CK)를 제공하게 된다. 제9도에 있어서, 전류패스(PA)가 반전 입력데이타(DB)가 베이스에 인가되는 트랜지스터(Q22)와는 무관하게 형성되므로, 입력신호 발생부(240)중 반전 입력데이타(DB)를 제공하기 위한 제2입력신호 발생부(242)는 도면중 생략되었다.
따라서, 본 발명의 ECL D 래치회로를 구동하기 위하여 요구되는 최소전압(VMIN)을 산출하는 데 있어서, 제1전류 패스(PA)의 경우에는 전단의 ECL D 래치회로(200')의 제2저항(R22')를 통한 전압강하, 전단의 ECL D 래치회로(200')의 입력신호 발생부(240')의 NPN 트랜지스터(Q26')의 베이스-에미터간의 전압(VBE), 전단의 ECL D 래치회로(200')의 입력신호 발생부(240')의 저항(R23')를 통한 전압강하, ECL D 래치회로(200)의 제1트랜지스터(Q21)의 베이스-에미터간의 전압(VBE), 전류소오스(IE21)를 통한 전압강하를 고려하여야 한다.
또한, 제2전류 패스(PB)의 경우에는 ECL D 래치회로(200)의 제2저항(R22)를 통한 전압강하, ECL D 래치회로(200)의 래치부(220)의 NPN 트랜지스터(Q24)의 베이스-에미터간의 전압(VBE), ECL D 래치회로(200)의 구동부(230)의 트랜지스터(Q25)의 콜렉터-에미터간의 전압(VCE) , 전류 소오스(IE21)를 통한 전압강하를 고려하여야 한다.
본 발명의 ECL D 래치회로(200)를 구동하기 위하여 요구되는 최소전압(VMIN)은 하기의 식으로 표현된다.
따라서, 본 발명의 ECL D 래치회로에 있어서 제1전류 패스(PA)가 임계 전류 패스(critical current path)가 되므로, 본 발명의 ECL D 래치회로를 구동하기 위하여 요구되는 최소전압(VMIN)은 2.7V 가 된다. 본 발명의 ECL D 래치회로에서 요구되는 최소전압(VMIN)은 종래의 ECL D 래치회로에서 요구되는 최소 전원전압(Vcc)보다 0.6V 만큼의 저전압 특성을 개선할 수 있다. 이에 따라, 본 발명의 ECL D 래치회로는 전원전압(Vcc)이 3.0V 이하의 소자에서도 사용이 가능하게 된다.
제10도는 본 발명의 ECL D 래치회로와 종래의 ECL D 래치회로의 동작 특성을 SPICE 시뮬레이션한 결과는 도시한 도면으로서, 클럭신호(CK)의 주파수는 100MHz, 입력 데이타(D)의 주파수는 240MHz 이고, 종래의 전류 소오스(IE11)와 본 발명의 전류 소오스(IE21)를 통해 흐르는 전류는 900㎂이며, 전원전압은 종래에는 5V, 본 발명에서는 2.5V를 각각 사용하였다.
제10도를 참조하면, 상기에서 언급한 조건하에서 본 발명의 출력파형(I 그룹)과 종래의 출력파형(II 그룹)이 동일하게 얻어짐을 알 수 있다. 이로써, 본 발명의 ECL D 래치회로가 종래의 ECL D 래치회로보다 저전압에서 동작가능함을 알 수 있다.
제11도는 제6도의 ECL D 래치회로를 이용한 저전압 동작 가능한 ECL D 플립플롭의 상세회로도를 도시한 것이다.
제11도를 참조하면, 본 발명의 저전압 동작가능한 ECL D 플립플롭(300)은 제1ECL D 래치회로(200a)와 제2ECL D 래치회로(200b)의 2개의 ECL D 래치회로로 구성한다.
각가의 제ECL D 래치회로(200a)와 제2ECL D 래치회로(200b)는 제6도의 ECL D 래치회로(200)와 동일한 구성을 갖는다.
즉, 본 발명의 실시예에 따른 ECL D 플립플롭(300)에 있어서, 제1ECL D 래치회로(200a)의 제1입력단(IN21a)과 제2입력단(IN22a)에는 외부로부터 제1중심레벨(VBB21)을 갖는입력 데이타(Da) 및 반전 입력데이타(DBa)가 각각 인가되고, 제3입력단(IN23a)에는 외부로부터 제2중심레벨(VBB22)을 갖는 클럭신호(CK)가 인가된다.
그리고, 제1ECL D 래치회로(200a)의 제1출력단(OUT21a)과 제2출력단(OUT22a)을 통해 각각 출력되는 출력신호(Qa)와 반전 출력신호(QBa)가 입력신호 발생부(240a)에 인가되고, 입력신호 발생부(240a)의 제1입력신호 발생수단(241a)은 제1출력단(OUT21a)을 통해 출력되는 출력신호(Qa)를 입력신호(DP)로서 입력하여 제1중심레벨(VBB21)을 갖는 입력 데이타(Db)를 발생하여 제2ECL D 래치회로(200b)의 제1입력단(IN21b)으로 출력한다.
또한, 입력신호 발생부(240a)의 제2입력신호 발생수단(242a)은 제2출력단(OUT22a)을 통해 출력되는 반전 출력신호(QBa)를 반전 입력신호(DPB)로서 입력하여 제1중심레벨(VBB21)을 갖는 반전 입력 데이타(DBb)를 제2ECL D 래치회로(200b)의 제2입력단(IN22b)으로 출력한다.
그리고, 제2ECL D 래치회로(200b)는 상기 제1ECL D 래치회로(200a)의 입력신호 발생부(240a)를 통해 출력되는 제1중심레벨(VBB21)을 갖는 입력 데이타(Db) 및 반전 입력데이타(DBb)를 제1입력단(IN21b)과 제2입력단(IN22b)으로 입력하고, 제3입력단(IN23b)으로 제2중심레벨(VBB2 2)을 갖는 반전 클럭신호(CKB)를 입력한다. 제2ECL D 래치회로(200b)는 제1출력단(OUT21b)을 통해 출력되는 출력신호(Qb)와 제2출력단(OUT22b )을 통해 출력되는 반전 출력신호(QBb)를 각각 ECL D 플립플롭(300)의 출력신호 및 반전 출력신호로서 출력한다.
상기한 바와같은 구성을 갖는 본 발명의 ECL D 플립플롭은 제3입력단(IN23a)을 통해 인가되는 클럭신호(CK)의 하강에지에서는 제1ECL D 래치회로(200a)의 입력부(210a)는 제1입력단(IN21a) 및 제2입력단(IN22a)을 통해 외부로부터 인가되는 입력 데이타(Db)와 반전 입력 데이타(DBb)를 입력하여 제1출력단(OUT21a) 및 제2출력단(OUT22a)을 통해 출력신호(Qa) 및 반전 출력신호(QBa)를 출력한다.
클럭의 상승에지에서 래치부(220a)에 의해 제1ECL D 래치회로(200a)로부터 출력되는 출력신호(Qa) 및 반전 출력신호(QBa)가 래치됨과 동시에 제2ECL D 래치회로(200b)의 입력부(210b)는 제1ECL D 래치회로(200a)로부터 출력되는 출력신호(Qa) 및 반전 출력신호(QBa)를 입력하여 제1출력단(OUT21b) 및 제2출력단(OUT22b)를 통해 출력신호(Db) 및 반전 출력신호(DBb)를 ECL D 플립플롭(300)의 출력신호 및 반전 출력신호로서 출력한다.
상기한 바와 같이, 입력 데이타와 클럭신호의 중심레벨을 조정하여 고속의 저전압에서 동작이 가능한 ECL D 래치회로를 제공할 수 있다.

Claims (17)

  1. 외부로부터 제1중심레벨(VBB21)을 갖는 입력 데이타(D)를 입력하기 위한 제1입력단(IN21)과; 상기 제1중심레벨(VBB21)을 갖는 반전 입력 데이타(DB)를 입력하기 위한 제2입력단(IN22)과; 외부로부터 상기 제1중심레벨(VBB21)보다 높은 제2중심레벨(VBB22)을 갖는 클럭신호(CK)를 입력하기 위한 제3입력단(IN23)과; 출력신호(Q)를 출력하기 위한 제1출력단(OUT21 )과; 반전 출력신호(QB)를 출력하기 위한 제2출력단(OUT22)과; 상기 제1입력단(IN21) 및 상기 제2입력단(IN22)을 통해 각각 인가되는 상기 입력 데이타(D) 및 상기 반전 데이타(DB)을 입력하고, 상기 클럭신호(CK)의 하강에지에서 상기 제1출력단(OUT21)과 상기 제2출력단(OUT22)을 통해 각각 상기 출력신호(Q) 및 상기 반전 출력신호(QB)를 출력하는 입력부(210)와; 상기 입력부(210)로부터 상기 제1출력단(OUT21) 및 상기 제2출력단(OUT22)을 통해 각각 출력된 상기 출력신호(Q) 및 상기 반전 출력신호(QB)를 상기 클럭신호(CK)의 상승에지에서 입력하고, 상기 클럭신호(CK)의 그 다음 하강에지까지 상기 출력신호(Q) 및 상기 반전 출력신호(QB)를 래치시켜 주기 위한 래치부(220)와; 상기 입력부(210)와 상기 래치부(220) 사이에 연결되며, 상기 클럭신호(CK)의 상승에지부터 그 다음 하강에지까지 상기 래치부(220)를 구동시켜 주기 위한 구동부(230) 및; 상기 입력부(210)와 상기 구동부(230)에 각각 연결된 전류 소오스(IE21)를 포함하고; 상기 클럭 신호(CK)의 로우 레벨은 상기 입력 데이타(D)의 제1중심레벨(VBB21)의 전압과 동일한 ECL D 래치회로.
  2. 제1항에 있어서, 상기 클럭 신호(CK)의 제2중심레벨(VBB22)은 상기 입력 데이타(D)의 제1중심레벨(VBB21)보다 약 0.2V 높은 ECL D 래치회로.
  3. 제2항에 있어서, 상기 입력부(210)는 상기 제1입력단(IN21)을 통해 상기 제1중심레벨(VBB21)을 갖는 입력 데이타(D)가 인가되는 베이스, 전류 소오스(IE21)에 연결되는 에미터를 가지고, 상기 제2출력단(OUT22)을 통해 상기 반전 출력신호(QB)를 출력하기 위한 제1트랜지스터(Q21)와; 상기 제2입력단(IN22)을 통해 상기 제1중심레벨(VBB21)을 갖는 상기 반전 입력 데이타(DB)가 인가되는 베이스와 전류 소오스(IE21)에 연결되는 에미터를 가지고, 상기 제1출력단(OUT21)을 통해 상기 출력신호(Q)를 출력하기 위한 제2트랜지스터(Q22)와; 상기 제1트랜지스터(Q21)의 콜렉터에 연결되는 일단과 전원전압(Vcc)이 인가되는 타단을 가지는 제1저항(R21) 및; 상기 제2트랜지스터(Q22)의 콜렉터에 연결되는 일단과 상기 전원전압(Vcc)이 인가되는 타단을 가지는 제2저항(R22)으로 이루어지는 ECL D 래치회로.
  4. 제2항에 있어서, 상기 구동부(230)는 상기 제1입력단(IN23)을 통해 상기 제2중심레벨(VBB22)을 갖는 상기 클럭신호(CK)가 인가되는 베이스와 상기 래치부(220)에 연결되는 콜렉터, 그리고 상기 전류 소오스(IE21)에 연결되는 에미터를 가지며, 상기 클럭신호(CK)의 상승에지부터 다음 하강에지 때까지 상기 래치부(220)를 구동시켜 주기 위한 트랜지스터(Q25)로 이루어지는 ECL D 래치회로.
  5. 제2항에 있어서, 상기 제1출력단(OUT21)을 통해 출력되는 출력신호(Q)를 입력신호(DP)로서 입력하여 상기 제1중심레벨(VBB21)을 갖는 상기 입력 데이타(D) 및 상기 제2중심레벨(VBB22)을 갖는 상기 클럭신호(CK)를 발생함과 동시에 상기 제2출력단(OUT22)을 통해 출력되는 반전 출력신호(QB)를 반전 입력신호(DPB)로서 입력하여 상기 제1중심레벨(VBB21)을 갖는 반전 입력 데이타(DB) 및 상기 제2중심레벨(VBB22)을 갖는 상기 반전 클럭신호(CKB)를 발생하기 위한 입력신호 발생부(240)를 더 포함하는 ECL D 래치회로.
  6. 제5항에 있어서, 상기 입력신호 발생부(240)는 상기 제1출력단(OUT21)을 통해 출력되는 상기 출력신호(Q)를 상기 입력신호(DP)로서 입력하여 상기 제1중심레벨(VBB21)을 갖는 상기 입력 데이타(D) 및 상기 제2중심레벨(VBB22)을 갖는 상기 클럭신호(CK)를 발생하기 위한 제1입력신호 발생수단(241) 및; 상기 제2출력단(OUT22)을 통해 출력되는 상기 반전 출력신호(QB)를 상기 반전 입력신호(DPB)로서 입력하여 상기 제1중심레벨(VBB21)을 갖는 상기 반전 입력 데이타(DB) 및 상기 제2중심레벨(VBB22)을 갖는 상기 반전 클럭신호(CKB)를 발생하기 위한 제2입력신호 발생수단(242)으로 이루어지는 ECL D 래치회로.
  7. 제6항에 있어서, 상기 제1입력신호 발생수단(241)은 상기 입력신호(DP)로서 상기 제1출력단(OUT21)을 통해 출력되는 상기 출력신호(Q)가 베이스에 인가되고 콜렉터에 전원전압(Vcc)이 인가되어, 상기 제2중심레벨(VBB22)을 갖는 상기 클럭신호(CK)를 발생하기 위한 NPN 트랜지스터(Q26)와; 일단이 상기 NPN 트랜지스터(Q26)의 에미터에 연결되어, 상기 제1중심레벨(VBB21)을 갖는 상기 입력 데이타(D)를 발생하기 위한 저항(R23) 및; 상기 저항(R23)의 타단에 연결된 전류 소오스(IE22)로 구성되는 ECL D 래치회로.
  8. 제6항에 있어서, 상기 제2입력신호 발생수단(242)은 상기 반전 입력신호(DPB)로서 상기 제2출력단(OUT22)을 통해 출력되는 상기 출력신호(Q)가 베이스에 인가되고 전원전압(Vcc)이 콜렉터에 인가되어, 상기 제2중심레벨(VBB22)을 갖는 상기 반전 클럭신호(CKB)를 발생하기 위한 NPN 트랜지스터(Q27)와; 상기 NPN 트랜지스터(Q27)의 에미터에 일단이 연결되어, 상기 제1중심레벨(VBB21)을 갖는 상기 반전 입력 데이타(DB)를 발생하기 위한 저항(R24) 및; 상기 저항(R24)의 타단에 연결된 전류 소오스(IE22)로 구성되는 ECL D 래치회로.
  9. 외부로부터 제1중심레벨(VBB21)을 갖는 입력 데이타(Da)를 입력하기 위한 제1입력단(IN21a)과; 상기 제1중심레벨(VBB21)을 갖는 반전 입력 데이타(DBa)를 입력하기 위한 제2입력단(IN22a)과; 상기 제1중심레벨(VBB21)보다 높은 제2중심레벨(VBB22)을 갖는 클럭신호(CK)를 입력하기 위한 제3입력단(IN23a)과; 출력신호(Qa)를 출력하기 위한 제1출력단(OUT2 1a)과; 반전 출력신호(QBa)를 출력하기 위한 제2출력단(OUT22a)과; 상기 제1입력단(IN21a) 및 상기 제2입력단(IN22a)을 통해 각각 인가되는 상기 입력 데이타(Da) 및 상기 반전 데이타(DBa)를 입력하고, 상기 클럭신호(CK)의 하강에지에서 상기 제1출력단(OUT21a)과 상기 제2출력단(OUT2 2a)을 통해 각각 상기 출력신호(Qa) 및 상기 반전 출력신호(QBa)를 출력하는 입력부(210a)와; 상기 입력부(210a)로부터 상기 제1출력단(OUT21a ) 및 상기 제2출력단(OUT22a)을 통해 각각 출력된 상기 출력신호(Qa) 및 상기 반전 출력신호(QBa)를 상기 클럭신호(CK)의 상승에지에서 입력하고, 상기 클럭신호(CK)의 그 다음 하강에지까지 상기 출력신호(Qa) 및 상기 반전 출력신호(QBa)를 래치시켜 주기 위한 래치부(220a)와; 상기 클럭신호(CK)의 상승에지부터 그 다음 하강에지까지 상기 래치부(220a)를 구동시켜 주기 위한 구동부(230a)와; 상기 입력부(210a)와 상기 구동부(230a)에 각각 연결된 전류 소오스(IE21a)와; 상기 제1출력단(OUT21a)과 상기 제2출력단(OUT22a)을 통해 각각 상기 출력신호(Qa) 및 상기 반전 출력신호(QB a)를 입력하여 상기 제1중심레벨(VBB21)을 갖는 입력 데이타(Db) 및 잔전 입력 데이타(DBb)를 발생하기 위한 입력신호 발생부(240a)를 구비하는 제1ECL D 래치회로(200a) 및; 상기 제1ECL D 래치회로(200a)의 입력신호 발생부(240a)로부터 출력되는 상기 제1중심레벨(VBB21)을 갖는 상기 입력 데이타(Db)를 입력하기 위한 제1입력단(IN21b)과; 상기 제1ECL D 래치회로(200a)의 상기 입력신호 발생부(240a)로부터 출력되는 상기 제1중심레벨(VBB21)을 갖는 상기 반전 입력 데이타(DBb)를 입력하기 위한 제2입력단(IN22b)과; 상기 제2중심레벨(VBB22)을 갖는 반전 클럭신호(CKB)를 입력하기 위한 제3입력단(IN23b)과, 출력신호(Qb)를 출력하기 위한 제1출력단(OUT21b)과, 반전 출력신호(QBb)를 출력하기 위한 제2출력단(OUT22b)과, 제1입력단(IN21b) 및 제2입력단(IN22b)을 통해 각각 인가되는 상기 입력 데이타(Db) 및 상기 반전 데이타(DBb)를 입력하고, 상기 반전 클럭신호(CKB)의 하강에지에서 상기 제1출력단(OUT21b)과 상기 제2출력단(OUT22b)을 통해 각각 상기 출력신호(Qb) 및 상기 반전 출력신호(QBb)를 출력하는 입력부(210b)와; 상기 입력부(210b)로부터 상기 제1출력단(OUT21b) 및 상기 제2출력단(OUT22b)을 통해 각각 출력된 상기 출력신호(Qb) 및 상기 반전 출력신호(QBb)를 상기 반전 클럭신호(CKB)의 상승에지에서 입력하고, 상기 반전 클럭신호(CKB)의 그 다음 하강에지까지 상기 출력신호(Qb) 및 상기 반전 출력신호(QBb)를 래치시켜 주기 위한 래치부(220b)와; 상기 반전 클럭신호(CKB)의 상승에지부터 그 다음 하강에지까지 상기 래치부(220b)를 구동시켜 주기 위한 구동부(230b)와; 상기 입력부(210b)와 구동부(230b)에 각각 연결된 전류 소오스(IE21b)를 구비하는 제2ECL D 래치회로(200b)를 포함하며; 상기 클럭 신호(CK) 및 상기 반전 클럭신호(CKB)의 각 로우 레벨은 상기 입력데이타(Da, Db)의 제1중심레벨(VBB21)과 동일한 ECL D 플립플롭.
  10. 제9항에 있어서, 상기 클럭신호(CK) 및 상기 반전 클럭신호(CKB)의 제2중심레벨(VBB21)은 상기 입력 데이타(Da, Db)의 제1중심레벨(VBB21)에 비해서 약 0.2V 높은 ECL D 플립플롭.
  11. 제10항에 있어서, 상기 제1ECL D 래치회로(200a)의 입력부(210a)는 상기 제1입력단(IN21)을 통해 상기 제1중심레벨(VBB21)을 갖는 입력 데이타(Da)가 인가되는 베이스, 상기 전류 소오스(IE21a)에 연결되는 에미터를 가지고, 상기 제2출력단(OUT22a)을 통해 상기 반전 출력신호(QBa)를 출력하기 위한 제1트랜지스터(Q21a)와; 상기 제2입력단(IN22a)을 통해 제1중심레벨(VBB21)을 갖는 상기 반전 입력 데이타(DBa)가 인가되는 베이스와 상기 전류 소오스(IE21a)에 연결되는 에미터를 가지고, 상기 제1출력단(OUT21a)을 통해 상기 출력신호(Qa)를 출력하기 위한 제2트랜지스터(Q22a)와; 상기 제1트랜지스터(Q21a)의 콜렉터에 연결되는 일단과 전원전압(Vcc)이 인가되는 타단을 가지는 제1저항(R21a) 및; 상기 제2틀랜지스터(Q22a)의 콜렉터에 연결되는 일단과 상기 전원전압(Vcc)이 인가되는 타단을 가지는 제2저항(R22a)으로 이루어지는 ECL D 플립플롭.
  12. 제10항에 있어서, 상기 제1ECL D 래치회로(200a)의 상기 구동부(230a)는 상기 제1입력단(IN23a)을 통해 상기 제2중심레벨(VBB22)을 갖는 상기 클럭신호(CK)가 인가되는 베이스와 상기 래치부(220a)에 연결되는 콜렉터, 그리고 상기 전류 소오스(IE21a)에 연결되는 에미터를 가지며, 상기 클럭신호(CK)의 상승에지부터 다음 하강에지 때까지 상기 래치부(220a)를 구동시켜 주기 위한 트랜지스터(Q25a)로 이루어지는 ECL D 플립플롭.
  13. 제10항에 있어서, 상기 입력신호 발생부(240a)는 상기 제1출력단(OUT21a)을 통해 출력되는 상기 출력신호(Qa)를 상기 제1중심레벨(VBB21)을 갖는 상기 입력 데이타(Da)를 발생하기 위한 제1입력신호 발생수단(241a) 및; 상기 제2출력단(OUT22a)을 통해 출력되는 상기 반전 출력신호(QBa)를 입력하여 상기 제1중심레벨(VBB21)을 갖는 상기 반전 입력 데이타(DBa)를 발생하기 위한 제2입력신호 발생수단(242a)으로 이루어지는 ECL D 플립플롭.
  14. 제13항에 있어서, 상기 제1입력신호 발생수단(241a)은 상기 제1출력단(OUT21a)을 통해 출력되는 상기 출력신호(Qa)가 베이스에 인가되고 콜렉터에 전원전압(Vcc)이 인가되는 NPN 트랜지스터(Q26a)와; 일단이 상기 NPN 트랜지스터(Q26a)의 에미터에 연결되어, 상기 제1중심레벨(VBB21)을 갖는 상기 입력 데이타(Da)를 발생하기 위한 저항(R23a) 및; 상기 저항(R23a)의 타단에 연결된 전류 소오스(IE22a)로 구성되는 ECL D 플립플롭.
  15. 제13항에 있어서, 상기 제2입력신호 발생수단(242b)는 상기 제2출력단(OUT22b)을 통해 출력되는 상기 출력신호(Qb)가 인가되는 베이스와 전원전압(Vcc)이 인가되는 콜렉터를 가지는 NPN 트랜지스터(Q27a)와; 상기 NPN 트랜지스터(Q27a)의 에미터에 일단이 연결되어, 상기 제1중심레벨(VBB21)을 갖는 상기 반전 입력 데이타(DBb)를 발생하기 위한 저항(R24a) 및; 상기 저항(R24a)의 타단에 연결된 전류 소오스(IE22a)로 구성되는 ECL D 플립플롭.
  16. 제10항에 있어서, 상기 제2ECL D 래치회로(200b)의 입력부(210b)는 상기 제1입력단(IN21b)을 통해 상기 제1중심레벨(VBB21)을 갖는 상기 입력 데이타(Da)가 인가되는 베이스, 상기 전류 소오스(IE21b)에 연결되는 에미터를 가지고, 상기 제2출력단(OUT22b)을 통해 상기 반전 출력신호(QBb)를 출력하기 위한 제1트랜지스터(Q21b)와; 상기 제2입력단(IN22b)을 통해 상기 제1중심레벨(VBB21)을 갖는 상기 반전 입력 데이타(DBb)가 인가되는 베이스와 상기 전류 소오스(IE21b)에 연결되는 에미터를 가지고, 상기 제1출력단(OUT21b)을 통해 상기 출력신호(Qb)를 출력하기 위한 제2트랜지스터(Q22b)와; 상기 제1트랜지스터(Q21b)의 콜렉터에 연결되는 일단과 전원전압(Vcc)이 인가되는 타단을 가지는 제1저항(R21b) 및; 상기 제2트랜지스터(Q22b)의 콜렉터에 연결되는 일단과 상기 전원전압(Vcc)이 인가되는 타단을 가지는 제2저항(R22b)으로 이루어지는 ECL D 플립플롭.
  17. 제10항에 있어서, 상기 제2ECL D 래치회로(200b)의 상기 구동부(230b)는 상기 제1입력단(IN23b)을 통해 상기 제2중심레벨(VBB22)을 갖는 상기 반전 클럭신호(CKB)가 인가되는 베이스와 상기 래치부(220b)에 연결되는 콜렉터, 그리고 상기 전류 소오스(IE21b)에 연결되는 에미터를 가지며, 상기 반전 클럭신호(CKB)의 상승에지부터 다음 하강에지 때까지 상기 래치부(220b)를 구동시켜 주기 위한 틀랜지스터(Q25b)로 이루어지는 ECL D 플립플롭.
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