CN1767389B - 将一个ecl门改变为ecl锁存器电路结构 - Google Patents

Abstract

本发明公开将一个ECL门改变为ECL锁存器的电路结构和提高记忆单元速度的方法。至今，任何一个门电路都只能作为组合电路的逻辑单元，没有记忆功能；为完成记忆功能，至少需要两个门电路构成一个记忆单元，一个记忆单元的传输延迟时间至少是一个门电路的传输延迟时间t_pd的二倍。本发明将一个FECL门改变为一个记忆单元，即ECL记忆门或D锁存器。传统时钟cp接ECL门三极管基极，现改cp接相应三极管集电极，实际上每一个D锁存器都附加一个射极跟随器T₅，将常规时钟cp₁输入到T₅的基极，由T₅的射极输出形成cp，因cp不是取自功率时钟源，称cp为有效功率时钟。因记忆单元只用一个门构成，使D锁存器传输延迟时间接近t_pd，由此提高记忆单元速度。一个FECL主从D触发器由主和从两个D锁存器组成，主和从锁存器各自接互反的二时钟信号。可用3个主从D触发器组成一个5进制FECL移位计数器。

Description

将一个ECL门改变为ECL锁存器电路结构

技术领域：

本发明是一种高速双极型集成电路，具体地说是一个ECL锁存器，属于高速集成电路技术领域。

技术背景：

集成电路可分为逻辑集成电路和线性集成电路两大类，前者又称为数字集成电路，用于计算机，数字通信，数字仪表，数控机床等，后者用于线性放大。此外，集成电路又分为双极型集成电路和MOS集成电路，MOS电路以低功耗著称，双极型电路以高速度见长，双极型电路一直用于很多高速电路中，未来很长时间仍将保持这种优势，所以双极型集成电路和MOS集成电路将很长时间保持互补性，各有所用，共同发展。双极型集成电路有TTL和ECL等，以ECL速度最高，ECL主要用于高速电路，在光纤通信、卫星通信、数字通信、高速仪器仪表、战略计算机、巨型计算机、雷达、电子战、电子情报、制导等民用和军用领域应用前景十分广阔。现有技术和存在问题：

数子电路分组合电路和时序电路两种，门电路是组合电路的逻辑单元，记忆单元(锁存器或触发器)是时序电路的逻辑单元。若能改用一个门电路构成一个记忆单元，则它的传输延迟时间可降低到接近一个门电路的传输延迟时间。

迄今为止，一个门电路只能作为组合电路的逻辑单元，门电路没有记忆功能，如图1；为完成记忆功能，一个记忆单元(即一个锁存器或触发器)至少需要二个门电路构成，如图2。通常记忆单元需用二个或二个以上的门电路构成，例如：基本RS触发器需用2个门电路构成；同步RS触发器需用4个门电路构成；维持阻塞D触发器需用6个门电路构成；主从JK触发器需用9个门电路构成。设一个门电路的传输延迟时间为t_pd，则一个记忆单元的传输延迟时间至少是2t_pd，即一个记忆单元的传输延迟时间至少是一个门电路的传输延迟时间的二倍。同样理由，一个ECL门只能作为组合电路的逻辑单元，一个传统ECL记忆单元(即一个ECL锁存器或一个ECL触发器)至少需要二个ECL门构成。设一个ECL门的传输延迟时间为t_pd，一个传统ECL记忆单元的传输延迟时间至少为2t_pd，后者至少是前者的二倍。双极型集成电路中以ECL速度最高，目前已采用各种技术努力提高ECL门的速度，但由于ECL记忆单元总是至少用二个ECL门构成的，所以ECL记忆单元的传输延迟时间总是大于等于ECL门的传输延迟时间二倍。将来科技水平提高，ECL门电路速度也提高，但上述记忆单元这种传输延迟时间大于等于二倍的关系却仍然保持，未能改变。

发明内容：

本发明目的是公开将一个ECL门改变为ECL锁存器电路结构和提高记忆单元速度的方法，在ECL门速度基本不变的基础上，使得作为时序电路记忆单元的ECL锁存器的速度进一步提高。

本发明是一种将反馈式ECL门改变成为ECL锁存器电路结构，如图8所示。三极管T₁和三极管T₂两射极相连，并经共用电阻R₃接地，形成射极耦合；三极管T₁的集电极经电阻R₁接有效功率时钟cp，三极管T₂的集电极经电阻R₂接直流电源V_d；三极管T₁和三极管T₂的两集电极c₁和c₂分别连接到射极跟随器T₃和T₄的基极，射极跟随器T₃和T₄的射极各自经电阻R₄和R₅接地，射极跟随器T₃和T₄的集电极接V_d，在射极跟随器T₃和T₄的射极各自形成输出Y和Q，射极跟随器T₃的输出Y与D反相，而射极跟随器T₄的输出Q与D同相；三极管T₁的基极b₁接外输入D，与D反相的Y又作为反馈信号接到三极管T₂的基极；在cp为高电平cp_H时，存在两个稳定状态，具有记忆功能；两个稳定状态中处于哪个稳定状态取决于cp上升沿时刻D输入值，即三极管T₁管基极b₁的值；按电路要求的D输入信号应在cp低电平cp_L时且cp上升沿来到之前建立稳定，锁存器在cp上升沿来到时接收D代码，并在此后cp_H持续期内保存D代码，由此将一个反馈式ECL门改变成为一个D锁存器；cp为集电极输入方式，ECL电路工作在高速状态下，当很多D锁存器组成一个整体电路时，统一的cp时钟源要求提供较大的cp时钟源电流；实现时每一个D锁存器都附加一个射极跟随器T₅，射极电阻为R₆，而射极跟随器T₅的集电极接电源V_cc，由射极跟随器T₅的射极输出形成cp，cp是有效功率时钟，射极跟随器T₅的基极输入接常规时钟cp₁，cp₁为基极输入方式。

本发明所述的一种将反馈式ECL门改变成为ECL锁存器电路结构，如图18，一个三极管T₁可以用两个三极管T₁和T₀的两个集电极相接且两个射极相接的两个输入管的并联组合代替，三极管T₁和T₀的两个基极分别接输入D₁和D₀，构成两个输入端的D锁存器，即D＝D₁+D₀，D锁存器特征方程为Q⁺＝D₁+D₀；也可以用2个以上的输入管的所有射极相连和所有集电极相连的2个以上的输入管的并联组合代替。

本发明是一种将反馈式ECL门改变成为ECL锁存器电路结构，如图9所示，其特征在于：作为输出级的射极跟随器T₄可以从右边移到左边，射极跟随器T₄由输出级变为输入级，射极跟随器T₄的射极仍经电阻R₅接地，射极跟随器T₄的集电极仍接V_d，射极跟随器T₄的基极改接外输入D，射极跟随器T₄的射极输出改接射极跟随器T₁的基极b₁，射极跟随器T₂的集电极c₂作为锁存器输出Q，输出Q可接到下级的输入级射极跟随器的基极。

本发明是一种提高记忆单元--锁存器或触发器电路速度的方法，该方法是：一个ECL记忆单元只用一个ECL门构成，完成此ECL记忆单元电路设计的重要计算公式是：①上翻转电平V_T+计算公式；②下翻转电平V_T-计算公式；③回差电压ΔV计算公式。计算公式分别表示如下：

V_T+＝cp_H-V_be3-R₁i_b3

V_T-＝[cp_H-V_be3-R₁i_b3+V_be1βR₁/R₃(1+β)]÷[1+βR₁/R₃(1+β)]

ΔV＝V_T+-V_T-＝(cp_H-V_be3-V_be1-R₁i_b3)÷[1+(1+β^-1)R₃/R₁]

＝(cp_H-V_be3-V_be1-R₁i_b3)R₁÷(R₁+R₃)(当β很大时)

用有效功率时钟cp接三极管集电极，将一个组合电路的逻辑单元‘ECL门，改变为一个时序电路的记忆单元‘ECL锁存器’，即按照上式设计得出类似施密特电路，存在二个稳定状态，时钟cp为集电极极输入方式，把从来没有考虑的潜在的‘ECL门’记忆功能开发出来，完成该记忆功能的一个ECL门就是一个ECL记忆单元，称为‘ECL记忆门’，这样以来它的传输延迟时间约为t_pd，即约为传统ECL记忆单元传输延迟时间的一半，ECL记忆单元速度提高近一倍。

上述发明的具体的和详细的内容说明如下：

一.反馈式ECL门记忆能力的实现和电路设计的计算公式。

只有满足规定条件的情况下，才能实现反馈式ECL门的记忆能力，才能设计出将一个FECL门改变为时序电路的一个记忆单元的电路结构，这个规定条件就是记忆能力实现和电路设计的计算公式。图3是反馈式ECL(FECL)门，至今一个FECL门都是作为组合逻辑单元来用的。本发明分析一个FECL门电路在规定条件下存在二个稳定状态，具有记忆功能，因此按规定条件修改FECL门电路结构，将一个FECL门改变为时序电路的一个记忆单元(称为ECL记忆门，即D锁存器)，如图4。图中V_d为直流电源，cp为周期性变化的时钟脉冲，cp经电阻R₁接到T₁管集电极，称cp为有效功率时钟，但cp只接到一个三极管T₁集电极，其它三极管集电极仍接直流电源V_d。将图4右侧的射极跟随器(T₄管和R₅)移到左侧，则得出图5，图5是图4的变相形式。为描述该电路的记忆特性，现在假设cp恒为高电平cp_H，此时图4和图5都类似施密特电路，存在二个稳定状态。在图5中对T₁管的基极输入三角波v_b1，三角波开始v_b1较低(v_b1＜V_be1)，使得T₁管截止和T₂管导通(称为稳定状态1)，T₃为射极跟随器(始终导通)。记T₁，T₂和T₃三管基射导通电压为V_be1，V_be2和V_be3，且V_be1＝V_be2＝V_be3，设T₁，T₂和T₃三管基射导通电流各自为i_b1，i_b2和i_b3，截止时基流近似为0。大写字母为直流量，小写字母为交流量，其它符号类似。由图5的得出，

R₁i_b3+V_be3+V_be2+R₃i_e2＝cp_H                    (1)

R₂βi_b2+v_ce2+R₃i_e2＝V_d                        (2)

此时v_b1低于v_b2，若v_b1由低向高连续上升，一旦T₁管导通(基射电压到达V_be2)，则v_b1＝V_be1+v_e2＝V_be2+v_e2＝v_b2，即v_b1几乎等于v_b2，电路进行雪崩式翻转，翻转到T₂管截止和T₁管导通(称为稳定状态2)，若v_b1继续上升，仍保持该状态2。由此得出上翻转电平V_T+近似为，

V_T+＝V_be2+v_e2＝V_be2+R₃i_e2＝cp_H-V_be3-R₁i_b3        (3)

因T₃为射极跟随器，上述翻转过程中v_b2下降幅度几乎等于v_c1的下降幅度，使T₂有一定的截止深度，下降后v_be2低于导通电压V_be2一定值。由图5的得出，

v_b1＝V_be1+R₃i_e1＝V_be1+R₃i_c1+R₃i_b1(1+β)              (4)

i_b1＝(v_b1-V_be1)÷[R₃(1+β)]                          (5)

v_b2＝cp_H-V_be3-R₁(i_c1+i_b3)＝cp_H-V_be3-R₁i_b3-R₁βi_b1    (6)

当v_b1连续下降时，v_c1连续上升，v_b3也连续上升，开始有一段时间仍保持该状态2，但T₂向导通方向靠近。一旦T₂管导通，T₂管基射电压到达时V_be2，则v_b1几乎等于v_b2，电路又一次进行雪崩式翻转，返回到T₁管截止和T₂管导通(稳定状态1)，此刻的v_b1就是V_T-，v_b1继续下降仍保持该状态1。下面计算下翻转电平V_T-，尽管式(1)和(6)中i_b3并不完全相同，而是靠近，因为R₁i_b3是很小的修正数，可按近似相同处理(约为i_b3＝5μA)，将式(5)中的i_b1代入式(6)，先得出

v_b1＝v_b2＝cp_H-V_be3-R₁i_b3-βR₁(v_b1-V_be1)÷[R₃(1+β)]

将上式中的v_b1整理出来，则得出V_T-近似为，

V_T-＝v_b1

＝[cp_H-V_be3-R₁i_b3+V_be1βR₁/R₃(1+β)]÷[1+βR₁/R₃(1+β)](7)

用式(3)减式(7)，考虑β很大，β^-1很小，可略去β^-1，得出回差电压ΔV近似为，

ΔV＝V_T+-V_T-＝(cp_H-V_be3-V_be1-R₁i_b3)÷[1+(1+β^-1)R₃/R₁]

＝(cp_H-V_be3-V_be1-R₁i_b3)R₁÷(R₁+R₃)(当β很大时)    (8)

上述式(3)，(7)和(8)是完成记忆功能和电路设计的重要的计算公式，由上述计算公式得出结论：①工作在回差电压范围内，FECL门电路图5(和图4)有两个稳定状态，具有记忆功能，可记忆代码0和1。②为使ΔV大，cp的高电平cp_H应较大，而且比值R₃/R₁应较小。③显然必须满足：cp_H＞V_be3+V_be1＝1.54V。设R₁＝400Ω，R₂＝300Ω，R₃＝250Ω，R₄＝3000Ω，V_d＝1.95V，V_be1＝V_be2＝V_be3＝0.77V，i_b3＝5μA，若取cp_H＝2.2V(高电平期间)，代入式(8)得出ΔV＝0.352V(若取cp_H＝1.8V，得出ΔV＝0.134V)。按硅双极型电路工艺用Pspice对图5进行模拟得出高电平期间回差曲线图6(器件参数R_B＝99.4Ω，R_E＝7.8Ω，C_JE＝22.5fF，C_JC＝10.7fF，C_JS＝45.2fF，τ_F＝5.2ps，见文献[3]IEEE J.Solid-State Circuits，1999，34(2)：P206表1)。为方便观测回差电压，选cp高电平cp_H持续期充分大，由此高电平持续期中间cp_H等价一个直流电压，所以在图5中，取cp_H为恒定值(如恒定为2.2V)，在T₄基极输入三角波，经射极跟随器，使输入到T₁管基极也是三角波V_b1，电路翻转波形如图6，当电路翻转时，三角波V_b1在线性上升和线性下降的曲线上出现很小的波折线(图5比图4容易出现很小的波折线)，由此得出回差电压ΔV：当cp_H＝2.2V时，ΔV＝0.32V(当cp_H＝1.8V时，ΔV＝0.11V)，与理论计算的结果ΔV＝0.352V(ΔV＝0.134V)接近。

为观测FECL双稳态电路实现记忆的功能，用Pspice对图5进行模拟，得出图7的该单元各点波形。从上向下看，第1小图是cp波形，当cp为高电平2.2V时呈现双稳态，该状态取决于cp上升沿时刻T₁管基极b₁的值。b₁信号取自跟随器T₄射极，T₄基极输入信号D₀(第2小图)。D₀出现负脉冲时，b₁也出现负脉冲(第5小图)，并使T₁管截止。在T₁管截止期间，首次cp上升沿来到，使T₁管集电极c₁电压指数上升到近2.2V(第4小图；)，同时T₂管基极b₂也随之指数上升(第6小图)。b₂指数上升使状态输出Q(即T₂管集电极c₂)指数下降(第3小图)。由此图看出，b₁负脉冲过去后，Q仍保持低电平状态(记忆0)。第二次cp上升沿来到时，因b₁为高电平，T₁管导通，则c₁和b₂只上升到中间电平，选取R₁值，使b₂中间电平仍满足T₂截止条件，于是Q仍保持高电平状态(记忆1)。cp下降沿(降到1.2V)的工作过程与cp上升沿相反，从略。底部是共射极e是波形，当Q为低电平时e偏高。注意：b₂下降开始较快，以后T₂截止，下降较慢，后期慢下降并不影响速度。显然图5可以作为D锁存器。锁存器Q输出幅度为0.75V；二传输延迟时间为t_pd h1＝72ps，t_pd 1h＝38ps；Q输出上升时间t_r＝68ps，下降时间t_f＝52ps；时钟源功率P_cp＝1.88mW，直流电源功率P_Vd＝2.36mW。注：着重说明可改用一个门电路构成一个记忆单元，则它的传输延迟时间可降低到接近一个门电路的传输延迟时间，这种速度提高目标不注重于静态的眼前的短时的一个记忆器件效果，而是注重于动态的现在将来的长期的相对(记忆门相对常规门)的效果。

二.提高记忆单元ECL锁存器速度的方法。

迄今为止，一个门电路只能作为组合电路的逻辑单元，门电路没有记忆功能，如图1；为完成记忆功能，一个记忆单元(一个锁存器或触发器)至少需要二个门电路构成，如图2。通常记忆单元需用二个或二个以上的门电路构成，例如：基本RS触发器需用2个门电路构成；同步RS触发器需用4个门电路构成；维持阻塞D触发器需用6个门电路构成；主从JK触发器需用9个门电路构成。设一个门电路的传输延迟时间为t_pd，则一个记忆单元的传输延迟时间至少是2t_pd，即一个记忆单元的传输延迟时间至少是一个门电路的传输延迟时间的二倍。同样理由，一个ECL门只能作为组合电路的逻辑单元，一个传统ECL记忆单元(即一个ECL锁存器或一个ECL触发器)至少需要二个ECL门构成，设一个ECL门的传输延迟时间为t_pd。一个传统ECL记忆单元的传输延迟时间至少为2t_pd，后者至少是前者的二倍以上。双极型集成电路中以ECL速度最高，目前已采用各种技术努力提高ECL门的速度，但由于ECL记忆单元总是至少用二个ECL门构成的，所以ECL记忆单元的传输延迟时间总是大于等于ECL门的传输延迟时间二倍。将来科技水平提高，ECL门电路速度也提高，但上述记忆单元这种传输延迟时间大于二倍的关系却仍然保持，未能改变。

为此可突破传统思维，打破一个记忆单元(锁存器或触发器)至少需要二个门电路构成的传统方法，改用一个门电路构成一个记忆单元。从电路结构上看，传统时钟cp接ECL门三极管基极，即时钟cp为基极输入方式，现在改用有效功率时钟cp接三极管集电极，即改时钟cp为集电极输入方式，由此将一个组合电路的逻辑单元‘ECL门’改变为一个时序电路的记忆单元‘ECL锁存器’电路结构。利用反馈式ECL门有类似施密特电路的特性：存在二个稳定状态，改时钟cp为集电极输入方式，把从来没有考虑的潜在的‘ECL门’记忆功能开发出来，开发后的一个ECL门就是一个ECL记忆单元(简称为‘ECL记忆门’)。目标是使一个记忆单元的传输延迟时间接近一个门电路的传输延迟时间(约为t_pd)，或约为传统ECL记忆单元传输延迟时间的一半，所以ECL记忆单元速度提高近一倍。该方法表明，这种提高目标不注重于静态的眼前的短时的一个记忆器件效果，而是注重于动态的现在将来的长期的相对(记忆门相对常规门)的效果，将来科技水平提高，这种相对效果仍保持。

三.时钟集电极输入方式和基极输入方式的D锁存器

在图5所示的FECL记忆门(或D锁存器)中cp是有效功率时钟，因ECL电路工作在高速状态下，cp接三极管集电极，要求能提供较大的集电极电流，当很多D锁存器组成一个整体电路时，统一的高速大电流的‘功率时钟’实现有一定的困难。为此对每一个图5所示D锁存器附加一个射极跟随器(T₅和R₆)，如图9，由射极跟随器T₅的射极输出形成cp，而射极跟随器T₅的基极输入接常规时钟cp₁，由化整为零的方式避免统一‘cp功率时钟源’实现的困难，从效果上看，cp仍接三极管集电极，称cp为‘有效功率时钟’。同样方式由图4附加一个射极跟随器(T₅和R₆)，得出图8。图18是图8的推广形式，都是有效时钟集电极输入方式的D锁存器电路图，图8只有一个D输入端，特征方程满足Q⁺＝D；而图18有二个输入端(D₀和D₁)，特征方程满足Q⁺＝D₀+D₁。以上D锁存器为单相输入，非差分输入。

四.反馈式ECL主从D触发器。图11是FECL主从D触发器，它由二个图9所示的FECL记忆门(有效时钟集电极输入方式)构成，图中左边FECL记忆门是主锁存器，右边FECL记忆门是从锁存器，主锁存器和从锁存器各自有T_5a、R_6a和T₅、R₆组成的附加射极跟随器，T₅基极接时钟cp₁，T_5a基极接时钟cp₁，二时钟相互反相，其中R₅＝R_5a＝2kΩ，V_CC＝2.7V。工作原理与常规主从D触发器类似：首先cp₁＝0，主锁存器Q_a接收D输入代码，并保持(存储)该信号到整个cp₁＝0期间；接着cp₁＝1，从锁存器Q接收主锁存器Q_a持有的信号，并在整个cp₁＝1期间保持(存储)下来，实际上Q存储的是先前D代码。图12是FECL主从D触发器的符号。同样方式由二个图8所示的FECL记忆门构成图10所示的FECL主从D触发器，图10是图11的变相形式。以上FECL主从D触发器为单相输入，不是差分输入，单相输入比差分输入有输入线少的优点。

附图说明

图1.为本发明已有技术ECL门示意图。

图2.为本发明已有技术ECL记忆单元示意图。

图3.为本发明已有技术反馈式ECL(FECL)或/或非门电路图。

图4.为本发明时钟接集电极的D锁存器之一电路图。

图5.为本发明时钟接集电极的D锁存器之二电路图。

图6.为本发明图5的计算机模拟回差曲线。从上到下分别是b₁(即b₄₁)和Q(即y₄)二点电压波形分图。

图7.为本发明图5的计算机模拟各点电压波形图。共7个分图，从上到下依次是cp，D₀，Q，c₁，b₁，b₂，e共7点电压波形分图。

图8.为本发明时钟接基极的D锁存器之一电路图。

图9.为本发明时钟接基极的D锁存器之二电路图。

图10.为本发明的FECL主从D触发器之一电路图。

图11.为本发明的FECL主从D触发器之二电路图。

图12.为本发明的FECL主从D触发器图11的符号。

图13.为本发明的FECL或门电路图。

图14.为本发明FECL或门的符号。

图15.为本发明FECL五进制移位计数器。

图16.为本发明图15的计算机模拟各点电压波形图。共8个分图，从上到下依次是Q₀，Q₁，Q₂，Q_0a，Q_1a，Q_2a，D₀，cp₁共8点电压波形分图。

图17.为本发明图15的有效耗损功率的计算机模拟测试曲线，共3个分图，从上到下依次是总功耗P，直流功耗P_Vd和P_Vcc曲线，。

图18.为本发明时钟接基极的有二个输入端的D锁存器电路图。

具体实施方式：

一.有效时钟集电极输入方式的FECL五进制移位计数器。

图15是FECL五进制移位计数器，它由三个图11所示的主从D触发器Q₀、Q₁和Q₂组成，采用符号图12，移位功能满足：D₂＝Q₁，D₁＝Q₀；为实现五进制计数器，采用反馈电路D₀＝Q₁Q₂。因Q₁Q₂＝Q₁+Q₂，反馈信号D₀可用FECL或门图13实现。图13是由FECL或/或非门图3修改得出：增加T₃管集电极电阻R₅，输出F取自该管集电极，满足F＝A+B，实现或门功能；除R₂仍接V_d外，R₁和R₅改接T₄射极，T₄基极接cp₁，使F＝A+B仅在cp₁＝1时有效，满足D₀脉冲输入的要求。因Y₁和Y₂各自是Q₁和Q₂的非，所以在图15或门输入接到Y₁和Y₂，以此实现D₀＝Q₁Q₂。理论分析表明图15是五进制移位型计数器。用Pspice对图15进行模拟得出图16。图16上部三小图是Q₀、Q₁和Q₂的波形图，按cp₁＝1时期看，Q₀Q₁Q₂的状态由011→001→100→110→111→011，满足理论计算的结果。图5中部三小图是主锁存器Q_0a、Q_1a和Q_2a的波形图，它和Q₀、Q₁和Q₂波形形状相同，但提前半个cp₁周期，在cp₁＝0时出现，表明紧接的下半个cp₁周期将Q_0a、Q_1a和Q_2a的信息各自传送到Q₀、Q₁和Q₂，符合主从触发器的特点。底部倒数第二小图是D₀的波形，对Q₁＝Q₂＝1，在cp₁＝1时出现D₀＝0，其它时刻D₀＝1，正好是Q₁Q₂的非。图5最底部小图是cp₁波形，cp₁周期是0.5ns，cp₁从2V到3V作周期性变化。

图6和7中符号：V_b1＝V(b41)，V_Q＝V(y4)。图17中符号：V_cc＝V(Vcc)，V_d＝V(Vd)，I_Vcc＝I(V_CC)，I_Vd＝I(Vd)。

二.本发明中有效耗损功率P_eff计算和模拟测试。对于双极型电路和MOS电路，半导体器件内存在非线性参数(器件电阻和电容值是电压或电流的函数)，拉氏变换，叠加原理和戴维南原理已失效，整体电路耗损功率计算公式很难推出，既使推出，也存在很大的近似。可根据普遍适用的能量守恒定律推出，能量守恒定律在任何情况下都成立，不受由非线性影响。在无穷小时间间隔dt内由电源送到电路的微功率是V(t)I(t)dt，V(t)是电源输出端电压，I(t)是电源输出电流，而I(t)＞0表示dt内瞬时功率由电源送到电路，I(t)＜0表示dt内瞬时功率由电路返回电源，由此推出有效耗损功率P_eff计算公式表达如下：

$P_{\mathrm{eff}}=\frac{1}{\mathrm{KT}}{\∫}_0^{\mathrm{KT}}V\left(t\right)I\left(t\right)\mathrm{dt}---\left(9\right)$

式(9)有广泛适用性，不必编程，直接用函数AVG()测量。通常存在较大的起始功耗，为使起始功耗影响接近0(或到达读数允许的误差范围内)，可取很大的t＝KT，曲线最右趋于平坦，在平坦部分读数很方便。图17上部是总功耗P曲线，图17中下二部分是反馈ECL移位计数器的二个直流电源V_d和V_cc的有效功耗P_Vd和P_Vcc曲线。cp₁周期是0.5ns。从最右边平坦部分读数得出各自的有效功耗：P_Vd＝13.4mW，P_Vcc＝34.7mW，总功耗为P＝48.1mW。将cp₁周期改为0.2ns时，得出：P_Vd＝12.45mW，P_Vcc＝35.8mW，总功耗为P＝48.25mW。

Claims (3)

1.一种将反馈式ECL门改变成为ECL锁存器电路结构；三极管T₁和三极管T₂两射极相连，并经共用电阻R₃接地，形成射极耦合；三极管T₁的集电极经电阻R₁接有效功率时钟cp，三极管T₂的集电极经电阻R₂接直流电源V_d；三极管T₁和三极管T₂的两集电极c₁和c₂分别连接到射极跟随器T₃和T₄的基极，射极跟随器T₃和T₄的射极各自经电阻R₄和R₅接地，射极跟随器T₃和T₄的集电极接V_d，在射极跟随器T₃和T₄的射极各自形成输出Y和Q，射极跟随器T₃的输出Y与D反相，而射极跟随器T₄的输出Q与D同相；三极管T₁的基极b₁接外输入D，与D反相的Y又作为反馈信号接到三极管T₂的基极；在cp为高电平cp_H时，存在两个稳定状态，具有记忆功能；两个稳定状态中处于哪个稳定状态取决于cp上升沿时刻D输入值，即三极管T₁管基极b₁的值；按电路要求的D输入信号应在cp低电平cp_L时且cp上升沿来到之前建立稳定，锁存器在cp上升沿来到时接收D代码，并在此后cp_H持续期内保存D代码，由此将一个反馈式ECL门改变成为一个D锁存器；cp为集电极输入方式，ECL电路工作在高速状态下，当很多D锁存器组成一个整体电路时，统一的cp时钟源要求提供较大的cp时钟源电流；实现时每一个D锁存器都附加一个射极跟随器T₅，射极电阻为R₆，而射极跟随器T₅的集电极接电源V_cc，由射极跟随器T₅的射极输出形成cp，cp是有效功率时钟，射极跟随器T₅的基极输入接常规时钟cp₁，cp₁为基极输入方式。

2.根据权利要求1所述的一种将反馈式ECL门改变成为ECL锁存器电路结构，其特征在于：一个三极管T₁可以用两个三极管T₁和T₀的两个集电极相接且两个射极相接的两个输入管的并联组合代替，三极管T₁和T₀的两个基极分别接输入D₁和D₀，构成两个输入端的D锁存器，即D＝D₁+D₀，D锁存器特征方程为Q⁺＝D₁+D₀；也可以用2个以上的输入管的所有射极相连和所有集电极相连的2个以上的输入管的并联组合代替。

3.根据权利要求1所述的一种将反馈式ECL门改变成为ECL锁存器电路结构，其特征在于：作为输出级的射极跟随器T₄可以从右边移到左边，即射极跟随器T₄由输出级变为输入级，射极跟随器T₄的射极仍经电阻R₅接地，射极跟随器T₄的集电极仍接V_d，射极跟随器T₄的基极改接外输入D，射极跟随器T₄的射极输出改接射极跟随器T₁的基极b₁，射极跟随器T₂的集电极c₂作为锁存器输出Q，输出Q可接下级的输入级射极跟随器的基极。

Images