CN102843127B - 用于捷变信号控制的数字数据延迟方法 - Google Patents

Abstract

本发明公开了一种用于捷变信号控制的数字数据延迟方法，其包括以下步骤：S1、根据数据延迟时间以及参考时钟计算得出FPGA芯片内部的移位寄存器存储深度；根据数据延迟时间精度以及参考时钟计算所需移相时钟个数；S2、利用移位寄存器以及时钟实现第一数据延迟；S3、利用FPGA芯片内部的锁相环产生相位不同的时钟；S4、根据当前延迟数据位所需延迟时间选择时钟；S5、利用选择的时钟实现第二数据延迟；S6、最终实现第一数据和第二数据之和的延迟。本发明解决捷变频信号发生以及分析技术在研制过程中所急需解决的信号同步控制输出的问题。

Description

用于捷变信号控制的数字数据延迟方法

技术领域

本发明涉及一种数字数据延迟方法，特别是涉及一种用于捷变信号控制的数字数据延迟方法。

背景技术

随着雷达、通信、电子侦察与电子干扰、精确制导等武器装备的测试发展需求，迫切需要进行宽带捷变频信号发生及分析技术的研究工作，解决切换时间达百ns量级并具备模拟仿真功能的宽带捷变频信号产生及分析技术难题，由于信号产生以及传输过程中所需要的时间在几百纳秒以上。为此，只有精确设计好传输延迟时间以及相应开关的相对动作时间，才有可能实现百ns量级的切换速度，这就需要对其相对时序进行精确调整才能保证，因此捷变信号数据高精度延迟控制问题必须得到解决。在研究过程中，一般整机提供的公共参考时钟频率较低，如何利用低频时钟实现高精度数字延时电路设计，是本技术的关键所在。

目前采用低频时钟实现高精度数据延迟的方案主要由单片机、CPLD(ComplexProgrammableLogicDevice，复杂可编程逻辑器件，EPM7128S型号)、延时电路等组成，以下利用100MHz时钟实现ns级数据延迟为例进行说明，其电路原理框图如图1所示。其中高精度可编程延时电路采用高速ECL(Emitter-CoupledLogic，射极耦合逻辑)电路完成小于10ns延时电路的功能，通过10位并行端口进行数据的初始化，设置延迟时间，对于输入脉冲就可以在0～10ns范围内任意延迟输出。由单片机、CPLD(EPM7128S)、延时电路组成的ns级数据延迟控制电路方案电路设计比较复杂，软件调试工作量较大。

发明内容

本发明所要解决的技术问题是提供一种用于捷变信号控制的数字数据延迟方法，其解决捷变频信号发生以及分析技术在研制过程中所急需解决的信号同步控制输出的问题。

本发明是通过下述技术方案来解决上述技术问题的：一种用于捷变信号控制的数字数据延迟方法，其特征在于，其包括以下步骤：

S1、根据数据延迟时间以及参考时钟计算得出FPGA芯片内部的移位寄存器存储深度；根据数据延迟时间精度以及参考时钟计算所需移相时钟个数；

S2、利用移位寄存器以及时钟实现第一数据延迟；

S3、利用FPGA芯片内部的锁相环产生相位不同的时钟；

S4、根据当前延迟数据位所需延迟时间选择时钟；

S5、利用选择的时钟实现第二数据延迟；

S6、最终实现第一数据和第二数据之和的延迟。

优选地，所述移位寄存器为N位移位寄存器，移位寄存器存储深度为N。

优选地，所述往移位寄存器中存储一个数据，直到存储完N个数据后，第N+1个时钟到来的时候存储第N+1个数据，同时第一个存储的数据输出，第N+2个时钟到来存储第N+2个数据，同时第二个存储的数据输出，依此类推。

本发明的积极进步效果在于：本发明利用低频时钟以及FPGA内部集成模块实现高精度数据延迟，以满足捷变信号同步输出控制要求。该数据延迟方法具有需求时钟低、精度高、体积小、易调试等特点。本发明主要用于捷变信号控制的数据延迟。

附图说明

图1为现有100MHz时钟实现ns级数据延迟的原理框图。

图2为本发明用于捷变信号控制的数字数据延迟方法的流程图。

图3为本发明移位寄存器的原理框图。

图4为本发明锁相环的原理框图。

具体实施方式

下面结合附图给出本发明较佳实施例，以详细说明本发明的技术方案。

如图2所示，本发明主要利用低频时钟(aMHz)(低频时钟与参考时钟、时钟CLK是一样的)、FPGA(Field-ProgrammableGateArray，现场可编程门阵列)芯片内部的移位寄存器和锁相环来实现数据的高精度(bns)延迟控制。

本发明用于捷变信号控制的数字数据延迟方法包括以下步骤：

S1、根据数据延迟时间以及参考时钟计算得出FPGA芯片内部的移位寄存器存储深度N；根据数据延迟时间精度以及参考时钟计算所需移相时钟个数m；N和m为自然数。

S2、利用N位移位寄存器以及时钟CLK实现(1000N/a)ns数据(第一数据)延迟；

S3、利用FPGA芯片内部的锁相环产生m个相位不同的时钟；

S4、根据当前延迟数据位所需延迟时间选择时钟CLKk；

S5、利用选择的时钟CLKk实现k(1000/ma)ns数据(第二数据)延迟；

S6、最终实现DelayTime＝(1000N/a)ns+k(1000/ma)ns的数据(总数据，即第一数据和第二数据之和)延迟。

本发明利用移位寄存器可以实现(1000N/a)ns的延时控制；然后用锁相环来实现k(1000/ma)ns延时控制，即延时步进时间为(1000N/a)ns+k(1000/ma)nS。

如图3所示，设置移位寄存器存储深度为N。每来一个时钟，往移位寄存器中存储一个数据，直到存储完N个数据后，第N+1个时钟到来的时候存储第N+1个数据，同时第一个存储的数据输出，第N+2个时钟到来存储第N+2个数据，同时第二个存储的数据输出，依此类推。因此，利用移位寄存器可以实现(1000N/a)ns的数据延迟。例如：在FPGA中设计一个存储深度为10的移位寄存器，时钟为100MHz，则送入FPGA中的数据经过10×(1/100MHz)＝100ns后输出。利用100MHz时钟以及存储深度为10的移位寄存器实现了DelayTime＝10×(1/100MHz)＝100ns的数据延迟。因此，利用移位寄存器和aMHz时钟，即可以DelayTime＝N×(1/aMHz)＝(1000N/a)ns的数据延迟。

本发明中k(1000/ma)ns的延时控制主要通过锁相环来实现。这一实现方法主要是利用锁相环产生m个aMHz的相位不同的控制时钟CLK0-----CLKm-1。其中利用CLK0作为移位寄存器的控制时钟，CLK1-CLKm-1作为D触发器时钟来控制数据分别(1000/ma)ns-(m-1)(1000/ma)ns后输出，具体如图4所示。

下面以100MHz时钟，在FPGA内部设计锁相环产生5个CLK为例进行说明。接下来，利用100MHz时钟以及利用锁相环产生的CLK1-CLK5实现延时52ns、4ns、76ns为例进行设计仿真。以in1为基准，设计in2-in4相对于in1输出延时分别为52ns、4ns、76ns。out2、out3、out4相对于out1而言分别延时输出51.85ns、3.6ns、75.6ns，与我们预期设计的延迟时间52ns、4ns、76ns相比误差为0.15ns、0.4ns、0.4ns，在误差允许范围之内。因此利用本发明可以利用较低频率的时钟实现高精度数据延迟控制从而解决捷变频信号发生器在研制过程中信号同步控制输出的问题。

本领域的技术人员可以对本发明进行各种改型和改变。因此，本发明覆盖了落入所附的权利要求书及其等同物的范围内的各种改型和改变。

Claims (1)

1.一种用于捷变信号控制的数字数据延迟方法，其特征在于，所述数字数据延迟方法，其包括以下步骤：

S1、根据数据延迟时间以及参考时钟计算得出FPGA芯片内部的移位寄存器存储深度N；根据数据延迟时间精度以及参考时钟计算所需移相时钟个数m；N和m为自然数；

S2、利用移位寄存器以及aMHz时钟实现第一数据延迟，所述移位寄存器为N位移位寄存器，移位寄存器存储深度为N，往移位寄存器中存储一个数据，直到存储完N个数据后，第N+1个时钟到来的时候存储第N+1个数据，同时第一个存储的数据输出，第N+2个时钟到来存储第N+2个数据，同时第二个存储的数据输出，依此类推，实现第一数据延迟(1000N/a)ns；

S3、利用FPGA芯片内部的锁相环产生m个aMHz相位不同的控制时钟，根据当前延迟数据位所需延迟时间选择控制时钟，利用选择的控制时钟CLKk实现第二数据延迟k(1000/ma)ns；

S4、最终实现第一数据和第二数据之和的延迟(1000N/a)ns+k(1000/ma)ns。