CN102739202B - 一种可级联的多通道dds信号发生器 - Google Patents

Abstract

本发明公开了一种可级联的多通道DDS信号发生器，其选择的采样时钟通过采样时钟分配模块分n+1路，其中n路作为采样时钟分别输入n个通道中同步数模转换器，剩下的一路送入数据时钟产生模块进行分频，产生内部数据时钟，选择内部数据时钟作为数据时钟送入数据时钟分配模块，将数据时钟分为n路，分别作为数据时钟输入n个通道中同步地址发生单元、波形存储器。由于n个通道的采样时钟、数据时钟都是同一时钟分出来的，因此是严格同频同相的，n个通道同步，实现了系统内同步；在级联时，作为从设备的多通道DDS信号发生器的外部采样时钟以及外部数据时钟分别接作为主设备的多通道DDS信号发生器的内部采样时钟输出、内部数据时钟输出，这样实现了系统间同步。

Description

一种可级联的多通道DDS信号发生器

技术领域

本发明属于信号发生器技术领域，更为具体地讲，涉及一种可级联的多通道DDS信号发生器。

背景技术

DDS信号发生器是一种通用的提供激励信号的装置。它所提供的信号包括正弦波、方波、三角波等标准波形，幅度调制、频率调制等调制波形，以及用户编辑的任意波形，同时波形的幅度、频率等参数也可以由用户设定。其基本结构如图1，将频率控制字K输入到相位累加器进行累加，相位累加器输出地址寻址波形存储器中的波形数据，然后将寻址到的波形数据经过数模转换（DA）得到模拟波形，经过模拟电路滤波和幅度控制后输出波形。其中初始相位寄存器输出初始相位字与相位累加器输出的地址进行相加后再寻址波形存储器中的波形数据，用于调整输出波形的初始相位；时钟发生器用于产生时钟信号给相位累加器、加法器、波形存储器以及D/A转换电路，使它们保持同步。

通道数量是DDS信号发生器的一项重要指标，相比单通道DDS信号发生器，多通道DDS信号发生器能提供更强的实用性及更大的灵活性。它将多个单独的通道整合在一个机箱内部，通道间不仅共享同一个参考地平面和时钟源，还要求提供精密的通道内同步和级联能力，以获得更多的具有精密同步关系的输出波形。

可级联的多通道DDS信号发生器的同步包括系统内同步和系统间同步。系统内同步是指单台可级联的多通道DDS信号发生器各个通道之间的同步；系统间同步是指多台可级联的多通道DDS信号发生器级联工作时它们之间通道的同步。

传统的低采样率的可级联的多通道DDS信号发生器的同步，只需保证采样时钟的同步即可保证系统内同步和系统间同步。随着采样速率的不断提高，由于单片器件工作时钟的限制，不仅需要采样时钟，还需要数据时钟。采样时钟用于同步可级联的多通道DDS信号发生器中的DAC，而数据时钟用于同步可级联的多通道DDS信号发生器中的相位累加器和波形存储器。采样时钟和数据时钟不再是同一时钟速率，数据时钟是采样时钟的分频数。

对于采样时钟的分频，现有技术多通道DDS信号发生器是每个通道分别进行的。无论是采用DLL还是PLL实现分频，在它们对采样时钟进行分频并锁定的工作过程中，均需要一定的锁定时间，而这一锁定时间又会受到物理器件和工作环境的影响，锁定时间差异会导致最终锁定后输出的分频得到的数字时钟出现相位差。图2给出了4分频情况下数据时钟可能出现的几种不同的相位差。

因此，即使各个通道的采样时钟没有偏差，各通道内部的锁相环也可能无法同时锁定各自的数据时钟，引起相位累加时钟的差异，而在不同的时钟上升沿开始累加。由于相位累加器开始累加的时刻具有随机性，因此各通道产生相位地址的时刻也具有随机性，最终导致无法在同一时刻从波形存储器取回相同的波形幅值数据送入DAC进行数模转换。相位累加时钟相差一个采样时钟周期，波形幅值序列就会错开一个点。

以采样时钟频率为1GHz，数据时钟频率为125MHz为例。假设输出波形频率为125MHz，由于一个周期的输出波形仅有8个波形幅值样点构成，若通道1和通道2的数据时钟存在一个采样时钟周期的延迟，就会造成波形幅值样点序列错开一个点，波形相位则会相差45度，如图3所示。

下列式子给出了可级联的多通道DDS信号发生器内通道间单个输出波形幅值样点的延迟所造成的通道间输出波形相位差。

$\frac{f_{\mathrm{clk}}}{f_{\mathrm{out}}}=m---\left(1\right)$

$\frac{2\mathrm{\π}}{n}=\mathrm{\Δp}---\left(2\right)$

由式（1）和（2）可以推出下式：

$\mathrm{\Δp}=\frac{2\mathrm{\π}{f}_{\mathrm{out}}}{f_{\mathrm{clk}}}---\left(3\right)$

上面的式子中f_clk为采样时钟频率，f_out为输出的周期波形的频率，m为输出波形一个周期所包含的平均采样点数，Δp为单个输出波形幅值样点的延迟所造成的输出波形相位差，单位为弧度。

可以看出，当输出波形一个周期所包含的平均采样点数越少，单个输出波形幅值样点的延迟所造成的输出波形相位差越大，即这一相位差由采样时钟频率与输出波形频率的比值决定。当系统采样时钟频率固定时，输出波形频率越高，相位差值越大。以采样率为1GHz的DDS信号发生器为例，当输出波形频率为10MHz时，若两路通道波形幅值采样点序列相差一个点，则会导致两个通道输出的正弦波之间相差3.6度。而当系统输出100MHz频率的波形时，则会导致36度的相位差。

由此可见，如果只保证采样时钟的同步，无法保证系统内同步和系统间同步。

发明内容

本发明的目的在于克服现有技术的不足，提供一种可级联的多通道DDS信号发生器，不仅满足单台可级联的多通道DDS信号发生器的系统内同步，同时满足多台多通道DDS信号发生器级联后系统间的同步。

为实现上述发明目的，本发明可级联的多通道DDS信号发生器，包括n个通道以及时钟发生器，每个通道又包括一地址发生单元、波形存储器、数模转换器以及模拟通道。地址发生单元在数据时钟控制下产生地址，波形存储器根据地址在数据时钟控制下读取波形数据，数模转换器在采样时钟控制下将读取的波形数据进行数模转换，数模转换得到的信号经过模拟电路滤波以及波形处理后得到所需的波形；

其特征在于，所述的时钟发生器包括：

一采样时钟产生模块，用于产生内部采样时钟，并分为两路，一路作为内部采样时钟输出，另一路送入采样时钟选择模块；

一采样时钟选择模块，用于选择外部采样时钟或内部采样时钟作为采样时钟；

一采样时钟分配模块，用于将采样时钟分为n+1路，其中n路作为采样时钟分别输入n个通道中同步数模转换器，剩下的一路送入数据时钟产生模块；

一数据时钟产生模块，用于对采样时钟进行分频，产生内部数据时钟，并分为两路，一路作为内部数据时钟输出，另一路送入数据时钟选择模块；

一数据时钟选择模块，用于选择外部数据时钟或内部数据时钟作为数据时钟；

一数据时钟分配模块，用于将数据时钟分为n路，分别作为数据时钟输入n个通道中同步地址发生单元、波形存储器。

本发明的发明目的是这样实现的：

为实现可级联的多通道DDS信号发生器的系统内同步，以及级联后的系统间同步，关键是保证每个通道的各个功能模块同步工作。在设计上要求各个通道的地址发生单元应同时产生地址，各个波形存储器应同时读取波形数据，各个DAC模块应同时对所读取的波形数据进行数模转换。在波形产生的过程中，地址发生单元产生寻址地址，波形存储器的数据读取以及数模转换过程，都是在时钟的控制下完成，因此保证各个通道采样时钟和数据时钟的同步是可级联的多通道DDS信号发生器系统内同步以及级联后的系统间同步的关键，时钟发生器的设计是本发明的主要内容。

为实现系统内同步和系统间同步，在单独使用或级联作为主设备使用时，本发明可级联的多通道DDS信号发生器，其时钟发生器通过采样时钟选择模块选择内部采样时钟或输入的外部采样时钟作为采样时钟，然后通过采样时钟分配模块分n+1路，其中n路作为采样时钟分别输入n个通道中同步数模转换器，剩下的一路送入数据时钟产生模块进行分频，产生内部数据时钟，选择内部数据时钟作为数据时钟送入数据时钟分配模块，将数据时钟分为n路，分别作为数据时钟输入n个通道中同步地址发生单元、波形存储器。由于n个通道的采样时钟、数据时钟都是同一时钟分出来的，因此是严格同频同相的，n个通道同步，实现了系统内同步；

在级联时，作为从设备的可级联的多通道DDS信号发生器的外部采样时钟以及外部数据时钟分别接作为主设备的可级联的多通道DDS信号发生器的内部采样时钟输出、内部数据时钟输出，作为从设备的可级联的多通道DDS信号发生器，其时钟发生器的采样时钟选择模块、数据时钟选择模块都选取外部采样时钟、外部数据时钟作为其采样时钟、数据时钟，这样从作为从设备的可级联的多通道DDS信号发生器的采样时钟、数据时钟严格与作为主设备的可级联的多通道DDS信号发生器的采样时钟、数据时钟同频同相的，实现了系统间同步。

附图说明

图1是DDS信号发生器的原理框图；

图2是现有技术多通道DDS信号发生器4分频数据时钟几种不同相位差波形图；

图3是数据时钟相位差导致具有相位差的通道间波形图；

图4是本发明中时钟发生器的一种具体实施方式原理框图；

图5是本发明可级联的多通道DDS信号发生器系统内同步原理图；

图6是两台可级联的多通道DDS信号发生器级联工作时的原理图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

图4是本发明中时钟发生器的一种具体实施方式原理框图。

在本实施例中，如图4所示，时钟发生器包括参考时钟选择模块1、采样时钟产生模块2、采样时钟选择模块3、采样时钟分配模块4、数据时钟产生模块5、数据时钟选择模块6、数据时钟分配模块7。

参考时钟选择模块1选择内部参考时钟或外部参考时钟作为采样时钟产生模块2的参考时钟，采样时钟产生模块2产生内部采样时钟，并分为两路，一路作为内部采样时钟输出，另一路送入采样时钟选择模块3；

采样时钟选择模块3选择外部采样时钟或内部采样时钟作为采样时钟，在多通道DDS信号发生器单独使用或级联作为主设备使用时，既可以选择外部采样时钟，也可以内部采样时钟作为采样时钟；在多通道DDS信号发生器单独级联作为从设备使用时，选择外部采样时钟作为采样时钟。

采样时钟分配模块4将采样时钟分为n+1路，其中n路作为采样时钟分别输入n个通道中同步模数转换器，剩下的一路送入数据时钟产生模块5；

数据时钟产生模块5对采样时钟进行分频，产生内部数据时钟，并分为两路，一路作为内部数据时钟输出，另一路送入数据时钟选择模块6；

数据时钟选择模块6选择外部数据时钟或内部数据时钟作为数据时钟。在多通道DDS信号发生器单独使用时或级联作为主设备使用时，选择内部数据时钟作为数据时钟。

数据时钟分配模块7将数据时钟分为n路，分别作为数据时钟输入n个通道中同步地址发生单元、波形存储器。

图5是本发明可级联的多通道DDS信号发生器系统内同步原理图。

在本实施例中，如图5所示，本发明可级联的多通道DDS信号发生器包括CPU、时钟发生器以及n个通道，每个通道又包括地址发生单元、波形存储器、数模转换器（DAC）以及模拟通道。

CPU是整个可级联的多通道DDS信号发生器控制者，传送频率控制字K1-Kn给地址发生单元1-n，控制输出波形的频率，同时还管理调度各个功能模块协同工作。

时钟发生器输出n路采样时钟、分别输入到n个通道的数模转换电路DAC中，对n个通道的数模转换电路DAC进行同步，n路数据时钟分别输入到n个通道的地址发生单元与波形存储器中，对n个通道的地址发生单元与波形存储器进行同步。

地址发生单元包括控制字寄存器、相位寄存器、相位累加器等，在数据时钟的同步下产生波形存储器的寻址地址。波形存储器则存放所要产生的波形的数字化幅度数据，在数据时钟同步下，根据地址发生单元产生的寻址地址，输出相应的波形幅度数据。数模转换器在采样时钟同步下把波形存储器产生的波形幅度数据转换为模拟波形信号；模拟通道则是对DAC的输出波形进行滤波及放大、加偏等波形处理，保证输出波形的质量，调节幅度、偏移等参数。

图6是两台可级联的多通道DDS信号发生器级联工作时的原理图。

在本实施例中，如图6所示，两台可级联的多通道DDS信号发生器中，设置一台为“主设备”，另一台为“从设备”。如果是多台级联，则将一台为“主设备”，其他都设置为“从设备”。

在本实施例中，主设备的可级联的多通道DDS信号发生器的内部采样时钟输出连接到自身的外部采样时钟输入端和从设备的可级联的多通道DDS信号发生器的外部采样时钟输入端，主设备的可级联的多通道DDS信号发生器的数据同步时钟输出连接到自身的数据时钟输入端和从设备的可级联的多通道DDS信号发生器的数据时钟输入，主设备、从设备的可级联的多通道DDS信号发生器时钟发生器中的采样时钟选择模块均选择外部采样时钟、数据时钟选择模块均选择外部数据时钟。

在本实施例中，由于主设备的可级联的多通道DDS信号发生器也采用自身的内部采样时钟输出、数据时钟输出作为采样时钟输入、数据时钟输入，这样使其与从设备的可级联的多通道DDS信号发生器的采样时钟输入、数据时钟输入完全一致，从而进一步保证主设备、从设备可级联的多通道DDS信号发生器采样时钟和数据时钟的同步关系。

当然主设备的可级联的多通道DDS信号发生器的采样时钟、数据时钟也可以通过时钟选择模块选择内部采样时钟、数据时钟选择模块选择内部数据时钟，此时，由于主、从设备的可级联的多通道DDS信号发生器采样时钟、数据时钟线路上不完全一致，会导致一定的相位差异，会给系统间同步带来一定的影响，在输出频率较高时，应采用本实施例的连接方式。

本发明可级联的多通道DDS信号发生器在具体实施过程中，具体的技术指标不同采用的芯片器件有所不同。其中，地址发生单元可采用计数器或相位累加器。目前FPGA工作速度快，内部资源丰富，是计数器或相位累加设计的首选，地址发生单元可集成在一款高性能的可编程逻辑器件（FPGA）中实现。

波形存储器应根据所设计的发生器要达到的采样率、波形存储深度和幅度分辨率来选择，一般选择工作速度较快的同步SRAM或者异步SRAM。

时钟发生器中的内部参考时钟建议选择高稳定的具有温度补偿特性的晶体振荡器。参考时钟选择、采样时钟选择和数据时钟选择可以通过相应的信号开关器件来完成。比如采用MAX9393，可以完成各种差分时钟的选择。采样时钟产生可通过锁相环芯片产生，比如ADF4350。采样时钟分配和数据时钟分配可以通过专用时钟信号分配器来完成。比如采用ics8308i。数据时钟产生模块由分频器组成，根据具体的分频数来确定。

由于本发明需要的存储单元及控制信号较多，以及需要一定的数据处理，中央处理器的性能较为重要，因此建议选用高速、高性能的嵌入式处理器。

DAC模块的最高取样率应不低于采样时钟频率，且位数应与波形查找表的输出数据位数一致。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (2)

1.一种可级联的多通道DDS信号发生器，包括n个通道以及时钟发生器，每个通道又包括一地址发生单元、波形存储器、数模转换器(ADC)以及模拟通道，地址发生单元在数据时钟控制下产生地址，波形存储器根据地址在数据时钟控制下读取波形数据，数模转换器在采样时钟控制下读取的波形数据进行数模转换，数模转换得到的信号经过模拟电路滤波以及波形处理后得到所需的波形；时钟发生器包括：

一采样时钟产生模块，用于产生内部采样时钟，并分为两路，一路作为内部采样时钟输出，另一路送入采样时钟选择模块；

一采样时钟选择模块，用于选择外部采样时钟或内部采样时钟作为采样时钟；

其特征在于，所述的时钟发生器还包括：

一采样时钟分配模块，用于将采样时钟分为n+1路，其中n路作为采样时钟分别输入n个通道中同步数模转换器，剩下的一路送入数据时钟产生模块；

一数据时钟产生模块，用于对采样时钟进行分频，产生内部数据时钟，并分为两路，一路作为内部数据时钟输出，另一路送入数据时钟选择模块；

一数据时钟选择模块，用于选择外部数据时钟或内部数据时钟作为数据时钟；

一数据时钟分配模块，用于将数据时钟分为n路，分别作为数据时钟输入n个通道中同步地址发生单元、波形存储器。

2.根据权利要求1所述的多通道DDS信号发生器，其特征在于，在级联使用时，主设备的可级联的多通道DDS信号发生器的内部采样时钟输出连接到自身的外部采样时钟输入端和从设备的可级联的多通道DDS信号发生器的外部采样时钟输入端，主设备的可级联的多通道DDS信号发生器的数据同步时钟输出连接到自身的数据时钟输入端和从设备的可级联的多通道DDS信号发生器的数据时钟输入，主设备、从设备的可级联的多通道DDS信号发生器时钟发生器中的采样时钟选择模块均选择外部采样时钟、数据时钟选择模块均选择外部数据时钟。