CN104158515A - 一种自动同步的多通道并行存储dds信号发生器 - Google Patents

Abstract

本发明公开了一种自动同步的多通道并行存储DDS信号发生器，增加一数据时钟相位判断模块，用于每个通道DAC即k路DAC内部分频器对采样时钟进行m分频后得到的数据时钟进行同步检测，如果某一路(通道)与参考数据时钟不同步，则对该路(通道)DAC内部分频器进行重新配置，重新检测其是否同步，直到所有通道都同步为止。本发明通过数据时钟相位判断模块对各通道数据脉冲的同步检测、对不同步通道的DAC内部分频器进行重新配置，直到同步，这样实现了各通道输出波形信号的自动同步。

Description

一种自动同步的多通道并行存储DDS信号发生器

技术领域

本发明属于多通道DDS信号发生器技术领域，更为具体地讲，涉及一种自动同步的多通道并行存储DDS信号发生器。

背景技术

DDS信号发生器采用直接数字频率合成(Direct Digital Synthesis，简称DDS)技术，具有频率分辨率高、转换时间快，频率切换时输出波形相位连续，可以产生任意波形等特点，已经成为信号发生器的主流。

DDS信号发生器主要由时钟发生器、相位累加器、波形查找表和数模转换器(Digital to Analog Converter，DAC)四部分组成。其结构图如图1所示。

时钟发生器产生采样时钟CLK，每一个采样时钟的上升沿，N位的相位累加器以频率控制字K进行一次累加操作，输出的高M位作为地址信号对波形查找表进行寻址。通常还包括一相位加法器，将相位控制字与相位累加器输出的地址相加，实现波形初始相位的调节。波形查找表输出预先存储的幅度值D，将波形的相位信息转换为幅度信息，DAC完成数字波形到模拟波形之间的转换，输出用户想要的波形信号。输出波形信号的频率f_o、采样时钟的频率f_c之间的关系可表示为：

$f_o=\frac{K}{2^N}{f}_c---\left(1\right)$

为克服相位累加器、波形查找表工作速度的瓶颈，提高输出波形信号的频率，并行存储技术被采用，其思路是：在1个时钟的上升沿，通过m个相位加法器同时生成m路相位值，获得的m路相位值作为m个波形查找表地址，在地址控制下，m个波形查找表同时产生m路波形数据，最后将m路波形数据进行插值，形成符合DAC输入格式的数据。

由于并行存储技术的采用，DDS信号发生器中存在两个时钟信号，数据时钟和采样时钟。数据时钟提供给相位累加器、波形查找表和数据插值单元，用于同步数据信号的产生；采样时钟提供给DAC，用于同步数字波形到模拟波形的转换，从频率关系上来说，采样时钟频率是数据时钟频率的m倍。

在需要多个高速波形的应用中，通过并联多个基于并行存储技术的DDS单元来实现，如图2所示。为了保证DDS信号发生器的输出的多个高速波形信号同步，则需要满足如下两个要求：

1、输出给DAC1-k的数据同步，即要求每个通道(路)的数据时钟1-k的同步。

2、DAC1-k的采样时钟1-k同步。

若通过对采样时钟进行m分频来产生数据时钟，由于数字时钟分频器可在m个状态中的任意一个启动，则数据时钟初始相位将会有m种情况，使送给每个通道的DAC的数据相差整数个采样周期，引起输出波形之间的随机相位差。如图3所示是m为4的时候的例子。在图3中，数据时钟DATA_CLK可以采样时钟Sample_CLK的四个上升沿任何一个启动，这样它们之间存在0、90、180、270度的相位差，使得各通道的波形数据DATA、输出波形信号WAVE存在相同的相位差。

对于上述情况，一种常用的解决手段是采用其中一个采样时钟分频，然后将分频后的时钟提供给时钟分配模块，其输出送到各个通道作为数据时钟，保证数据时钟的同相性。但此方法一方面需要增加额外的硬件开销，另一方面，目前的很多高速DAC，在芯片内部还存在数据的插值处理，其插值时钟是由DAC芯片的采样时钟分频来获得，这种情况下，无法通过提供分频后的数据时钟给DAC芯片来解决通道输出的同步问题，造成输出波形之间始终存在随机的相位差。

发明内容

本发明的目的在于克服现有技术的不足，提供一种自动同步的多通道并行存储DDS信号发生器，以实现各通道输出波形信号的自动同步。

为实现上述发明目的，本发明自动同步的多通道并行存储DDS信号发生器，包括：

一时钟模块，用于产生采样时钟；

一上位机，由一片高性能的微处理器结合相应的外围电路构成，对整个信号发生器进行总体控制，包括将用户要求译码成各模块参数，再将参数转换成各模块要求格式的控制信号传送到相应模块；

k个数据产生模块，每个数据产生模块均由相位累加器、相位加法器、波形查找表组成，其中，相位累加器每来一次数据时钟，相位累加器将上位机发送过来的频率控制字K做一次累加，并仅截取其高M位作为输出，相位加法器将相位累加器的输出与上位机传送过来的相位控制字P相加，实现各通道相位初始值的控制，相位加法器的输出作为地址信号输入到波形查找表，对于m路并行存储，则对应m个相位加法器，均与相位累加器的输出相加，每个相位加法器的输出作为地址信号输入到对应的波形查找表，波形查找表中数据是该波形在各个相位点的采样量化后的幅度值，在每一个数据时钟周期，各相位加法器的输出输入到波形查找表的地址线，波形查找表输出对应相位值的幅度值即离散波形幅度值，其中，波形查找表内存储的数据根据用户定义的波形改变而改变；

k路数模转换器(DAC)，每路数模转换器与对应的数据产生模块连接，在采样时钟的控制下，将数据产生模块中m个波形查找表输出的离散波形幅度值转换成连续的阶梯波，实现从数字波形到模拟波形的转换，得到k路即k个通道的波形信号输出；

一时钟分配模块，将时钟模块输出的采样时钟分成k路，并分别作为采样时钟送入到k路数模转换器中；

其特征在于，还包括：

一数据时钟相位判决模块；

对于k路DAC，每一路的内部分频器均对采样时钟进行m分频，然后将分频信号分成两路，一路作为插值时钟，用于DAC内m个离散波形幅度值的插值处理，另一路作为数据时钟输出到对应的数据产生模块；每一路DAC输出的数据时钟同时输出到数据时钟相位判决模块；

数据时钟相位判决模块接收来自k路DAC内部分频器输出的数据时钟，并将其中一路数据时钟作为参考数据时钟，让其他k-1路数据时钟分别与参考数据时钟异或，得到k-1路异或值；

对于每一路异或值，将一非相干采样时钟和该异或值同时接入一计数器中；

同时，在上位机中，也设置有一计数器，对非相干采样时钟进行计数，并设置计数次数Nc，计数器阈值Ns，其中，Ns<Nc；

在自动同步时，上位机发出初始化命令，使上位机中的计数器复位为0，数据时钟相位判决模块中的每一路的计数器复位为0，然后，每一个非相干采样时钟到来时，上位机中的计数器计数值加1，数据时钟相位判决模块中的每一路的计数器：如果异或值为低，则计数器在每次非相干采样时钟到来时计数值加1，如果为异或值为高，则计数器在每次非相干采样时钟到来时计数值不变；

当上位机中的计数器计数值达到计数次数Nc时，则数据时钟相位判决模块中各路的计数器停止计数，上位机读取个各路的计数器的计数值，并进行判断：

如果计数值大于等于计数器阈值Ns则表示该路参考数据时钟对应的通道已经同步，如果小于，则表示该路参考数据时钟对应的通道不同步；

对于不同步的通道，则对该通道DAC的内部分频器进行重新配置，然后上位机重新初始化，使上位机中的计数器复位为0，数据时钟相位判决模块中的每一路的计数器复位为0，然后进行计数、判断，这样重复，直到数据时钟相位判决模块中所有各路的计数器计数值都大于等于计数器阈值Ns为止，这样k路DAC内部分频器输出的数据时钟同相位，各通道的波形信号同步。

本发明的发明目的是这样实现的：

本发明自动同步的多通道并行存储DDS信号发生器，在现有多通道并行存储DDS信号发生器的基础上，增加一数据时钟相位判断模块，用于每个通道DAC即k路DAC内部分频器对采样时钟进行m分频后得到的数据时钟进行同步检测，如果某一路(通道)与参考数据时钟不同步，则对该路(通道)DAC内部分频器进行重新配置，重新检测其是否同步，直到所有通道都同步为止。而数据时钟同步的检测，利用一个非相干采样时钟作为计数时钟，而将数据时钟与参考时钟的异或值作为计数控制，只有在异或值为低时才进行计数，对Nc个非相干脉冲进行计数后，如果计数值大于设定的阈值Ns时，认为同步，否则为不同步。本发明通过数据时钟相位判断模块对各通道数据脉冲的同步检测、对不同步通道的DAC内部分频器进行重新配置，直到同步，这样实现了各通道输出波形信号的自动同步。

附图说明

图1是DDS信号发生器结构图；

图2是多通道并行存储DDS信号发生器结构图；

图3是多通道4路并行存储DDS信号发生器不同步时，各个输出波形可能出现的4种随机相位差波形图；

图4是本发明多通道并行存储DDS信号发生器一种具体实施方式原理图；

图5是图4所示数据时钟相位判决模块的结构示意图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

图4是本发明多通道并行存储DDS信号发生器一种具体实施方式原理图。

在本实施例中，如图4所示，本发明自动同步的多通道并行存储DDS信号发生器，包括时钟模块1、时钟分配模块2、k路数模转换器3、数模转换器4、上位机5、数据时钟相位判决模块6。

时钟模块1用于产生采样时钟和参考时钟。在本实施例中，采样时钟作为系统各模块的工作时钟，可以是时钟模块1内部高性能晶振产生的，也可以是时钟模块1的外部信号源输入的外部采样时钟；参考时钟用作采样时钟或其它定时系统的同步，初始化时作为各芯片的配置时钟，可以由时钟模块1内部高性能晶振振产生，也可以由外部信号源输入的外部参考时钟。

时钟分配模块2将采样时钟分成k路，并分别作为采样时钟送入到k路数模转换器3中，每一路DAC的内部分频器均对采样时钟进行m分频，然后将分频信号分成两路，一路作为插值时钟，用于DAC内m个离散波形幅度值的插值处理，插值处理属于现有技术，在此不再赘述。另一路作为数据时钟输出到对应的数据产生模块；每一路DAC输出的数据时钟同时输出到数据时钟相位判决模块。

每个数据产生模块3均由相位累加器、相位加法器、波形查找表组成，其中，相位累加器每来一次数据时钟，相位累加器将上位机发送过来的频率控制字K做一次累加，并仅截取其高M位作为输出，相位加法器将相位累加器的输出与上位机传送过来的相位控制字P相加，实现各通道相位初始值的控制，相位加法器的输出作为地址信号输入到波形查找表，对于m路并行存储，则对应m个相位加法器，均与相位累加器的输出相加，每个相位加法器的输出作为地址信号输入到对应的波形查找表，波形查找表中数据是该波形在各个相位点的采样量化后的幅度值，在每一个数据时钟周期，各相位加法器的输出输入到波形查找表的地址线，波形查找表输出对应相位值的幅度值即离散波形幅度值，其中，波形查找表内存储的数据根据用户定义的波形改变而改变。

每路数模转换器4与对应的数据产生模块3连接，在采样时钟的控制下，将数据产生模块3中m个波形查找表输出的离散波形幅度值转换成连续的阶梯波，实现从数字波形到模拟波形的转换，得到k路即k个通道的波形信号输出。多通道并行存储DDS信号发生原理是现有技术，在此不再赘述。

上位机5由一片高性能的微处理器结合相应的外围电路构成，对整个信号发生器进行总体控制，包括将用户要求译码成各模块参数，再将参数转换成各模块要求格式的控制信号传送到相应模块，这些属于现有技术，在此不再赘述。

在本发明中，如图4所示，还包括一数据时钟相位判决模块6，在本实施例中，其结构如图5所示。

数据时钟相位判决模块6接收来自k路DAC内部分频器输出的数据时钟，并将其中一路数据时钟作为参考数据时钟，让其他k-1路数据时钟分别与参考数据时钟异或，得到k-1路异或值。在本实施例中，将第1路作为参考数据时钟1，其他第2～k路数据时钟的分别与第1路数据时钟进行异或。

对于每一路异或值，将一非相干采样时钟和该异或值同时接入一计数器中，即计数器1～k-1。

同时，在上位机5中，也设置有一计数器(未画出)，对非相干采样时钟进行计数，并设置计数次数Nc，计数器阈值Ns，其中，Ns<Nc。

在自动同步时，上位机5发出初始化命令，使上位机5中的计数器复位为0，数据时钟相位判决模块中的每一路的计数器复位为0，然后，每一个非相干采样时钟到来时，上位机5中的计数器计数值加1，数据时钟相位判决模块6中的每一路的计数器：如果异或值为低，则计数器在每次非相干采样时钟到来时计数值加1，如果为异或值为高，则计数器在每次非相干采样时钟到来时计数值不变。

当上位机5中的计数器计数值达到计数次数Nc时，则数据时钟相位判决模块6中各路的计数器停止计数，上位机5读取个各路的计数器的计数值，并进行判断：

如果计数值大于等于计数器阈值Ns则表示该路参考数据时钟对应的通道已经同步，如果小于，则表示该路参考数据时钟对应的通道不同步。

对于不同步的通道，则对该通道DAC4的内部分频器进行重新配置，然后上位机5重新初始化化，使上位机5中的计数器复位为0，数据时钟相位判决模块6中的每一路的计数器复位为0，然后进行前面所述的计数、判断，这样重复，直到数据时钟相位判决模块6中所有各路的计数器计数值都大于等于计数器阈值Ns为止，这样k路DAC内部分频器输出的数据时钟同相位，各通道的波形信号同步，同步过程结束。

在本实施例中，数据时钟相位判决模块6中，每一路异或值在送到对应的计数器之前，经过一个触发器，在非相干脉冲到来时对其进行锁存，这样避免异或产生的噪声对计数值的影响。

在本发明中，如果一路数据时钟与参考数据时钟同相即同步，则其异或值理论上始终为低，即始终为0，该路计数器的计数值理论上与上位机中计数器计数值相等。但实际应用中，考虑到异或后会有噪声，影响计数值。因此，设定一个阈值Ns，阈值Ns<计数次数Nc，其根据实际情况确定。同理，如果一路数据时钟与参考数据时钟不同相即不同步，这样就会出现异或值为高即1，该路计数器的计数值就会是一个远小于阈值Ns的一个值。这样根据计数值大小就可以判断改路参考数据时钟对应的通道是否同步。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (2)

1.一种自动同步的多通道并行存储DDS信号发生器，包括：

一时钟模块，用于产生采样时钟；

一上位机，由一片高性能的微处理器结合相应的外围电路构成，对整个信号发生器进行总体控制，包括将用户要求译码成各模块参数，再将参数转换成各模块要求格式的控制信号传送到相应模块；

k个数据产生模块，每个数据产生模块均由相位累加器、相位加法器、波形查找表组成，其中，相位累加器每来一次数据时钟，相位累加器将上位机发送过来的频率控制字K做一次累加，并仅截取其高M位作为输出，相位加法器将相位累加器的输出与上位机传送过来的相位控制字P相加，实现各通道相位初始值的控制，相位加法器的输出作为地址信号输入到波形查找表，对于m路并行存储，则对应m个相位加法器，均与相位累加器的输出相加，每个相位加法器的输出作为地址信号输入到对应的波形查找表，波形查找表中数据是该波形在各个相位点的采样量化后的幅度值，在每一个数据时钟周期，各相位加法器的输出输入到波形查找表的地址线，波形查找表输出对应相位值的幅度值即离散波形幅度值，其中，波形查找表内存储的数据根据用户定义的波形改变而改变；

k路数模转换器(DAC)，每路数模转换器与对应的数据产生模块连接，在采样时钟的控制下，将数据产生模块中m个波形查找表输出的离散波形幅度值转换成连续的阶梯波，实现从数字波形到模拟波形的转换，得到k路即k个通道的波形信号输出；

一时钟分配模块，将时钟模块输出的采样时钟分成k路，并分别作为采样时钟送入到k路数模转换器中；

其特征在于，还包括：

一数据时钟相位判决模块；

对于k路DAC，每一路的内部分频器均对采样时钟进行m分频，然后将分频信号分成两路，一路作为插值时钟，用于DAC内m个离散波形幅度值的插值处，另一路作为数据时钟输出到对应的数据产生模块；每一路DAC输出的数据时钟同时输出到数据时钟相位判决模块；

数据时钟相位判决模块接收来自k路DAC内部分频器输出的数据时钟，并将其中一路数据时钟作为参考数据时钟，让其他k-1路数据时钟分别与参考数据时钟异或，得到k-1路异或值；

对于每一路异或值，将一非相干采样时钟和该异或值同时接入一计数器中；

同时，在上位机中，也设置有一计数器，对非相干采样时钟进行计数，并设置计数次数Nc，计数器阈值Ns，其中，Ns<Nc，

在自动同步时，上位机发出初始化命令，使上位机中的计数器复位为0，数据时钟相位判决模块中的每一路的计数器复位为0，然后，每一个非相干采样时钟到来时，上位机中的计数器计数值加1，数据时钟相位判决模块中的每一路的计数器：如果异或值为低，则计数器在每次非相干采样时钟到来时计数值加1，如果为异或值为高，则计数器在每次非相干采样时钟到来时计数值不变；

当上位机中的计数器计数值达到计数次数Nc时，则数据时钟相位判决模块中各路的计数器停止计数，上位机读取个各路的计数器的计数值，并进行判断：

如果计数值大于等于计数器阈值Ns则表示该路参考数据时钟对应的通道已经同步，如果小于，则表示该路参考数据时钟对应的通道不同步；

对于不同步的通道，则对该通道DAC的内部分频器进行重新配置，然后上位机重新初始化化，使上位机中的计数器复位为0，数据时钟相位判决模块中的每一路的计数器复位为0，然后进行计数、判断，这样重复，直到数据时钟相位判决模块中所有各路的计数器计数值都大于等于计数器阈值Ns为止，这样k路DAC内部分频器输出的数据时钟同相位，各通道的波形信号同步。

2.根据权利要求1所述的DDS信号发生器，其特征在于，所述数据时钟相位判决模块6中，每一路异或值在送到对应的计数器之前，经过一个触发器，在非相干脉冲到来时对其进行锁存。