CN109104169B - 一种并行架构高速三角波信号发生器的信号合成方法 - Google Patents

一种并行架构高速三角波信号发生器的信号合成方法 Download PDF

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Abstract

本发明公开了一种并行架构高速三角波信号发生器的信号合成方法，通过m个三角波数据合成器并行架构，在数据时钟的边沿，m路三角波数据合成器同时生成m路波形数据，并将m路数据进行时域插值，插值时钟频率是数据时钟频率的m倍，DAC将插值后的波形数据转换为模拟三角波信号，最终实现高速三角波信号的产生。该方法不仅能突破三角波数据合成单元工作速度的限制，还通过提高采样率实现了更高的输出信号。因此，具有非常好的扩展性和灵活性，能够适应当今社会对高速三角波信号的需求。

Description

一种并行架构高速三角波信号发生器的信号合成方法
技术领域
本发明属于三角波信号合成技术领域，更为具体地讲，涉及一种并行架构高速三角波信号发生器的信号合成方法。
背景技术
三角波信号是一种常见的函数波形信号，可用来校准示波器的触发电平、验证模数转换器(Analog to Digital Converter，ADC)性能等。
三角波信号可通过数字积分法来实现，主要由时钟发生器、三角波数据合成单元、数模转换器(Digital to Analog Converter，DAC)三部分组成，其结构图如图1所示。时钟发生器产生采样时钟信号CLK，送到三角波数据合成单元和DAC；在每一个采样时钟信号CLK的边沿(可以为上升沿、下降沿或双沿)，三角波数据合成单元产生当前时刻所对应的三角波数据。在三角波的上升沿部分，当前样点的幅度值可由前一个样点的幅度值加上上升沿步进α得到；在三角波的下降沿，当前样点的幅度值可由前一个样点的幅度值减去下降沿步进β得到，其原理如图2所示。DAC完成数字波形到模拟波形的转换，输出用户需要的三角波信号。
三角波样点的幅度值可表示为：
Figure GDA0002386886350000011
其中，y[n]表示当前样点的幅度值，Nr表示三角波上升沿点数，Ns表示三角波点数，n表示离散信号的自变量且为整数。
三角波顶点的幅度值可表示为：
y[Nr]＝2N-1＝(Ns-Nr)·β＝Nr·α
其中，N表示DAC的位宽。
三角波上升沿点数Nr和三角波点数Ns之间的关系可表示为：
Figure GDA0002386886350000021
其中，tr表示三角波的上升沿时间。
三角波信号的输出频率fo，采样频率fs和三角波点数Ns之间的关系可表示为：
Figure GDA0002386886350000022
从公式可知，输出频率的大小与采样频率成正比，与波形点数成反比，为实现更高的输出频率，需要提高采样频率或减少波形点数。但输出波形的质量与波形点数成正比，波形点数越多，则输出波形的质量越高。因此，提高采样频率是实现更高输出频率的有效手段，但受到三角波数据合成单元(由计数器、比较器、加减法器等构成)工作速度的限制。
发明内容
本发明的目的在于克服现有技术的不足，提供一种并行架构高速三角波信号发生器的信号合成方法，基于三角波信号发生器的并行结构来实现高速三角波数据合成，从而产生上升沿时间可调的高速三角波信号。
为实现上述发明目的，本发明一种并行架构高速三角波信号发生器的信号合成方法，其特征在于，包括以下步骤：
(1)、通过控制器设置输出频率fo，再结合时钟发生器的采样频率fs，确定三角波点数Ns；
Figure GDA0002386886350000023
(2)、时钟发生器根据采样频率fs输出采样时钟信号Sclk，分别送入分频单元、并串转换模块和DAC；
(3)、分频单元对采样时钟信号Sclk进行m分频，得到m路数据时钟信号Dclki，i＝1,2,…,m；再将m路数据时钟信号Dclki送入至对应的m个三角波数据合成器；
(4)、将三角波点数Ns设置为每一个三角波数据合成器中计数器的模值，在使能信号的作用下，计数器开始进行计数，计数器的初值设为0；
当每一个Dclki的边沿到来时，对应的计数器的计数值加上m，再将对应计数器当前的计数值送入加法器与i-1相加，可得相加值i-1,m+i-1,2m+i-1,…,Ns-m+i-1，并将相加值送入比较器；
(5)、根据三角波信号的上升沿时间tr确定三角波上升沿点数Nr；
Nr＝tr·Ns
(6)、将三角波上升沿点数Nr设置为每一个三角波数据合成器中比较器的模值，再与加法器送入的相加值进行比较，当加法器送入的相加值小于Nr，则比较器输出低电平；反之，比较器输出高电平；比较器输出的高、低电平再分别送入累加器、累减器和两个复用器MUX1、MUX2；
(7)、根据三角波点数Ns和三角波上升沿点数Nr，分别确定上升沿步进α和下降沿步进β；
Figure GDA0002386886350000031
其中，N表示DAC的位宽；
(8)、设置累加器的初始值为(i-1)·α，累减器的初始值为(Ns-Nr-i+1)·β；
当比较器输出低电平时，复用器MUX1、MUX2分别将输入端口B连接到输出端口C上，同时反相器将比较器输出的低电平变为高电平，然后启动累加器以初始值(i-1)·α开始工作，产生三角波的上升沿，当每一个Dclki的边沿到来时，累加器进行一次累加操作，得到合成后的三角波数据(i-1)·α,(m+i-1)·α,…,(Nr-m+i-1)·α；
当比较器输出高电平时，复用器MUX1、MUX2分别将输入端口A连接到输出端口C上，累减器以初始值(Ns-Nr-i+1)·β开始工作，产生三角波的下降沿，当每一个Dclki的边沿到来时，累减器进行一次累减操作，得到合成后的三角波数据(Ns-Nr-i+1)·β,(Ns-Nr-m-i+1)·β,…,(m-i+1)·β；
(9)、将m个三角波数据合成器合成后的三角波数据同时输入至并串转换模块，在采样时钟信号Sclk的边沿到来时，并串转换模块将m路合成后的三角波数据转换为串行三角波数据，再通过DAC模块将数字的串行三角波数据转换为连续的模拟三角波信号；
(10)、当计数器的计数值达到Ns-m+i-1时，在下一个Dclki的边沿到来时，计数器的计数值复位为0，再返回步骤(4)，进行下轮循环。
本发明的发明目的是这样实现的：
本发明一种并行架构高速三角波信号发生器的信号合成方法，通过m个三角波数据合成器并行架构，在数据时钟的边沿，m路三角波数据合成器同时生成m路波形数据，并将m路数据进行时域插值，插值时钟频率是数据时钟频率的m倍，DAC将插值后的波形数据转换为模拟三角波信号，最终实现高速三角波信号的产生。该方法不仅能突破三角波数据合成单元工作速度的限制，还通过提高采样率实现了更高的输出信号。因此，具有非常好的扩展性和灵活性，能够适应当今社会对高速三角波信号的需求。
同时，本发明一种并行架构高速三角波信号发生器的信号合成方法还具有以下有益效果：
(1)、通过并行架构高速三角波信号发生器的信号合成方法，突破了三角波数据合成单元工作速度的限制；
(2)、该方法提高了采样频率，实现了高速三角波信号的产生，能够满足当今社会对高速三角波信号的需求；
(3)、该方法无需添加过多的额外硬件，大大的简化了结构，节约了成本。
附图说明
图1是单个三角波信号发生器原理图；
图2是三角波数据产生原理的示意图；
图3是本发明并行架构高速三角波信号发生器的信号合成方法原理图；
图4是单个子路三角波数据合成器结构框图；
图5是上升沿时间可调的高速三角波信号合成过程的示意图。
具体实施方式
下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。
实施例
为了方便描述，先对具体实施方式中出现的相关专业术语进行说明：
图3是本发明并行架构高速三角波信号发生器的信号合成方法原理图。
在本实施例中，如图3所示，为了突破三角波数据合成单元的工作速度对合成上升沿时间可调的高速三角波信号的限制，通过m个三角波数据合成器并行的方案，使每个三角波数据合成器的工作速度是原来的1/m。其思路是：在数据时钟的边沿，m路三角波数据合成器同时生成m路波形数据，最后将m路数据进行时域插值，插值时钟频率是数据时钟频率的m倍，形成符合DAC输入格式的数据。
如图3所示，下面我们取m＝4个三角波数据合成器，来对本发明一种并行架构高速三角波信号发生器的信号合成方法进行详细说明，具体包括以下步骤：
S1、控制器主要由高性能的微处理器结合相应的外围电路构成，对整个系统进行总体控制，主要负责将用户要求译码成各模块参数，再将参数转换成各模块要求格式的控制信号传送到相应模块。在本实施例中，将用户需求的输出频率转换成波形点数Ns输入到计数器，Nr输入到比较器；
因此，我们通过控制器设置输出频率fo，再结合时钟发生器的采样频率fs，确定三角波点数Ns；
Figure GDA0002386886350000051
S2、时钟模块包括时钟发生器和分频单元，主要提供采样时钟信号Sclk和数据时钟信号Dclk。Sclk作为系统各模块的工作时钟，可以是内部产生的，也可以是外部信号源输入的。Dclk用于波形数据的合成，可由分频单元产生。
在本实施例中，时钟发生器根据采样频率fs输出采样时钟信号Sclk，分别送入分频单元、并串转换模块和DAC；
分频单元再对采样时钟信号Sclk进行4分频，得到4路数据时钟信号Dclki，i＝1,2,3,4；再将4路数据时钟信号Dclki送入至对应的4个三角波数据合成器；
S3、数据产生模块包括三角波数据合成器和并串转换模块。三角波数据合成器每来一次数据时钟，产生对应的波形数据。对于4路并行结构，则对应4个波形合成器，产生4路波形数据。并串转换模块将4路波形数据进行插值。
在本实施例中，将三角波点数Ns设置为每一个三角波数据合成器中计数器的模值，在使能信号的作用下，计数器开始进行计数，计数器的初值设为0；
当每一个Dclki的边沿到来时，对应的计数器的计数值加上4，再将对应计数器当前的计数值送入加法器与i-1相加，可得相加值i-1,4+i-1,8+i-1,…,Ns-4+i-1，并将相加值送入比较器；
其中，Dclki的边沿可以为上升沿或下降沿或双沿；
S4、根据三角波信号的上升沿时间tr确定三角波上升沿点数Nr；
Nr＝tr·Ns
S5、将三角波上升沿点数Nr设置为每一个三角波数据合成器中比较器的模值，再与加法器送入的相加值进行比较，当加法器送入的相加值小于Nr，则比较器输出低电平；反之，比较器输出高电平；比较器输出的高、低电平再分别送入累加器、累减器和两个复用器MUX1、MUX2；
S6、根据三角波点数Ns和三角波上升沿点数Nr，分别确定上升沿步进α和下降沿步进β；
Figure GDA0002386886350000061
其中，N表示DAC的位宽；
S7、设置累加器的初始值为(i-1)·α，累减器的初始值为(Ns-Nr-i+1)·β；
如图4所示，当比较器输出低电平时，复用器MUX1、MUX2分别将输入端口B连接到输出端口C上，同时反相器将比较器输出的低电平变为高电平，然后启动累加器以初始值(i-1)·α开始工作，产生三角波的上升沿，当每一个Dclki的边沿到来时，累加器进行一次累加操作，得到合成后的三角波数据(i-1)·α,(m+i-1)·α,…,(Nr-m+i-1)·α；
当比较器输出高电平时，复用器MUX1、MUX2分别将输入端口A连接到输出端口C上，累减器以初始值(Ns-Nr-i+1)·β开始工作，产生三角波的下降沿，当每一个Dclki的边沿到来时，累减器进行一次累减操作，得到合成后的三角波数据(Ns-Nr-i+1)·β,(Ns-Nr-m-i+1)·β,…,(m-i+1)·β；
其中，Dclki的边沿可以为上升沿或下降沿或双沿；
S8、将m个三角波数据合成器合成后的三角波数据同时输入至并串转换模块，在采样时钟信号Sclk的边沿到来时，并串转换模块将m路合成后的三角波数据转换为串行三角波数据，再通过DAC模块将数字的串行三角波数据转换为连续的模拟三角波信号；其中，Sclk的边沿可以为上升沿或下降沿或双沿。
S9、当计数器的计数值达到Ns-m+i-1时，在下一个Dclki的边沿到来时，计数器的计数值复位为0，再返回步骤S3，进行下轮循环；
在本实施例中，如图5所示，设置占空比为66.7％，Ns为24，Nr为16，m为4，按照上述方法进行高速三角波信号的合成，其中，前4幅图分别代表每一路三角波数据合成器合成后的数字三角波数据，第5幅图表示4路数字三角波数据经过并串转换后得到的高速三角波数据。
尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (2)

1.一种并行架构高速三角波信号发生器的信号合成方法，其特征在于，包括以下步骤：
(1)、
通过控制器设置输出频率fo，再结合时钟发生器的采样频率fs，确定三角波点数Ns；
Figure FDA0002386886340000011
(2)、时钟发生器根据采样频率fs输出采样时钟信号Sclk，分别送入分频单元、并串转换模块和DAC；
(3)、分频单元对采样时钟信号Sclk进行m分频，得到m路数据时钟信号Dclki，i＝1,2,…,m；再将m路数据时钟信号Dclki送入至对应的m个三角波数据合成器；
(4)、将三角波点数Ns设置为每一个三角波数据合成器中计数器的模值，在使能信号的作用下，计数器开始进行计数，计数器的初值设为0；
当每一个Dclki的边沿到来时，对应的计数器的计数值加上m，再将对应计数器当前的计数值送入加法器与i-1相加，可得相加值i-1,m+i-1,2m+i-1,…,Ns-m+i-1，并将相加值送入比较器；
(5)、根据三角波信号的上升沿时间tr确定三角波上升沿点数Nr；
Nr＝tr·Ns
(6)、将三角波上升沿点数Nr设置为每一个三角波数据合成器中比较器的模值，再与加法器送入的相加值进行比较，当加法器送入的相加值小于Nr，则比较器输出低电平；反之，比较器输出高电平；比较器输出的高、低电平再分别送入累加器、累减器和两个复用器MUX1、MUX2；
(7)、根据三角波点数Ns和三角波上升沿点数Nr，分别确定上升沿步进α和下降沿步进β；
Figure FDA0002386886340000012
其中，N表示DAC的位宽；
(8)、设置累加器的初始值为(i-1)·α，累减器的初始值为(Ns-Nr-i+1)·β；
当比较器输出低电平时，复用器MUX1、MUX2分别将输入端口B连接到输出端口C上，同时反相器将比较器输出的低电平变为高电平，然后启动累加器以初始值(i-1)·α开始工作，产生三角波的上升沿，当每一个Dclki的边沿到来时，累加器进行一次累加操作，得到合成后的三角波数据(i-1)·α,(m+i-1)·α,…,(Nr-m+i-1)·α；
当比较器输出高电平时，复用器MUX1、MUX2分别将输入端口A连接到输出端口C上，累减器以初始值(Ns-Nr-i+1)·β开始工作，产生三角波的下降沿，当每一个Dclki的边沿到来时，累减器进行一次累减操作，得到合成后的三角波数据(Ns-Nr-i+1)·β,(Ns-Nr-m-i+1)·β,…,(m-i+1)·β；
(9)、将m个三角波数据合成器合成后的三角波数据同时输入至并串转换模块，在采样时钟信号Sclk的边沿到来时，并串转换模块将m路合成后的三角波数据转换为串行三角波数据，再通过DAC模块将数字的串行三角波数据转换为连续的模拟三角波信号；
(10)、当计数器的计数值达到Ns-m+i-1时，在下一个Dclki的边沿到来时，计数器的计数值复位为0，再返回步骤(4)，进行下轮循环。
2.根据权利要求1所述的并行架构高速三角波信号发生器的信号合成方法，其特征在于，所述的Dclki的边沿为上升沿或下降沿或双沿；所述的Sclk的边沿为上升沿或下降沿或双沿。
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