CN113495595B - 一种基于固定采样率dac的可控码型数据产生装置 - Google Patents

Abstract

本发明属于数字测试技术领域，具体为一种基于固定采样率DAC的可控码型数据产生装置。该装置通过波形样点累加模块对原始波形样点进行累加，得到每个时钟周期内的波形样点数量。再通过地址产生模块对每个时钟周期的波形样点进行实时计算，得到每个时钟周期的波形样点的地址数据。并将其作为读地址提供给码型数据存储模块完成码型数据的读取。映射模块接收的码型数据进行识别；根据数模转换器的数模拟转换关系获得码型数据与电压数据VDn之间的映射关系，并通过该映射关系对识别出的码型数据进行映射，以实现任意数据率的电压数据输出。本发明克服了现有码型数据合成技方案所产生的码型数据，在使用中的局限性。

Description

一种基于固定采样率DAC的可控码型数据产生装置

技术领域

本发明属于数字测试技术领域，具体涉及一种基于固定采样率DAC的可控码型数据产生装置。

背景技术

进行数字系统测试时，用作信号源激励的数据发生器需要产生百万、千万计的巨大数据量。由于基于数模转换器(Digital to Analog Converter)的合成码型数据产生方法，具有信号产生方式灵活、数据率切换速度快等优点，已成为当前数字测试技术领域中应用最为广泛的数据产生方法。

在基于数模转换器的合成码型数据产生方法中，常用的方案有3种：

一种是基于直接波形合成(Direct Digital Waveform Synthesis,DDWS)技术合成码型数据的方案，该方案是在采样时钟的控制下逐点输出波形数据，由于采样时钟是可变的，因此，用户可以生成任意数据率的码型数据，其改变数据率的方式是通过改变采样时钟频率来实现。但是，改变采样时钟频率会直接造成镜像频率发生改变，对低通滤波器的要求增高，直接导致通道调理电路复杂度大大增高，从而极大影响输出的信号的质量；此外，因为传统的可变时钟模块在时钟变化时，需要一段时间来稳定时钟的输出，导致数据率切换速度慢，使得该方案输出信号无法实时变化。

另一种是直接数字频率合成技术(Direct Digital Frequency Synthesis,DDFS)合成码型数据的方案，在该方案中，其采样时钟固定，通过改变频率控制字的方式输出数据率，但是这种方法也有一定的弊端，无法产生与采样率为非整数倍数关系的数据率的码型数据，导致生成的码型数据数据率有限；此外，DDFS其本质上是对存储波形数据的抽取，频率控制字越大波形信息丢失越多，导致波形严重失真。

还有一种是存储器直接生成码型，比如在FPGA里的，生成码型数据地址，送入FPGA内部存有码型数据的存储器直接生成码型码型数据，在该方案中，其输出的码型数据电平只有高低电平，也就是“1”“0”电平，无法产生多电平码型数据。

由上述内容可知，现有技术中无论哪种码型数据生成方案，其产生的码型数据在使用中都存在一定的局限性，因此有必要对现有的码型数据生成方式进行改进。

发明内容

本发明的目的在于：针对现有技术的改进需求，提供一种基于固定采样率DAC的可控码型数据产生装置，以克服现有码型数据合成方案所产生的码型数据的局限性。本发明为被测试设备提供一种全新的多电平任意数据率的可控码型数据产生方案，实现了在固定采样率下任意数据率的码型数据生成的同时，使生成的可控码型数据数据率具有捷变性。

为实现上述发明目的，本发明采取以下技术方案：

一种基于固定采样率DAC的可控码型数据产生装置，包括：上位机、本地接口模块、波形样点累加模块、地址产生模块、码型数据存储控制模块、码型数据存储模块、映射模块、数字滤波器、数模转换器和低通滤波器；

所述上位机用于产生控制整体装置的控制命令；将目标码型数据转换为与本地接口模块相匹配的数据格式；

所述本地接口模块连接上位机，用于接收上位机发送的控制命令和码型数据，并对控制命令和码型数据进行译码；

所述波形样点累加模块连接本地接口模块以及外部提供的采样时钟clk，用于接收本地接口模块发送的控制命令，并根据该控制命令生成原始波形样点；当采样时钟clk每个上升沿到来时，对原始波形样点数量值进行累加，生成波形样点数量值；

所述地址产生模块连接波形样点累加模块，以接收到的波形样点数量值为参数，实时计算出每个时钟周期内各波形样点的地址数据；

所述码型数据存储控制模块连接本地接口模块，将本地接口模块提供的译码后的码型数据按照时序写入码型数据存储控制模块；

所述码型数据存储模块连接码型数据存储控制模块以及地址产生模块，以地址产生模块提供的地址数据作为读地址，按照码型数据存储控制模块写入顺序读出码型数据；

所述映射模块连接码型数据存储模块，对码型数据存储模块读出的码型数据进行识别；根据数模转换器以及实际需求，确定出码型数据存储模块提供的码型数据与电压数据VDn之间的映射关系，并通过该映射关系对识别出的码型数据进行映射，得到与码型数据对应的电压数据VDn，以实现任意电压数据率的电压数据输出；其中，电压数据VDn指的是数模转换器的控制字，电压数据取VDn∈{VD1,VD2,VD3…VDn}的整数；

所述数字滤波器连接映射模块，用于对映射模块提供的电压数据VDn进行滤波，然后将滤波后的电压数据VDn送入数模转换器；

所述数模转换器连接数字滤波器以及外部提供的采样时钟clk，用于对滤波后的电压数据VDn进行数字模拟转换得到模拟信号，并将模拟信号送入低通滤波器进行低通滤波后输出至外部。

进一步的，所述地址产生模块包括波形时间计算模块、初始地址计算模块和地址向上取整模块；

波形时间计算模块连接波形样点累加模块，从接收的波形样点中实时获取每个周期内的波形参数，波形参数包括数据率倒数，也就是数据间隔时间Td、相邻两波形样点的时间间隔Ts、及波形样点n；通过相邻两波形样点的时间间隔Ts、及波形样点n计算出当前波形时间Time；

初始地址模块连接波形时间计算模块，接收当前波形时间Time、数据率倒数Td，并通过当前波形时间Time、数据率倒数Td计算出初始地址；

地址向上取整模块链接初始地址模块，对初始地址进行向上取整后输出至码型数据存储模块。

本发明提供的一种基于固定采样率DAC的可控码型数据产生装置，通过波形样点累加模块对原始波形样点进行累加，得到一个周期内的波形样点。通过地址产生模块对周期内的波形样点进行实时计算，得到周期内每个波形样点的初始地址。由于波形样点为实时计算所得，只需要改变计算参数实时实现对数据率的改变，使得本发明的数据率具有捷变性。在固定采样率下，为获得任意数据率的码型数据，本发明设置映射模块以用于识别码型数据存储模块提供的码型数据，在映射模块中，根据数模转换器以及实际需求确定出码型数据与电压数据VDn之间的映射关系，然后根据确定的映射关系对识别出的码型数据进行映射，得到与码型数据对应的电压数据VDn，实现了任意电压数据率的电压数据输出。此外，为保证输出信号质量，在本发明中通过增加数字滤波器来消除采样时钟带来的码型数据占空比的抖动，通过增加低通滤波器来抑制杂散，滤除镜像频率，改善波形质量。

由于采取上述技术方案，本发明具有了以下有益效果：

(1)相对于FPGA直接读取存储器的码型数据传统合成方案，本发明的上位机中可以存储2个以上电平的码型数据，然后通过映射模块进行识别，生成2种以上的电压数据，实现了多电平码型数据的产生，突破传统“0”,“1”两电平的局限；

(2)实现了固定采样率下实现任意数据率的码型数据生成，突破了数据率限制于采样率之间的整数倍数关系的局限；

(3)由于码型数据的数据率是实时计算所得，所以生成的可控码型数据数据率具有捷变性。

附图说明

图1是本发明一种基于固定采样率DAC的可控码型数据产生装置原理框图；

图2是图1中虚线框部分即地址产生模块的原理框图；

图3(a)是采样间隔时间Ts与数据间隔时间Td为整数倍数关系时，两电平的码型数据产生示意图；

图3(b)是采样间隔时间Ts与数据间隔时间Td为非整数倍数关系时，两电平的码型数据产生示意图；

图4(a)是采样间隔时间Ts与数据间隔时间Td为整数倍数关系时，多电平的码型数据产生示意图；

图4(b)是采样间隔时间Ts与数据间隔时间Td为非整数倍数关系时，多电平的码型数据产生示意图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

实施例

图1是本发明一种基于固定采样率DAC的可控码型数据产生装置原理框图。如图1所示，包括：上位机、本地接口模块、波形样点累加模块、地址产生模块、码型数据存储控制模块、码型数据存储模块、映射模块、数字滤波器、数模转换器和低通滤波器。

所述上位机用于产生控制整体装置的控制命令，将目标码型数据转换为与本地接口模块相匹配的数据格式。在本实施例中，计算用户通过控制软件输入目标码型数据，并将其转换为与本地接口相匹配的数据格式后，通过通信接口发送至本地接口模块。目标码型数据包含相邻两波形样点间隔时间Ts、数据时间Td以及码型数据等。

本地接口模块连接上位机，用于接收上位机发送的控制命令和码型数据，并将其译码为本地总线格式，发送到波形样点累加模块以及码型数据存储控制模块。

波形样点累加模块连接本地接口模块以及外部提供的采样时钟clk；用于接收本地接口模块发送的控制命令，并根据该控制命令生成原始波形样点；当采样时钟clk每个上升沿到来时，对原始波形样点数量值进行累加操作，生成波形样点数量值输出给地址产生模块。

地址产生模块连接波形样点累加模块，以接收到的波形样点数量值为依据，实时计算出每个时钟周期内各波形样点的地址数据，提供给码型数据存储模块。

码型数据存储控制模块，将本地接口模块提供的码型数据按照时序写入码型数据存储控制模块。

码型数据存储模块连接码型数据存储控制模块以及地址产生模块，码型数据存储模块以地址产生模块提供的地址数据为读地址，按照码型数据存储控制模块写入顺序读出码型数据。

映射模块连接码型数据存储模块，用于识别码型数据存储模块提供的码型数据；根据当前使用的数模转换器内部的数模转换关系来确定码型数据与电压数据VDn之间的映射关系，并通过该映射关系对识别出的码型数据进行映射，得到与码型数据对应的电压数据VDn，以实现任意电压数据率的电压数据输出；其中电压数据VDn指的是DAC的控制字，电压数据取VDn∈{VD1,VD2,VD3…VDn}的整数。

数字滤波器连接映射模块,用于对映射模块提供的电压数据VDn进行滤波，并将滤波后的电压数据VDn送入数模转换器；通过数字滤波器可以消除采样时钟clk带来的码型数据占空比的抖动。

所述数模转换器连接数字滤波器以及外部提供的采样时钟clk，用于对滤波后的电压数据VDn进行数字模拟转换得到模拟信号，并将模拟信号送入低通滤波。

低通滤波器，用于对数模转换器输出的模拟信号进行滤波，滤除杂散信号，实现纯净的脉冲信号输出。由于数模转换器的零阶保持特性，其输出的模拟信号包含镜像频率在内的杂散信号，需要对包含杂散信号的模拟信号进行滤波得到无杂散的码型信号。低通滤波器对用户所需码型数据信号带宽外的高次谐波和镜像频率进行滤除得到可控的码型数据。

图2是图1中虚线框部分即地址产生模块的原理框图。如图2所示，地址产生模块包括波形时间计算模块、初始地址计算模块和地址向上取整模块。波形时间计算模块输入连接波形样点累加模块，输出经初始地址计算模块连接地址向上取整模块。其中波形时间计算模块首先从接收的波形样点中实时获取每个周期内的运算参数，运算参数包括相邻两波形样点的时间间隔Ts、数据率倒数Td、及波形样点个数n；然后通过波形时间计算公式：Time＝Ts×n，计算出当前波形时间Time；并将当前波形时间Time、数据率倒数Td提供给初始地址计算模块。初始地址计算模块根据初始地址计算公式

计算出初始地址，由于地址的要求是整数，而初始地址计算结果有可能是小数，所以需要地址取整，初始地址提供给地址向上取整模块进行地址取整计算。地址取整计算模块的取整公式为：Addr＝「Addr_initial]。

图3(a)是采样间隔时间Ts与数据间隔时间Td为整数倍数关系时，两电平的码型数据产生示意图；图3(b)是采样间隔时间Ts与数据间隔时间Td为非整数倍数关系时，两电平的码型数据产生示意图。在图3(a)和图3(b)中，图的上半部分为码型数据存储模块读出的码型数据；图的下半部分为映射模块输出的电压数据，经数模转换器转换后得到的模拟波形。由图3(a)和图3(b)可以看出，本发明的装置不受固定采样率影响，实现了任意数据率的码型数据输出。

图4(a)为是采样间隔时间Ts与数据间隔时间Td为整数倍数关系时，多电平的码型数据产生示意图；图4(b)为是采样间隔时间Ts与数据间隔时间Td为非整数倍数关系时，多电平的码型数据产生示意图；在图4(a)和图4(b)中，图的上半部分是码型数据模块读出来的码型数据，图的下半部分是映射模块输出的电压数据，经数模转换器转换后得到模拟波形。从图4(a)和图4(b)中可以看出，本发明针对2个以上电平的码型数据，然后通过映射模块进行识别，生成2种以上的电压数据，实现了多电平码型数据的产生，突破传统“0”,“1”两电平的局限。需要说明的是，当采样率为数据率倒数存在非整数倍数关系时，输出的码型数据每一个数据的周期或许会有一个小于Ts的误差，而导致数据率有误差，也就是抖动，在本发明中为了应对这个问题，采用了数字滤波器，低通滤波器能够滤除信号的高谐波分量，在时域上表现为平坦化，对抖动的滤除有一定的效果。并且这个误差会随着数据量的增大而减小，当数据量巨大，根据数学统计概率，数据率能够无限贴近期望数据率。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (1)

1.一种基于固定采样率DAC的可控码型数据产生装置，包括：上位机、本地接口模块、波形样点累加模块、地址产生模块、码型数据存储控制模块、码型数据存储模块、映射模块、数字滤波器、数模转换器和低通滤波器，其特征在于：

所述上位机用于产生控制整体装置的控制命令与码型数据，并将码型数据转换为与本地接口模块相匹配的数据格式；

所述本地接口模块连接上位机，用于接收上位机发送的控制命令和码型数据，并对控制命令和码型数据进行译码；

所述波形样点累加模块连接本地接口模块以及外部提供的采样时钟clk，用于接收本地接口模块发送的控制命令，并根据该控制命令生成原始波形样点；当采样时钟clk每个上升沿到来时，对原始波形样点数量值进行累加，生成波形样点数量值；

所述地址产生模块连接波形样点累加模块，以接收到的波形样点数量值为参数，实时计算出每个时钟周期内各波形样点的地址数据；

所述码型数据存储控制模块连接本地接口模块，将本地接口模块提供的译码后的码型数据按照时序写入码型数据存储控制模块；

所述码型数据存储模块连接码型数据存储控制模块以及地址产生模块，以地址产生模块提供的地址数据为读地址，按照码型数据存储控制模块写入顺序读出码型数据；地址产生模块包括波形时间计算模块、初始地址计算模块和地址向上取整模块；波形时间计算模块连接波形样点累加模块，从接收的波形样点中实时获取每个周期内的波形参数，波形参数包括数据率倒数，也就是数据间隔时间Td、相邻两波形样点的时间间隔Ts、及波形样点n；通过相邻两波形样点的时间间隔Ts和波形样点n计算出当前波形时间Time；

初始地址模块连接波形时间计算模块，接收当前波形时间Time和数据率倒数Td，并通过当前波形时间Time和数据率倒数Td计算出初始地址；

地址向上取整模块链接初始地址模块，对初始地址进行向上取整后输出至码型数据存储模块；

所述映射模块连接码型数据存储模块，对识别码型数据存储模块读出的码型数据进行识别；根据数模转换器以及实际需求，确定出码型数据与电压数据VDn之间的映射关系，并通过该映射关系对识别出的码型数据进行映射，得到与码型数据对应的电压数据VDn，以实现任意电压数据率的电压数据输出；其中,电压数据VDn指的是数模转换器的控制字，电压数据取VDn∈{VD1,VD2,VD3…VDn}的整数；

所述数字滤波器连接映射模块，用于对映射模块提供的电压数据VDn进行滤波，然后将滤波后的电压数据VDn送入数模转换器；

所述数模转换器连接数字滤波器以及外部提供的采样时钟clk，用于对滤波后的电压数据VDn进行数字模拟转换得到模拟信号，并将模拟信号送入低通滤波器进行低通滤波后输出至外部。

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